KR100545168B1 - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 셀 및 선택 게이트의 문턱 전압을 항상 일정하게 유지할 수 있어 안정적인 소자 동작을 가능하게 하고 비휘발성 메모리 소자 제조 공정의 수율을 높일 수 있는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 이러한 비휘발성 메모리 소자는 소자 격리 영역과 소자 활성 영역으로 구분되어 있는 반도체 기판, 반도체 기판의 활성 영역 위에 형성되어 있는 절연막, 절연막 위에 형성되어 있는 메모리 게이트, 메모리 게이트 위에 형성되어 있는 층간 절연막, 메모리 게이트의 측벽에 형성되어 있는 측벽 절연막, 게이트 절연막 상부의 소정 영역을 덮으면서, 메모리 게이트의 일 측벽 및 반도체 기판의 소정 영역을 덮는 컨트롤 게이트, 메모리 게이트를 중심으로 반도체 기판 내에 존재하는 소스와 드레인, 메모리 소자를 중심으로 반도체 기판 위에 형성되는 있는 게이트 산화막, 콘트롤 게이트 하부의 반도체 기판의 활성 영역에 형성되어 있고, 메모리 게이트를 자기 정렬 마스크로 한 이온 주입에 의하여 형성됨으로써 그 경계가 메모리 게이트를 반도체 기판 위에 투영하였을 때의 나타나는 경계와 실질적으로 일치하는 문턱 전압 이온 주입 영역을 포함하여 이루어진다.
메모리 게이트, 컨트롤 게이트, 문턱 전압, 이온 주입 영역
Description
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 도시한 단면도이고,
도 2a 내지 도 2f는 본 발명의 일 실시에에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
10 : 반도체 기판 12 : 소자 분리막
20 : ONO 절연막 32A : 메모리 게이트
34 : 게이트 절연막 60 : 문턱 전압 이온 주입 영역
70 : 게이트 산화막 80 : 컨트롤 게이트
90 : 소스 95 : 드레인
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 비 휘발성 소자의 동작을 안정되게 구동하게 할 수 있는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 비휘발성 메모리 소자는 크게 두가지 셀 타입으로 분류되는데 ETOX(Electrically Erasible & Programable Read Only Memory) 타입과 스플릿-게이트(Split-gate) 게이트 타입으로 나뉜다.
이 중, ETOX 타입은 프로그램시 핫 케리어 인젝션(Hot Carrier Injection)을 사용하기 때문에 프로그램 전류가 매우 크며, 프로그램 및 판독 교란(Disturb)이 스플릿-게이트 타입에 비해 나쁜 특성이 있다. 또한, 신뢰성에 가장 큰 문제로 작용하는 Over-Erase 문제를 갖고 있으나, 셀 사이즈는 스플릿-게이트 타입에 비해 매우 작은 특징이 있다.
이에 비해, 스플릿-게이트 타입 셀 플래쉬 메모리 소자는 셀 사이즈가 큰 반면 Over-Erase 문제가 거의 없고, 단일 셀에 선택 트랜지스터가 존재하여 일정 문턱 전압을 유지하기 때문에 셀 트랜지스터의 감소가 있다 하더라도 외부에서는 선택 트랜지스터를 인식할 수 있는 이점이 있다. 이러한 이점으로 인하여, 최근 들어서는, 비휘발성 메모리 소자로써 스플릿-게이트 타입의 소자가 다수 이용되고 있다.
종래 기술에 의하면 먼저, 반도체 기판 내에 문턱 전압의 조절을 위한 이온 주입 영역을 형성하고 나서, 이러한 이온 주입 영역에 맞추어 반도체 기판 상에 메모리 게이트를 형성하였다. 그리고, 메모리 게이트 위에 컨트롤 게이트를 형성함으로써, 스플릿-게이트 타입의 소자를 제조하였다.
그런데 이러한 종래 기술에 의한 제조 방법에 의할 경우, 메모리 게이트의 패터닝시 미리 주입되어 있는 문턱 접압 조절을 위한 이온 주입 영역과 미스 얼라인에 의하여 메모리 게이트의 형성 영역과 문턱 전압의 조절을 위한 이온 주입 영역의 끝단부가 정확히 일치하지 않게 되는 경우가 많았으며, 이에 따라, 최종 제조되는 셀 및 문턱 전압이 공정에 따라 변화되는 문제점이 있었다.
특히, 최근 들어, 반도체 소자가 미세화 됨에 따라, 메모리 게이트의 패터닝시 미스 얼라인의 문제점이 더욱 크게 대두되고 있는 바, 이러한 미스 얼라인으로 인하여 이온 주입 영역과 메모리 게이트 형성 영역의 끝단부를 일치시키기가 더욱 어려워지고 있다. 이에 따라, 최종 제조되는 소자의 문턱 전압을 유지시키기가 더욱 난해하게 되어, 소자의 특성을 안정적으로 유지시킬 수 없는 문제점이 더욱 크게 대두되고 있는 실정이다.
이러한 종래 기술의 문제점으로 인하여, 문턱 전압 조절을 위한 이온 주입 영역과 메모리 게이트 형성 영역의 끝단부를 정확히 일치시켜 비휘발성 소자의 문턱 전압을 항상 일정하게 유지시킬 수 있는 비휘발성 메모리 소자의 제조 방법이 절실히 요구되고 있다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 셀 및 컨트롤 게이트의 문턱 전압을 항상 일정하게 유지하여 비 휘발성 소자의 동작 및 특성을 항상 안정적으로 유지시킬 수 있는 비휘발성 메모리 소자 및 그 제조 방법을 제공하는데 있다.
상기와 같은 목적을 실현하기 위하여, 본 발명은 소자 격리 영역과 소자 활성 영역으로 구분되어 있는 반도체 기판, 반도체 기판의 활성 영역 상부에 절연막, 절연막 위에 형성되어 있는 메모리 게이트, 메모리 게이트 위에 형성되어 있는 게이트 절연막, 메모리 게이트의 측벽에 형성되어 있는 측벽 절연막, 게이트 절연막 상부의 소정 영역을 덮으면서, 메모리 게이트의 일 측벽 및 반도체 기판의 소정 영역을 덮는 컨트롤 게이트, 메모리 게이트를 중심으로 반도체 기판 내에 존재하는 소스와 드레인, 콘트롤 게이트 하부의 반도체 기판의 활성 영역에 형성되어 있고, 메모리 게이트를 자기 정렬 마스크로 한 이온 주입에 의하여 형성됨으로써 그 경계가 메모리 게이트를 반도체 기판 위에 투영하였을 때의 나타나는 경계와 실질적으로 일치하는 문턱 전압 이온 주입 영역을 포함하는 비휘발성 메모리 소자를 제공한다.
또한, 본 발명은 반도체 기판을 소자 격리 영역과 소자 활성 영역으로 구분하는 단계, 반도체 기판 위에 절연막, 메모리 게이트층 및 게이트 절연막을 순차적으로 적층하는 단계, 게이트 절연막 및 메모리 게이트층을 패터닝하여 메모리 게이트를 형성하는 단계, 메모리 게이트의 측벽에 산화 처리하여 측벽 절연막을 형성하는 단계, 메모리 게이트를 이온 주입 마스크로 반도체 기판의 활성 영역에 이온 주입 공정을 진행하여 문턱 전압 이온 주입 영역을 형성하는 단계, 메모리 게이트 주변 영역의 절연막을 제거하는 단계, 메모리 게이트 양쪽의 반도체기판 위에 게이트 산화막을 형성하는 단계, 메모리 게이트 상부의 소정 영역과 메모리 게이트의 일 측벽 및 게이트 산화막의 소정 영역을 덮는 컨트롤 게이트를 형성하는 단계 및 메모리 게이트 옆의 반도체 기판 내에 각각 소스와 드레인을 형성하는 단계를 포함하여 구성되는 비휘발성 메모리 소자의 제조 방법을 제공한다.
즉, 위와 같은 본 발명의 비휘발성 메모리 소자는 문턱 전압 조절을 위한 이온 주입 영역의 끝단부와 메모리 게이트의 끝단부가 일치하도록 이온 주입 영역을 형성할 수 있어서 셀 및 컨트롤 게이트의 문턱 전압을 항상 일정하게 유지할 수 있다. 이에 따라 비휘발성 메모리 소자의 동작 및 특성을 항상 안정적으로 유지할 수 있게 된다.
또 본 발명의 제조 방법에서는 패터닝 공정의 추가 없이도 이온 주입 영역과 메모리 게이트 형성 영역의 끝단부를 정확히 일치시킬 수 있게 되어 공정의 수율 향상에도 기여할 수 있게 된다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 본 발명의 실시예에 따른 비휘발성 메모리 소자를 첨부된 도면과 함께 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 1에 도시한 바와 같이, 반도체 기판(10)은 소자 분리막(12)에 의하여 소자 격리 영역과 소자 활성 영역으로 구분되어 있다.
소자 활성 영역의 소정 영역 위에 ONO(Oxide-Nitride-Oxide) 절연막(20)과 ONO 절연막(20) 위에 형성되어 있으며 측벽 절연막(50)을 가지는 메모리 게이트(32A) 및 게이트 절연막(34)이 순차적으로 적층되어 있다. 또, 소자 활성 영역에는 메모리 게이트(32A)를 자기 정렬 마스크로 한 이온 주입에 의하여 형성됨으로써 그 경계가 메모리 게이트(32A)를 상기 반도체 기판(10) 위에 투영하였을 때의 나타나는 경계와 실질적으로 일치하는 문턱 전압 이온 주입 영역(60)이 형성되어 있다.
메모리 게이트(32A)가 형성되어 있지 않은 소자 활성 영역 위에는 게이트 산화막(70)이 형성되어 있다. 그리고 메모리 게이트(32A)와 메모리 게이트(32A)의 일 측의 게이트 산화막(70) 위에는 메모리 게이트(32A)의 소정 영역과 메모리 게이트(32A)의 일 측의 게이트 산화막(70)의 소정 영역을 덮는 컨트롤 게이트(80)가 형성되어 있다. 이때, 메모리 게이트(32A)와 컨트롤 게이트(80)는 폴리 실리콘으로 이루어진다.
그리고, 활성 영역의 소정 영역에는 n형 또는 p형 도전형 불순물 이온이 도핑되어 있는 소스(90) 및 드레인(95)이 형성되어 있다. 이때, 소스(90)는 메모리 게이트(32A)로부터 소정 간격 이격되어 있으며 컨트롤 게이트(80)의 하부 일부분과 중첩되게 형성되어 있다. 또, 드레인(95)은 메모리 게이트(32A)를 중심으로 컨트롤 게이트(80)가 형성되지 않은 메모리 게이트(32A)의 하부 일부분과 중첩되게 형성되어 있다.
이처럼 본 발명의 실시예에 따른 반도체 소자의 동작은 다음과 같다.
먼저 비휘발성 메모리 소자에 있어서, 쓰기(write)는 드레인(95)에 일정 전압을 가하고 소스(90)는 접지를 시킨다. 메모리 게이트(32A)에 일정 전압(positive 전압), 예를 들면 +10V를 가하고, 컨트롤 게이트(80)에 약간의 전압 예를 들면1V를 가하면 캐리어(carrier)가 발생하여 터널링에 의해 ONO 절연막(20)에 전하들이 트랩(trap)되어 문턱 전압이 높아진다. 이 상태를 쓰기 상태로 인식한다.
그리고 지우기(erase)는 메모리 게이트(32A)에 일정 전압(minus), 예를 들면 -10V를 가하면 ONO 절연막(20)에 트랩되어 있는 전하들이 반도체 기판으로 빠져나가 문턱 전압이 낮아지게 되고, 이 상태를 지우기 상태로 인식한다.
이상 설명한 본 발명의 실시예에 따른 반도체 소자를 제조하는 방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2f는 본 발명의 일 실시에에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위해 순차적으로 나타내내 공정 단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(10) 위에 LOCOS(local oxidation silicon) 또는 STI(shallow trench isolation) 방식을 이용하여 소자 격리 영역과 소자 활성 영역을 정의하는 소자 분리막(12)을 형성한다.
이후 반도체 기판의 소자 활성 영역 위에 제1 산화막(22), 질화막(24), 제2 산화막(26)을 순차적으로 적층한다. 이때, 제1 산화막(22)은 기판(10)을 산화시켜 15~30Å의 두께로 형성하고, 질화막(24)은 CVD(chemical vapor deposition: 이하 CVD라 함)방법으로 60~200Å의 두께로 증착하여 형성하며 제2 산화막(26) 또한 CVD 등의 증착 방법을 이용하여 30~60Å의 두께로 증착하여 형성한다. 그리고, 제2 산화막(26) 위에 메모리 게이트층(32), 게이트 절연막(34)을 순차적으로 적층한다. 이때, 그리고 게이트 절연막(34)은 CVD 방법으로 500~1500Å의 두께가 되게 질화막 또는 산화막을 형성한다. 또, 메모리 게이트층(32)은 도핑된 폴리를 이용하여 CVD 등의 증착 방법으로 1,000~3,000Å의 두께로 형성한다.
다음, 도 2b에 도시한 바와 같이, 게이트 절연막(34) 위에 감광막을 도포한 다음 노광 및 현상공정을 진행하여 메모리 게이트(32A) 형성 영역을 정의하는 감광막 패턴(40)을 형성한다. 이어, 감광막 패턴(40)을 마스크로 게이트 절연막(34) 및 메모리 게이트층(32)을 순차적으로 건식 식각하여 게이트 절연막(34)과 메모리 게이트(32A)를 형성한다.
이어 도 2c에 도시한 바와 같이, 메모리 게이트(32A)가 형성되어 있는 기판(10) 전체를 산화 처리하여 메모리 게이트(32A)의 측벽에 산화물 또는 질화물로 이루어진 측벽 절연막(50)을 형성한다. 이때 기판(10)은 기판(10) 위에 형성되어 있는 제1 산화막(22), 질화막(24), 제2 산화막(26)이 보호하여 산화되지 않는 다. 또, 측벽 절연막(50)은 50~300Å의 두께를 가지도록 형성한다. 이 정도의 두께를 가지면 메모리 게이트(32A)와 후술할 컨트롤 게이트 사이에 고전압이 인가되더라도 측벽 절연막(50)이 파괴되지 않는다.
그리고 도 2d에 도시한 바와 같이, 감광막 패턴(40)을 제거한 후 메모리 게이트(32A)를 이온 주입 마스크로 하여 기판(10)의 활성 영역 내에 문턱 전압 조절용 이온으로 BF2 및 B를 주입하여 문턱 전압 이온 주입 영역(60)을 형성한다. 이때, BF2는 약 7.0E12의 도즈량을 30KeV로 주입하고 B는 약 6.0E12의 도즈량을 70KeV로 주입하는 것이 바람직하다. 이에 따라서, 문턱 전압 이온 주입 영역(60)의 경계선이 메모리 게이트(32A)의 양 끝단부와 일치하게 형성되어 비휘발성 소자의 문턱 전압(Vt)을 항상 일정하게 유지시킬 수 있다.
이어, 도 2e에 도시한 바와 같이, 제2 산화막(26), 질화막(24), 제1 산화막(22)을 순차적으로 습식 식각 공정을 진행하여 제1 및 제2 산화막(22, 26) 사이에 질화막(24)이 형성되어 있는 ONO 절연막(20)을 형성한다. 이때 습식 식각액은 HF, H3PO4 등을 사용한다.
다음 도 2f에 도시한 바와 같이, 기판(10)을 산화하여 게이트 산화막(70)을 형성한다. 이때, 게이트 산화막(70)은 소스(90) 및 드레인(95)과 후술할 컨트롤 게이트 사이에 가해지는 전압에 의하여 파괴되지 않도록 20~200Å의 두께로 두껍게 형성하여야 한다. 이어, 기판(10) 전면에 도핑되지 않은 다결정 규소막을 1,000~3,000Å의 두께로 형성한 후 P형 불순물 이온인 인(P), 붕소(B)등을 약 5E15의 농도로 도핑한다. 그런 다음 사진 식각 공정으로 건식 식각하여 컨트롤 게이트(80)를 형성한다. 이때, 컨트롤 게이트(80)는 메모리 게이트(32A) 상부의 소정 영역과 메모리 게이트(32A)의 일 측벽 및 게이트 산화막(70)의 소정 영역을 덮는 구조로 형성하는 것이 바람직하다.
그런 다음 도 1에 도시한 바와 같이, 메모리 게이트(32A)를 중심으로 활성 영역의 소정 영역에 소스 및 드레인 형성 이온을 도핑하여 소스(90) 및 드레인(95)을 형성한다. 소스(90)는 메모리 게이트(32A)로부터 소정 간격 이격되어 있으며 컨트롤 게이트(80)의 하부 일부분과 중첩되게 형성한다. 또, 드레인(95)은 메모리 게이트(32A)를 중심으로 컨트롤 게이트(80)가 형성되지 않은 메모리 게이트(32A)의 하부 일부분과 중첩되게 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
본 발명에 따르면, 문턱 전압 이온 주입을 메모리 게이트를 이온 주입 마스크로 하여 형성함으로써, 패턴의 미세화에 따른 미스 얼라인이 일어난다고 하더라도, 문턱 전압 조절을 위한 이온 주입 영역과 메모리 게이트 영역이 서로 겹치거나, 이격되지 않고, 양 영역의 끝단부를 정확히 일치시킬 수 있다.
따라서, 문턱 전압을 항상 일정하게 유지할 수 있어서, 소자의 특성 및 동작을 안정화시킬 수 있다.
Claims (14)
- 소자 격리 영역과 소자 활성 영역으로 구분되어 있는 반도체 기판,상기 반도체 기판의 활성 영역 상부의 소정 영역에 형성되어 있는 절연막,상기 절연막 위에 형성되어 있는 메모리 게이트층,상기 메모리 게이트층 위에 형성되어 있는 게이트 절연막,상기 메모리 게이트의 측벽에 형성되어 있는 측벽 절연막,상기 게이트 절연막 상부의 소정 영역과 상기 측벽 절연막을 덮으면서 반도체 기판의 소정 영역을 덮는 컨트롤 게이트,상기 메모리 게이트를 중심으로 반도체 기판 내에 존재하는 소스와 드레인 및상기 메모리 게이트를 중심으로 반도체 기판 위에 형성되는 있는 게이트 산화막,상기 컨트롤 게이트 하부의 상기 반도체 기판의 활성 영역에 형성되어 있고, 상기 메모리 게이트를 자기 정렬 마스크로 한 이온 주입에 의하여 형성됨으로써 그 경계가 상기 메모리 게이트를 상기 반도체 기판 위에 투영하였을 때의 나타나는 경계와 실질적으로 일치하는 문턱 전압 이온 주입 영역을 포함하는 비휘발성 메모리 소자.
- 제1항에서,상기 기판의 활성 영역 상부의 소정 영역에 형성되어 있는 절연막은 ONO막으로 이루어진 비휘발성 메모리 소자.
- 제1항에서,상기 게이트 절연막은 산화막 또는 질화막으로 이루어진 비휘발성 메모리 소자.
- 제1항에서,상기 측벽 절연막은 산화막 또는 질화막으로 이루어진 비휘발성 메모리 소자.
- 반도체 기판을 소자 격리 영역과 소자 활성 영역으로 구분하는 단계,상기 반도체 기판 위에 절연막, 메모리 게이트층 및 게이트 절연막을 순차적으로 적층하는 단계,상기 게이트 절연막 및 메모리 게이트층을 패터닝하여 메모리 게이트를 형성하는 단계,상기 메모리 게이트의 측벽에 산화 처리하여 측벽 절연막을 형성하는 단계,상기 메모리 게이트를 이온 주입 마스크로 반도체 기판의 활성 영역에 이온 주입 공정을 진행하여 문턱 전압 이온 주입 영역을 형성하는 단계,상기 메모리 게이트의 주변 영역의 절연막을 제거하는 단계,상기 메모리 게이트 양쪽의 반도체기판 위에 게이트 산화막을 형성하는 단계,상기 게이트 절연막 상부의 소정 영역과 상기 측벽 절연막 및 게이트 산화막의 소정 영역을 덮는 컨트롤 게이트를 형성하는 단계 및상기 메모리 게이트 옆의 반도체 기판 내에 각각 소스와 드레인을 형성하는 단계를 포함하여 구성되는 비휘발성 메모리 소자의 제조 방법.
- 제5항에서,상기 기판 위의 절연막은 ONO막으로 이루어지는 비휘발성 메모리 소자의 제조 방법.
- 제5항에서,상기 게이트 절연막은 산화막 또는 질화막으로 이루어지는 비휘발성 메모리 소자의 제조 방법.
- 제5항에서,상기 측벽 절연막은 산화막 또는 질화막으로 이루어지는 비휘발성 메모리 소자의 제조 방법.
- 제5항에서,상기 게이트 절연막은 500~1500Å의 두께로 형성하는 비휘발성 메모리 소자의 제조 방법.
- 제5항에서,상기 메모리 게이트 층은 1,000~3,000Å의 두께로 형성하는 비휘발성 메모리 소자의 제조 방법.
- 제5항에서,상기 컨트롤 게이트는 인 1,000~3,000Å의 두께로 형성하는 비휘발성 메모리 소자의 제조 방법.
- 제5항에서,상기 컨트롤 게이트는 인, 붕소(B)등의 불순물 이온을 약 5E15의 농도로 주입하는 비휘발성 메모리 소자의 제조 방법.
- 제5항에서,상기 문턱전압 이온주입 영역의 형성은 BF2를 약 7.0E12의 도즈량을 30KeV로 주입하는 비휘발성 메모리 소자의 제조 방법.
- 제5항에서,상기 문턱전압 이온주입 영역의 형성은 B를 약 6.0E12의 도즈량을 70KeV로 주입하는 비휘발성 메모리 소자의 제조 방법.
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