KR20040044669A - 불휘발성 메모리 장치의 플로팅 게이트 구조물의 형성 방법 - Google Patents
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Abstract
불휘발성 메모리 장치의 플로팅 게이트 구조물을 형성하기 위한 방법이 개시되어 있다. 기판 상에 게이트 산화막, 플로팅 게이트 도전막 및 질화막 패턴을 순차적으로 형성한다. 이어서, 상기 질화막 패턴의 측벽에는 스페이서를 형성하고, 상기 스페이서 사이의 기판 표면 부위에는 소오스 영역을 형성하고, 상기 스페이서 사이에는 소오스 라인을 형성한다. 그리고, 상기 질화막 패턴의 일부를 제거하여 상기 질화막 패턴의 두께를 낮춘 후, 상기 소오스 라인 상에 마스크층을 형성하고, 상기 마스크층을 식각 마스크로 사용하여 상기 두께가 낮추어진 질화막 패턴 및 상기 질화막 패턴의 제거에 의해 노출되는 플로팅 게이트 도전막을 제거한다. 이와 같이, 상기 질화막 패턴을 2회에 걸쳐 제거한다. 따라서, 상기 질화막 패턴을 제거할 때 소오스 라인 상에 형성한 마스크층에 가해지는 손상을 줄일 수 있다.
Description
본 발명은 불휘발성 메모리 소자의 플로팅 게이트 구조물의 형성 방법에 관한 것으로서, 보다 상세하게는 플래쉬 메모리 소자와 로직 소자가 병합되어 있는 MFL(merged flash & logic)의 플로팅 게이트 구조물을 형성하기 위한 방법에 관한 것이다.
일반적으로, 반도체 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 그리고, 상기 ROM 제품의 예로서는 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmableROM) 또는 플래쉬 메모리 등을 들 수 있다.
그리고, 제품의 특성 및 사용자의 요구에 따라 하나의 칩 내에 다양한 구조의 반도체 제품을 병합하여 제조함으로써 부가 가치를 높이고 있다. 그 대표적인 예로서는 DRAM 셀과 로직 소자가 병합되어 있는 MDL(merged DRAM & Logic) 장치 또는 플래쉬 메모리 소자와 로직 소자가 병합되어 있는 MFL(merged flash & logic) 장치 등을 들 수 있다.
여기서, 상기 플래쉬 메모리의 셀 프로그램 동작은, 컨트롤 게이트에 인가된 양(positive)의 전압이 플로팅 게이트에 커플링되어 파울러 노드하임(Fowler-Nordheim) 터널링(tunneling) 또는 핫-캐리어 주입(hot-carrier injection)에 의해 기판으로부터 전자들이 터널 산화막을 거쳐 상기 플로팅 게이트 내로 포획(capture)되는 것을 원리로 한다. 이와 반대로, 소거(erase) 동작은 컨트롤 게이트에 인가된 음(negative)의 전압에 의해 플로팅 게이트 내의 전자들이 기판으로 빠져나가는 것을 원리로 한다. 상기 셀 프로그램 동작시 컨트롤 게이트에 인가된 전압에 의해 플로팅 게이트로 커플링되는 전압의 비율을 커플링 계수(coupling ratio)라 하며, 상기 커플링 계수가 높을수록 제품의 속도 및 성능이 향상된다. 특히, 상기 MFL 장치의 경우 디자인-룰이 0.18㎛급 이하로 감소함에 따라 플래쉬 메모리 셀의 커플링 계수를 증가시키기 위해 플로팅 게이트의 에지(edge) 부분에 팁(tip)을 형성하는 소위, 스플릿-게이트(split-gate) 구조를 적용하고 있다. 이와 같이 플로팅 게이트의 엣지에 팁을 형성하면, 소거 효율 및 프로그램 효율이 증가하여 커플링 계수가 높아지게 된다.
상기 스플릿-게이트 구조를 갖는 불휘발성 메모리 소자에 대한 예들은 미합중국 특허 6,465,841호(Hsieh, et al.) 및 미합중국 특허 6,451,654호(Lin, et al.)에 개시되어 있다.
상기 스플릿-게이트 구조의 플래쉬 메모리 셀에서 플로팅 게이트 구조물을 형성하는 방법에 있어서, 소오스 라인의 표면 상에 선택적으로 마스크층을 형성하는 공정이 있다. 그리고, 상기 마스크층을 형성한 후, 상기 마스크층을 식각 마스크로 이용하여 질화막 패턴을 형성하는 공정이 있다. 여기서, 상기 질화막 패턴이 식각될 때 상기 마스크층도 다소 식각이 진행된다. 따라서, 이후에 플로팅 게이트 도전막을 식각할 때 상기 마스크층이 충분한 두께로 형성되어 있지 않기 때문에 소오스 라인이 피팅(pitting)되는 상황이 빈번하게 발생한다. 그러나, 상기 피팅 현상을 줄이기 위하여 상기 마스크층을 충분한 두께로 형성하지도 못한다. 만약, 충분한 두께를 갖는 마스크층을 형성할 경우 상기 소오스 라인의 표면에 실리데이션이 발생하기 때문이다.
이와 같이, 종래의 방법을 통하여 불휘발성 메모리 장치의 플로팅 게이트 구조물을 형성할 경우 소오스 라인 상에 선택적으로 형성하는 마스크층 때문에 불량이 빈번하게 발생한다. 따라서, 반도체 장치의 제조에 따른 신뢰도가 저하되는 문제점이 있다.
본 발명의 목적은, 소오스 라인 상에 선택적으로 형성한 마스크층을 이용하여 질화막 패턴을 안전하게 식각하기 위한 플로팅 게이트 구조물을 형성하는 방법을 제공하는데 있다.
도 1a 내지 도 1l은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 플로팅 게이트 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
상기 목적을 달성하기 위한 본 발명은, 기판 상에 게이트 산화막 및 플로팅 게이트 도전막을 순차적으로 적층하는 단계와, 상기 플로팅 게이트 도전막 상에 질화막 패턴을 형성하는 단계와, 상기 질화막 패턴의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서 사이의 플로팅 게이트 도전막 및 게이트 산화막을 순차적으로 식각하여 기판을 노출시키는 단계와, 상기 노출된 기판 표면 부위에 이온을 주입하여 소오스 영역을 형성하는 단계와, 상기 스페이서 사이에 도전막을 필링시켜 소오스 라인을 형성하는 단계와, 상기 질화막 패턴의 일부를 제거하여 상기 질화막 패턴의 두께를 낮추는 단계와, 상기 소오스 라인의 표면을 선택적으로 산화시켜 상기 소오스 라인 상에 마스크층을 형성하는 단계; 및 상기 마스크층을 식각 마스크로 사용하여 상기 두께가 낮추어진 질화막 패턴 및 상기 질화막 패턴의 제거에 의해 노출되는 플로팅 게이트 도전막을 제거하는 단계를 포함한다.
이와 같이, 본 발명은 상기 질화막 패턴을 2회에 걸쳐 제거한다. 때문에, 상기 질화막 패턴을 제거할 때 소오스 라인 상에 형성한 마스크층에 가해지는 손상을 줄임으로서 상기 소오스 라인에 가해지는 손상 또한 줄일 수 있다. 따라서, 상기 마스크층을 다소 얇은 두께로 형성하여도 상기 소오스 라인을 손상시키기 않으면서 상기 질화막 패턴을 충분하게 제거할 수 있는 것이다. 따라서, 상기 플로팅 게이트 구조물을 안전하게 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1a 내지 도 1l은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 플로팅 게이트 구조물을 형성하는 방법을 나타낸다.
도 1a를 참조하면, 실리콘과 같은 반도체 기판(10) 상에 불휘발성 메모리 장치 즉, 플래쉬 메모리 장치의 게이트 산화막(터널 산화막)(12) 및 플로팅 게이트 도전막(14)을 순차적으로 적층한다. 여기서, 반도체 기판(10)은 소자분리 공정을 통해 필드 산화막(도시하지 않음)을 형성함으로서 액티브 영역과 필드 영역으로 구분되어 있다. 상기 소자분리 공정은 바람직하게는, 셸로우 트렌치 소자분리(shallow trench isolation; STI)를 사용한다. 또한, 실리콘 부분산화(Local oxidation of silicon; LOCOS) 공정이나 개량된 LOCOS 공정을 이용할 수 있음은 물론이다. 그리고, 상기 게이트 산화막(12)은 약 70 내지 100Å의 두께를 갖도록 적층하고, 상기 플로팅 게이트 도전막(14)은 약 500 내지 1,000Å의 두께를 갖도록 적층한다. 바람직하게는, 상기 게이트 산화막(12)은 약 80Å의 두께로 적층하고, 상기 플로팅 게이트 도전막(14)은 약 600Å의 두께로 적층한다. 여기서, 상기 플로팅 게이트 도전막(14)은 이온 주입에 의해 도핑된 폴리 실리콘막인 것이 바람직하다.
도 1b를 참조하면, 상기 플로팅 게이트 도전막(14) 상에 질화막(16)을 적층한다. 상기 질화막(16)은 화학기상증착을 통하여 약 4,000Å의 두께를 갖도록 적층한다.
도 1c를 참조하면, 사진 식각 공정으로 상기 질화막(16)을 패터닝하여 플로팅 게이트 영역을 정의하는 질화막 패턴(16a)을 형성한다. 이때, 상기 패터닝에서는 다소 과도한 식각이 이루어진다. 따라서, 상기 질화막 패턴(16a) 사이의 플로팅 게이트 도전막(14a)은 그 두께가 다소 낮추어진다.
도 1d를 참조하면, 상기 질화막 패턴(16a)의 표면, 측벽 그리고 상기 질화막 패턴(16a)에 의해 노출된 플로팅 게이트 도전막(14a) 상에 산화막(18)을 연속적으로 적층한다. 상기 산화막(18)은 화학기상증착을 통하여 약 2,000 내지 2,500Å의 두께를 갖도록 적층한다.
도 1e를 참조하면, 상기 기판(10)의 표면이 노출될 때까지 상기 산화막(18)을 식각한다. 이때, 상기 산화막(18)의 식각은 이방성 식각에 의해 달성된다. 이와 같이, 상기 식각을 수행함으로서 상기 질화막 패턴(16a)의 측벽에 상기 산화막(18)의 물질로 이루어지는 스페이서(20)가 형성된다.
도 1f를 참조하면, 상기 스페이서(20)를 이온 마스크로 사용하는 이온 주입 공정을 실시한다. 이에 따라, 상기 스페이서(20) 사이에 노출된 기판(10) 표면 부위에 이온이 주입됨으로서 상기 기판(10) 표면 부위에 소오스 영역(22)이 형성된다.
그리고, 상기 노출된 기판(10) 상에 약 30Å의 산화막(도시되지 않음)이 성장되도록 산화 공정을 실시하여 상기 플로팅 게이트 도전막(14)의 측면을 어느 정도 산화시키면서 상기 식각 공정 및 이온 공정에 의해 유발된 기판(10)의 손상을 큐어링한다.
도 1g를 참조하면, 상기 스페이서(20)에 라이너막(24)을 형성한다. 즉, 상기 결과물 상에 산화물로 이루어진 라이너막(24)을 약 500Å의 두께로 적층한 후, 이를 에치백하여 상기 플로팅 게이트 도전막(14)을 후속 공정에서 형성되어질 소오스 라인과 절연시킨다. 여기서, 상기 스페이서(20)에 라이너막(24)을 합하여 통합 스페이서(30)라 한다.
도 1h를 참조하면, 상기 통합 스페이서(30) 사이에 소오스 라인(34)의 도전막(32)을 필링시킨다. 구체적으로, 상기 질화막 패턴(16a), 통합 스페이서(30) 및 소오스 영역(22)의 기판(10) 상에 도프드 폴리 실리콘막으로 이루어진 도전막(32)을 약 4,000Å의 두께로 적층한다. 이어서, 상기 질화막 패턴(16a)의 표면이 노출될 때까지 화학 기계적 연마(CMP) 공정으로 상기 도전막(32)을 제거한다. 그리고, 상기 도전막(32)을 에치백함으로서 그 표면을 평탄화시킨다. 이에 따라, 상기 통합 스페이서(30) 사이의 갭을 필링시키면서 상기 소오스 영역(22)의 기판(10)과 연결되는 소오스 라인(34)이 형성된다. 여기서, 상기 소오스 라인(34)은 소오스 콘택으로 제공되며, 콘택 마진을 증가시키기 위해 형성한다.
도 1i를 참조하면, 상기 질화막 패턴(16a)의 일부를 제거한다. 이에 따라, 상기 질화막 패턴(16a)의 두께가 낮추어진다. 이때, 상기 질화막 패턴(16a)의 두께를 50% 이하로 낮추는 것이 바람직하다. 즉, 상기 질화막 패턴(16a)이 약 4,000Å의 두께를 갖는 경우 상기 제거를 통하여 약 2,000Å이하의 두께로 낮추는 것이다.
도 1j를 참조하면, 상기 소오스 라인(34)의 표면 상에 마스크층(36)을 형성한다. 즉, 산화 공정을 통하여 상기 소오스 라인(34)의 표면을 선택적으로 산화시킴으로서 산화물로 이루어지는 마스크층(36)이 상기 소오스 라인(34)의 표면 상에 형성되는 것이다.
도 1k를 참조하면, 상기 두께가 낮추어진 질화막 패턴(16b) 및 상기 질화막 패턴(16b)의 제거에 의해 노출되는 플로팅 게이트 도전막(14)을 제거한다. 이때, 통합 스페이서(30) 및 마스크층(36)을 식각 마스크로 이용하여 상기 두께가 낮추어진 질화막 패턴(16b) 및 상기 플로팅 게이트 도전막(14)을 식각한다. 특히, 상기 플로팅 게이트 도전막(14)과 동일한 물질인 도프드 폴리 실리콘으로 이루어진 소오스 라인(34)은 상기 소오스 라인(34) 상에 형성된 마스크층(36)에 의해 보호된다.
이어서, 산화 공정을 실시하여 상기 식각 공정에 의해 유발된 기판(10)의 손상을 큐어링한 후, 불산(HF) 등으로 기판(10)을 세정한다. 이에 따라, 도 1l에 도시된 바와 같이, 플래쉬 메모리 장치의 통합 스페이서(30)에 의해 두 개로 분리된 플로팅 게이트(40) 및 상기 스페이서(30) 사이의 갭을 매립하고 상기 소오스 영역(22)과 연결되는 소오스 라인(34)을 포함하는 플로팅 게이트 구조물(100)이 형성된다.
이와 같이, 상기 플로팅 게이트 구조물의 형성에서 질화막 패턴의 제거를 2회에 걸쳐 수행한다. 즉, 소오스 라인 상에 마스크층을 형성하기 이전에 첫 번째 질화막 패턴의 제거를 실시하고, 상기 마스크층을 형성한 다음에 두 번째 질화막 패턴의 제거를 실시하는 것이다. 그러면, 상기 마스크층이 손상되는 것을 방지할 수 있기 때문에, 이후에 실시하는 식각에서 상기 소오스 라인이 손상되는 것을 충분히 방지할 수 있다.
따라서, 본 발명에 의하면, 소오스 라인을 손상시키지 않으면서 질화막 패턴을 충분하게 제거할 수 있다. 때문에, 상기 마스크층을 다소 얇은 두께로 형성할 수 있다. 즉, 상기 마스크층을 얇게 형성하여도 소오스 라인에 피팅 현상없이 사익 질화막 패턴을 제거할 수 있는 것이다. 또한, 얇은 두께를 갖는 마스크층을 형성할 수 있기 때문에 소오스 라인이 실시데이션되는 상황을 미연에 방지할 수 있다. 이에, 상기 플로팅 게이트 구조물을 안전하게 형성할 수 있다. 따라서, 반도체 장치의 제조에 따른 신뢰도가 향상되는 효과를 기대할 수 있다.
상기 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (5)
- a) 기판 상에 게이트 산화막 및 플로팅 게이트 도전막을 순차적으로 적층하는 단계;b) 상기 플로팅 게이트 도전막 상에 질화막 패턴을 형성하는 단계;c) 상기 질화막 패턴의 측벽에 스페이서를 형성하는 단계;d) 상기 스페이서 사이의 플로팅 게이트 도전막 및 게이트 산화막을 순차적으로 식각하여 기판을 노출시키는 단계;e) 상기 노출된 기판 표면 부위에 이온을 주입하여 소오스 영역을 형성하는 단계;f) 상기 스페이서 사이에 도전막을 필링시켜 소오스 라인을 형성하는 단계;g) 상기 질화막 패턴의 일부를 제거하여 상기 질화막 패턴의 두께를 낮추는 단계;h) 상기 소오스 라인의 표면을 선택적으로 산화시켜 상기 소오스 라인 상에 마스크층을 형성하는 단계; 및i) 상기 마스크층을 식각 마스크로 사용하여 상기 두께가 낮추어진 질화막 패턴 및 상기 질화막 패턴의 제거에 의해 노출되는 플로팅 게이트 도전막을 제거하는 단계를 포함하는 불휘발성 메모리 장치의 플로팅 게이트 구조물을 형성하는 방법.
- 제1항에 있어서, 상기 질화막 패턴을 형성할 때 과도 식각을 실시함으로서 상기 질화막 패턴 사이의 상기 플로팅 게이트 도전막이 소모되는 것을 특징으로 하는 플로팅 게이트 구조물의 형성 방법.
- 제1항에 있어서, 상기 e)를 실시한 후 상기 기판을 산화시켜 식각 및 이온 공정에 의해 손상된 기판을 큐어링하는 단계를 더 포함하는 것을 특징으로 하는 플로팅 게이트 구조물의 형성 방법.
- 제1항에 있어서, 상기 e)를 실시한 후 상기 스페이서에 라이너막을 형성하여 상기 플로팅 게이트 도전막과 소오스 라인을 절연시키는 단계를 더 포함하는 것을 특징으로 하는 플로팅 게이트 구조물의 형성 방법.
- 제1항에 있어서, 상기 g)는 상기 질화막 패턴의 두께를 50% 이하로 낮추는 것을 특징으로 하는 플로팅 게이트 구조물의 형성 방법.
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