KR20040017125A - 불휘발성 메모리 장치의 플로팅-게이트 제조 방법 - Google Patents

불휘발성 메모리 장치의 플로팅-게이트 제조 방법 Download PDF

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황재성
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Abstract

불휘발성 메모리 장치의 플로팅-게이트 제조 방법이 개재되어 있다. 기판 상에 형성된 도전막 상에 질화막 패턴을 형성한다. 상기 기판이 노출되지 않고, 상기 도전막의 측벽이 라운딩되도록 상기 도전막을 식각한다. 상기 질화막 패턴 및 상기 도전막 상에 스페이서용 산화막을 균일한 두께를 갖도록 형성한다. 상기 기판이 노출되도록 에치백 공정을 수행하여 상기 질화막 패턴의 측벽에 스페이서를 형성한다. 상기 질화막 패턴의 개구부 내에 도전 물질을 매몰시켜 상기 기판과 전기적으로 연결되는 소스라인을 형성한다. 그리고, 상기 스페이서를 마스크로 이용하여 상기 질화막 패턴 및 도전막을 순차적으로 제거하는 단계플로팅-게이트 구조물을 형성한다. 상기와 같은 방법으로 형성된 플로팅-게이트 구조물은 불휘발성 메모리 장치의 성능을 향상시킬 수 있다.

Description

불휘발성 메모리 장치의 플로팅-게이트 제조 방법{Method of manufacturing a flouting gate in non-volatile memory device}
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 상세하게는 플래쉬메모리 소자와 로직 소자가 병합된 불휘발성 메모리 장치의 플로팅-게이트 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래쉬 메모리에 대한 수요가 늘고 있다.
또한, 최근에는 제품의 특성 및 사용자의 요구에 따라 하나의 칩 내에 다양한 구조의 반도체 제품을 병합하여 제조함으로써 부가 가치를 높이고 있다. 그 대표적인 예로, DRAM 셀과 로직 소자가 병합되어 있는 MDL(merged DRAM & Logic) 장치나 플래쉬 메모리 소자와 로직 소자가 병합되어 있는 MFL(merged flash & logic) 장치를 들 수 있다.
통상적으로 플래쉬 메모리 셀의 프로그램 동작은, 컨트롤 게이트에 인가된 양(positive)의 전압이 플로팅-게이트에 커플링되어 파울러 노드하임(Fowler- Nordheim; 이하 "F-N"이라 한다) 터널링(tunneling) 또는 핫-캐리어 주입(hot-carrier injection)에 의해 기판으로부터 전자들이 터널 산화막을 거쳐 상기 플로팅 게이트 내로 포획(capture)되는 것을 원리로 한다. 이와 반대로, 소거(erase) 동작은 컨트롤 게이트에 인가된 음(negative)의 전압에 의해 플로팅-게이트 내의전자들이 기판으로 빠져나가는 것을 원리로 한다. 상술한 프로그램 동작시 컨트롤 게이트에 인가된 전압에 의해 플로팅 게이트로 커플링되는 전압의 비율을 커플링 계수(coupling ratio)라 하며, 상기 커플링 계수가 높을수록 제품의 속도 및 성능이 향상된다.
미국 특허 제6,171,906호 (Chia-ta Hesieh et, al) 및 제2002-011,608호 (Dana Lee et, al)에서는 반도체 기판 상에 산화막, 폴리실리콘층 및 실리콘 질화막을 순차적으로 증착하여 소정의 영역을 패턴닝하여 상기 폴리실리콘층이 팁(TIP)을 갖는 플로팅 게이트를 형성하는 것을 특징으로 한다.
도 1a 내지 도 1i는 종래 방법에 의한 플로팅-게이트 형성 방법을 설명하기 위한 단면도들이다.
도 1a 및 도 1b를 참조하면, 실리콘과 같은 반도체 기판(50) 상에 플래쉬 메모리 소자의 게이트 산화막(즉, 터널 산화막)용 제1 산화막(52), 플로팅 게이트용 제1 폴리실리콘층(54) 및 질화막(56)을 순차적으로 형성한다. 이어서, 포토레지스트 패턴(58)을 형성하고, 사진식각 공정을 수행함으로서, 상기 질화막(56)을 패터닝하여 플로팅 게이트용 제1폴리실리콘 층(14)이 노출되는 질화막 패턴(56a)을 형성한다.
도 1c 내지 도 1d를 참조하면, 상기 제1 폴리실리콘층(54)은 상기 식각 공정에 의해 식각이 이루어진다. 상기 제1 폴리실리콘층(F-ploy layer;14)이 노출된 영역에 열 산화공정을 진행하여 상기기 제1폴리실리콘층(54)에 열산화막(도시하지 않음)이 증착될 수 있도록 한다. 그리고, 상기 질화막 패턴(56a)과 열산화막(도시하지 않음) 상에 스페이서용 산화막(60)을 균일한 두께를 갖도록 연속적으로 형성한다.
도 1e 내지 도 2f를 참조하면, 상기 스페이서용 산화막(20)에 에치백 공정을 진행하여 상기 질화막 패턴(56a)의 측벽에 스페이서(60a)를 형성한다. 그리고, 상기 스페이서(60)를 식각 마스크로 이용하여 상기 제1 폴리실리콘층(14) 및 제1 산화막(12)을 식각한 후, 통상의 이온주입 공정으로 상기 스페이서(20a)들 사이의 노출된 기판(10) 표면에 소오스 영역(62)을 형성한다.
그리고, 상기 식각공정에 의해 노출된 제1폴리실리콘층의 엣지 부분에 산화막(61) 처리를 하여 후속 공정에서 형성될 소스 라인과 절연시킨다.
도 1g 내지 도 1i를 참조하면, 상기 결과물의 전면에 제2 폴리실리콘층을 증착하고 상기 질화막 패턴(56a)의 표면이 노출될 때까지 CMP 또는 에치백 공정으로 상기 질화막 패턴(56a)상에 존재하는 제2 폴리실리콘층을 제거한다. 그러면, 상기 스페이서(60a)들 사이의 갭을 매립하면서 상기 소오스 영역(62)과 연결되는 소스 라인(66)이 형성된다. 그리고, 상기 스페이서(60a) 및 소스 라인(66)을 식각마스크로 사용하여 인산 스트립 공정으로 상기 질화막 패턴(56a)을 제거한다.
상기 스페이서(60a)를 식각 마스크로 이용하여 상기 제1폴리실리콘 패턴을 (54a)을 건식식각한다. 그러면, 플래쉬 메모리 소자의 게이트 산화막(52a), 상기 스페이서(18)에 의해 두 개로 분리된 플로팅 게이트(54b) 및 상기 스페이서(60)들 사이의 갭을 매립하는 소오스 라인(66)을 포함하는 플로팅 게이트 구조물이 형성된다.
그러나, 상기와 같은 방법으로 0.18㎛ 이하급의 디자인-룰을 갖는 불휘발성 메모리 장치의 플로팅 게이트를 형성할 때 상기 플로팅 게이트용 폴리실리콘(F-ploy)의 슬러프 식각 및 주변 영역의 산화막이 소비되지 않는 식각공정을 모두 만족하는 공정 조건 이루어지지 않는다. 따라서. 상기 폴리실리콘(F-ploy)의 측벽의 형상은 단면으로 형성되어 데이터의 소거시 F-N 터널링의 효과가 감소하고, 프로그램 효율이 감소되어 커플링 계수가 낮아지게 되게 때문에 불휘발성 메모리 장치의 전체적인 효율성을 감소시키는 문제점이 발생한다.
따라서, 본 발명의 제1의 목적은 플래쉬 메모리 소자와 로직 소자가 병합된 불휘발성 메모리 장치에 있어서, 게이트용 폴리막의 에지 부분이 예리한 형상을 갖는 플로팅 게이트의 제조 방법을 제공하는데 있다.
도 1a 내지 도 1i는 종래 방법에 의한 플로팅-게이트 형성 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2h는 본 발명의 실시예에 의한 불휘발성 메모리 장치의 플로팅-게이트 형성 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도3k는 본 발명의 도 2의 플로팅-게이트 구조물이 적용되는 불휘발성 메모리 장치의 제조 방법을 나타낸 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판102 : 게이트 산화막
104 : 도전막106 : 질화막
108 : 포토레지스트 패턴110 : 스페이서용 산화막
110a : 제1스페이서112 : 제2스페이서
상기 목적을 달성하기 위한 본 발명의 플로팅-게이트 제조 방법은,
기판 상에 형성된 도전막 상에 상기 도전막이 노출되는 질화막 패턴을 형성하는 단계;
상기 기판이 노출되지 않고, 상기 도전막의 측벽이 라운딩되도록 상기 도전막을 식각하는 단계;
상기 질화막 패턴 및 상기 도전막 상에 스페이서용 산화막을 균일한 두께를 갖도록 형성하는 단계;
상기 기판이 노출되도록 에치백 공정을 수행하여 상기 질화막 패턴의 측벽에스페이서를 형성하는 단계;
상기 질화막 패턴의 개구부 내에 도전 물질을 매몰시켜 상기 기판과 전기적으로 연결되는 소스라인을 형성하는 단계; 및
상기 스페이서를 마스크로 이용하여 상기 질화막 패턴 및 도전막을 순차적으로 제거하는 단계를 포함한다.
본 발명의 방법으로 제조된 플로팅-게이트는 불휘발성 메모리 장치의 전기적 특성을 향상시키고, 제조 공정의 단축시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2a 내지 도 2h는 본 발명의 실시예에 의한 불휘발성 메모리 장치의 플로팅-게이트 제조 방법을 설명하기 위한 단면도들이다.
실리콘과 같은 반도체 기판 상에 소자분리 공정을 통해 필드 산화막을 형성함으로써, 상기 반도체 기판을 액티브 영역과 필드 영역으로 구분할 수 있다. 그리고, 상기 소자분리 공정은 바람직하게는, 셸로우 트렌치 소자분리(shallow trench isolation; STI)를 사용한다. 또한, 실리콘 부분산화(Local oxidation of silicon; LOCOS) 공정이나 개량된 LOCOS 공정을 이용할 수 있음은 물론이다.
도 2a 내지 2b를 참조하면, 상기 반도체 기판(100) 상에 플래쉬 메모리 소자의 터널 산화막용 게이트 산화막(102), 플로팅 게이트용 도전막(104) 및 질화막(106)을 순차적으로 형성한다.
상기 게이트 산화막(102)은 약 70 내지 100Å, 바람직하게는 약 80Å의 두께로 형성한다. 상기 도전막(104)은 이온주입 공정에 의해 도핑된 폴리실리콘막으로 이루어지며, 약 600∼1000Å, 바람직하게는 약 800Å의 두께로 형성한다. 상기 질화막(106)은 약 3000 내지 5000Å의 두께로 형성한다. 바람직하게는 5000Å의 두께로 형성한다.
포토레지스트 패턴(108)을 식각 마스크로 사용하여 질화막(106)을 패터닝하여 플로팅 게이트 영역을 정의할 수 있는 질화막 패턴(106a)을 형성한다.
도 2c 를 참조하면, 상기 질화막 패턴(106a) 및 도전막(104)에 에치백 공정을 진행하여 상기 도전막이 전체의 약 40내지 60%정도의 두께로 식각되고, 상기 도전막(104a) 측벽이 라운딩되어 날카로운 팁 형상을 갖을 수 있도록 한다.
상기 에치백 공정은 등방성 식각 공정으로써 플라즈마 식각 공정 또는 습식 식각 공정 중에 하나를 선택하여 사용할 수 있고, 상기 도전막(104)과 질화막(106) 식각 선택비가 1 : 1 내지 5 인 식각가스 또는 식각액을 사용하는 것이 바람직하다.
도 2d 및 도 2e를 참조하면, 이어서, 상기 질화막 패턴(106a) 및 열 산화막(109) 상에 스페이서용 산화막(110)을 약 2000∼2500Å의 두께를 갖도록 균일하게 증착한다.
이어서, 상기 도전막(104a) 표면이 노출될 때까지 상기 스페이서용 산화막(110)을 연속적으로 이방성 식각하여 상기 질화막 패턴(106a)의 측벽에 산화막 스페이서(110a)를 형성한다.
그리고, 상기 산화막 스페이서(110a)를 식각 마스크로 이용하여 상기도전막(104a) 및 게이트 산화막(102)을 건식식각한다. 이어서, 통상의 이온주입 공정으로 상기 산화막 스페이서(110a)들 사이에 노출된 기판(100) 표면 부위에 소스 영역(112)을 형성한다.
도 2f를 참조하면, 상기 결과물 상에 산화물로 이루어진 라이너막(도시하지 않음)을 약 500Å의 두께로 증착하고 이를 에치백하여 상기 도전막(104a)의 후속 공정에서 형성되어질 소스 라인과 절연시킬 수 있다.
이어서, 상기 질화막 패턴(106a), 스페이서(110a) 및 소스 영역(112) 상에 폴리실리콘으로 이루어진 도전물질을 약 4000Å의 두께로 증착하고, 상기 질화막 (106a)의 표면이 노출될 때까지 상기 도전물질을 에치백하여 그 표면을 평탄화시킨다.
그러면, 상기 스페이서(110a)들 사이의 갭을 매립하면서 상기 소스 영역(112)과 연결되는 소스 라인(116)이 형성된다. 상기 소스 라인(116)은 소스 콘택으로 제공되며, 콘택 마진을 증가시키기 위해 형성된다.
도 2g 및 도 2h를 참조하면, 산화 공정으로 상기 소스 라인(116)의 표면을 선택적으로 산화시켜 마스크층(도시하지 않음)을 형성한 후, 에치백 공정을 진행하여 상기 질화막 패턴을 제거한다. 상기 질화막 패턴의 제거는 인산 스트립 공정을 사용하는 것이 바람직하다.
이어서, 상기 산화막 스페이서(110a)를 식각 마스크로 이용하여 상기 도전막(104a)을 건식 식각하여 제거한다. 이때, 상기 도전막(104a)과 동일한 폴리실리콘으로 이루어진 소스 라인(116)은 그 위에 형성된 마스크층(도시하지 않음)에의해 보호된다.
그리고, 상기 결과물을 불산(HF) 등으로 세정하여 플래쉬 메모리 소자의 게이트 산화막(102a), 상기 스페이서(110a)에 의해 두 개로 분리된 플로팅 게이트(102b) 및 상기 스페이서(110a)들 사이의 갭을 매립하고 상기 소오스 영역(112)과 연결되는 소오스 라인(116)을 포함하는 플로팅 게이트 구조물이 형성된다.
도 3a 내지 도 3k는 본 발명의 플로팅 게이트 구조물이 적용되는 불휘발성 메모리 장치의 제조 방법을 나타낸 단면도들이다.
도 3a를 참조하면, 상기 플로팅 게이트 구조물 형성된 기판(100) 상에 제1산화막(122)을 약 150∼200Å의 두께로 형성한다. 상기 제1산화막(122)은 셀 영역에서는 플로팅 게이트와 컨트롤 게이트를 절연시키는 층간 유전막으로 제공되고, 주변회로 영역에서는 로직 소자의 게이트 산화막으로 제공된다.
이어서, 상기 산화막(122) 상에 워드라인 및 게이트용 제1도전막(124)을 약 2000Å의 두께로 형성한다. 바람직하게는, 상기 제1도전막(124)은 이온주입 공정에 의해 도핑된 폴리실리콘막으로 형성된다. 상기 제1도전막(124) 상에 SiN 또는 SiON을 약 200∼300Å, 바람직하게는 약 260Å의 두께로 증착하여 반사 방지막(126)을 형성한다. 상기 반사 방지막(126)은 후속하는 사진식각 공정시 하부 기판으로부터 빛이 난반사되는 것을 방지한다.
상기 반사 방지막(126) 상에 산화물을 약 500Å의 두께로 증착하여 하드마스크(128)을 형성한다. 상기 하드마스크(128) 상에 질화물을 약 2000Å의 두께로 증착하여 제1절연막(130)을 형성한다. 상기 제1절연막(130) 상에 산화물을 약 800Å의 두께로 증착하여 식각 보호막(etch-protecting layer)(132)을 형성한다.
도 3b 및 도 3c를 참조하면, 상기 식각 보호막(132) 상에 사진 공정으로 상기 셀 영역을 전면 오픈시키고 상기 주변회로 영역을 마스킹하는 포토레지스트 패턴(134)을 형성한다. 상기 포토레지스트 패턴(134)을 식각 마스크로 이용하여 상기 셀 영역의 노출된 식각 보호막(132)을 습식 식각 공정으로 제거한다. 그러면, 상기 주변회로 영역에만 식각 보호막(132)이 잔존하게 된다.
그리고, 에싱 및 스트립 공정으로 상기 포토레지스트 패턴을 제거한다. 이어서, 상기 주변회로 영역의 식각 보호막(132)을 식각 마스크로 이용하여 상기 셀 영역의 노출된 제1절연막(130)을 습식 식각, 바람직하게는 인산 스트립 공정으로 제거한다. 그러면, 주변회로 영역에만 제1절연막(130)이 잔존하게 된다.
도 3d 및 도 3e를 참조하면, 노출된 산화막들, 즉 상기 셀 영역의 하드마스크(128) 및 상기 주변회로 영역의 식각 보호막(132)을 습식 식각 또는 건식 식각 공정을 수행하여 제거한다. 이때, 상기 셀 영역의 하드마스크(128)과 반사 방지막(126)도 함께 제거되어, 상기 주변회로 영역에만 제1절연막(130) 하드마스크(128) 및 반사 방지막(126)이 잔존하게 된다.
그리고, 상기 결과물인 제1도전막(124) 및 제1절연막(130) 상에 질화물을 약 1000Å의 두께로 증착하여 제2절연막(136)을 형성한다. 그러면, 상기 제2절연막(136)에 의해 주변회로 영역에 남아있는 질화막의 총 두께가 3000Å 정도가 되어 셀 영역의 단차만큼 높아지게 된다. 바람직하게는, 상기 제2절연막(136)은셀 영역과 주변회로 영역간의 단차를 제거할 수 있을 정도의 두께로 형성한다.
도 3f 및 도 3g를 참조하면, 상기 소오스 라인(116)이 노출될 때까지 상기 제2 절연막(136) 및 제1절연막(130)을 CMP 공정으로 약 1000Å의 두께만큼 제거하여 상기 셀 영역과 주변회로 영역을 평탄화시킨다. 즉, 상기 셀 영역은 상기 제1도전막(124)이 잔존하고 상기 주변회로 영역은 질화막으로 이루어진 제2절연막 잔류물(136a)이 잔존하도록 평탄화 공정을 진행한다. 이때, 셀 영역의 단차가 낮은 부위에도 제2절연막 잔류물(136a)이 남아있게 된다.
산화 공정으로 상기 제1도전막(124) 및 소오스 라인(116)의 노출된 표면들을 선택적으로 산화시켜 제2산화막(138)을 형성한다. 이때, 주변회로 영역은 질화막으로 이루어진 제2절연막 잔류물(136a)로 인해 산화 공정은 마스킹된다.
도 3h 및 도 3i를 참조하면, 제2산화막에 대한 식각 선택비가 4:1 이상이 되는 습식 식각액으로 상기 제2절연막 잔류물(136a) 및 제1절연막(130)을 제거한다. 그러면, 상기 주변회로 영역에서는 산화물로 이루어진 하드 마스크막(128)이 노출된다.
그리고, 사진 공정으로 셀 영역을 마스킹하고 주변회로 영역의 게이트 영역을 오픈시키는 포토레지스트 패턴(140)을 형성한다. 상기 포토레지스트 패턴(140)을 식각 마스크로 이용하여 주변회로 영역의 하드마스크(128) 및 반사 방지막 (126)을 건식 식각함으로써 하드마스크 패턴(128a) 및 반사 방지막 패턴(126a)을 형성한다.
도 3j 및 도 3k를 참조하면, 에싱 및 스트립 공정으로 상기 포토레지스트 패턴(140)을 제거한다. 이어서, 상기 셀 영역의 제2산화막(138) 및 상기 주변회로 영역의 하드마스크 패턴(128a)을 식각 마스크로 이용하여 노출된 제1도전막(124)을 건식 식각함으로써, 플래쉬 메모리 소자의 워드라인(즉, 컨트롤 게이트 124a) 및 로직 소자의 게이트(124b)를 동시에 형성한다. 이때, 상기 식각 마스크로 사용된 하드마스크 패턴(128a) 및 반사 방지막 패턴(126a)은 상기 제1도전막(124)을 식각하는 동안 대부분 소모되며, 후속하는 세정 공정 및 실리사이데이션 전처리 공정에서 모두 제거된다.
그리고, 상기 워드라인(124a) 및 게이트(124b)가 형성된 결과물의 전면에 질화물을 증착하고 이를 에치백하여 상기 워드라인(124a) 및 게이트(124b)의 측벽에 스페이서(142)를 형성한다. 이어서, 통상의 이온주입 공정으로 상기 스페이서(142)에 정렬되는 기판 표면에 메모리 셀 트랜지스터의 드레인 영역 및 로직 소자의 소오스/드레인 영역(143)을 동시에 형성한다.
상기 결과물의 전면에 SiN과 같은 질화물을 약 100∼200Å의 두께로 증착하여 실리사이데이션 저지막(silicidation blocking layer)(도시하지 않음)을 형성한 후, 사진식각 공정으로 실리사이드가 형성되어질 영역의 실리사이데이션 저지막을 건식 식각으로 제거한다. 그러면, 실리사이데이션의 활성화 영역 및 비활성화 영역을 구분하는 실리사이데이션 저지막 패턴(이하, "SBL 패턴"이라 한다)(도시하지 않음)이 형성된다.
이어서, 미립자를 비롯한 불순물 및 자연 산화막을 제거하기 위한 통상의 세정 공정을 실시한 후, 웨이퍼, 즉 반도체 기판(100)을 RF 스퍼터 설비의 챔버에 넣고 웨이퍼의 이동 중에 재 생성될 수 있는 자연 산화막 등을 제거하기 위하여 RF 플라즈마 식각을 실시한다. 계속해서, 인-시튜로 기판(100) 상에 금속, 예컨대 코발트(Co) 막을 스퍼터링 방법에 의해 증착한다. 열처리를 실시하여 노출되어 있는 메모리 셀의 워드라인(124a) 및 소오스/드레인 영역(143)과 로직 소자의 게이트(124b) 및 소오스/드레인 영역(143)에 금속 실리사이드막(145)을 형성한다.
상기 금속 실리사이드막(145)이 형성된 결과물의 전면에 산화물을 증착하여 등간 절연막(146)을 형성한 후, 사진식각 공정으로 상기 층간 절연막(146)을 부분적으로 식각하여 상기 메모리 셀의 드레인 영역(143)을 노출시키는 콘택홀(148)을 형성한다. 이때, 도시하지는 않았으나 상기 콘택홀(148)은 메모리 셀의 소오스 라인(122) 및 워드라인(124a), 그리고 로직 소자의 게이트(124b) 및 소오스/드레인 영역(143) 위에도 형성된다.
상기 콘택홀(148) 및 층간절연막(146) 상에 상기 콘택홀(148)을 충분히 매립할 수 있을 정도의 두께로 금속막을 형성한 후, 사진식각 공정으로 상기 금속막을 패터닝하여 금속 배선(150)을 형성하여 스플릿-게이트를 포함하는 불휘발성 메모리 장치를 형성한다.
상술한 바와 같이 본 발명에 의하면, 상기 도전막을 등방성 식각하여 예리한 팁형상을 갖는 플로팅 게이트를 형성함으로 비휘발성 메모리 장치의 프로그램입력 및 제거의 특성을 확보할 수 있다. 즉 예리한 팁 형상을 갖는 플로팅 게이트를 갖는 트랜지스터를 형성함으로 인해 트랜지스터의 전기적인 특성이 향상되고, 메모리장치의 사이지를 감소시킬 수 있다. 따라서, 셀 전류를 증대시켜 동작 속도 및 프로그램 효율을 극대화시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (6)

  1. 기판 상에 형성된 도전막 상에 상기 도전막이 노출되는 질화막 패턴을 형성하는 단계;
    상기 기판이 노출되지 않고, 상기 도전막의 측벽이 라운딩되도록 상기 도전막을 식각하는 단계;
    상기 질화막 패턴 및 상기 도전막 상에 스페이서용 산화막을 균일한 두께를 갖도록 형성하는 단계;
    상기 기판이 노출되도록 에치백 공정을 수행하여 상기 질화막 패턴의 측벽에 스페이서를 형성하는 단계;
    상기 질화막 패턴의 개구부 내에 도전 물질을 매몰시켜 상기 기판과 전기적으로 연결되는 소스라인을 형성하는 단계; 및
    상기 스페이서를 마스크로 이용하여 상기 질화막 패턴 및 도전막을 순차적으로 제거하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 플로팅-게이트 제조 방법.
  2. 제1항에 있어서, 상기 도전막이 형성되기 전에 상기 기판 상에 게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 플로팅 게이트 제조 방법.
  3. 제1항에 있어서, 상기 도전막을 식각하는 단계는 상기 질화막 패턴 및 상기 도전막 상에 에치백 공정을 진행하여 상기 도전막이 등방성 식각이 이루어지는 것을 특징으로 하는 불휘발성 메모리 장치의 플로팅-게이트 제조 방법.
  4. 제3항에 있어서, 상기 에치백 공정은 등방성 식각으로서 플라즈마 식각 공정 및 습식 식각 공정을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 플로팅-게이트 제조 방법.
  5. 제3항에 있어서, 상기 등방성 식각공정에서 상기 질화막과 도전막의 식각 선택비가 1 : 1 내지 5 인 식각액을 사용하는 것을 특징으로 하는 불휘발성 메모리 장치의 플로팅-게이트 제조 방법.
  6. 제1항에 있어서, 상기 도전막을 제거하는 공정은 건식 식각 공정을 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 플로팅-게이트 제조 방법.
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