JP2007053362A - 不揮発性メモリ装置の製造方法 - Google Patents

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在鉉 朴
Ji-Woon Rim
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Abstract

【課題】スプリットゲート型の不揮発性メモリ装置の製造方法を提供する。
【解決手段】第１ゲート絶縁及び第１導電膜が基板上に形成され、酸化膜パターンは導電膜を部分的に酸化させることで形成される。酸化膜パターンをマスクとして使用して第１導電膜を部分的にエッチングすることで第１ゲート絶縁膜上にフローティングゲート電極が形成される。フローティングゲート電極が形成された基板の全体表面上に第１シリコン膜を形成した後、第１シリコン膜を酸化させることでフローティングゲート電極の側面及びフローティングゲート電極と隣接する基板の表面部位上にトンネル絶縁膜及び第２ゲート絶縁膜がそれぞれ形成される。トンネル絶縁膜及び第２ゲート絶縁膜上にコントロールゲート電極を形成する。コントロールゲート電極が形成された基板の全体表面上に第２シリコン膜を形成し、第２シリコン膜を熱酸化膜に形成する。
【選択図】図１２

Description

本発明は不揮発性メモリ装置の製造方法に係わり、さらに詳細には、スプリットゲート型の不揮発性メモリ装置の製造方法に関する。
半導体メモリ装置はＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）及びＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のようにデータの入出力が相対的に早い反面、時間が経過することによりデータ消失される揮発性メモリ装置と、ＲＯＭ（ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）のようにデータの入出力が相対的に遅いが、データの永久貯蔵が可能な不揮発性メモリ装置と、で区分される。前記不揮発性メモリ装置の場合、電気的にデータの入出力が可能なＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）またはフラッシュメモリ装置（ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）に対する需要が増えている。前記フラッシュメモリ装置はＦ−Ｎトンネリングまたはチャンネル熱電子注入を用いて電気的にデータの入出力を制御する構造を有する。
従来のスタックゲート型のフラッシュメモリ装置はシリコンウェーハのような半導体基板上に形成されたトンネル絶縁膜、フローティングゲート電極、誘電膜及びコントロールゲート電極を含むゲート構造物を有する。それとは異なり、従来のスプリットゲート型のフラッシュメモリ装置は半導体基板上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたフローティングゲート電極、前記フローティングゲート電極上に形成された部分酸化膜パターン、前記フローティングゲート電極の側面上に形成されたトンネル絶縁膜及び前記トンネル絶縁膜上に形成されたコントロールゲート電極を含むスプリットゲート構造物を有する。前記スプリットゲート型のフラッシュメモリ装置の例は、特許文献１、特許文献２、特許文献３などに開示されている。
前記従来のスプリットゲート型の不揮発性メモリ装置の製造方法は次のようである。
図１乃至図５は従来のスプリットゲート型の不揮発性メモリ装置の製造方法を説明するための断面図である。
図１に示すように、シリコンウェーハのような単結晶半導体基板１０上にゲート絶縁膜（またはカップリング絶縁膜）１２を形成する。前記ゲート絶縁膜１２は、シリコン酸化物を含み、熱酸化を通じて形成されることができる。
前記ゲート絶縁膜１２上にフローティングゲート電極のための第１導電膜１４を形成する。前記第１導電膜１４は不純物ドーピングされたポリシリコンを含み、化学気相蒸着及び不純物ドーピングによって形成される。
前記第１導電膜１４上に前記第１導電膜１４を部分的に露出させる開口１６ａを有するマスクパターン１６を形成し、前記開口１６ａを介して露出された第１導電膜１４部分を部分的に酸化させ部分酸化膜パターン１８を形成する。この際、前記部分酸化膜パターン１８はバーズビーク（ｂｉｒｄ‘ｓ ｂｅａｋ）形状の両側端部を有する
図２に示すように、前記マスクパターン１６を取り除いた後、前記部分酸化膜パターン１８をエッチングマスクとして使用して前記第１導電膜１４をパターニングすることで前記ゲート絶縁膜１２上にフローティングゲート電極２０を形成する。この際、前記フローティングゲート電極２０は前記部分酸化膜パターン１８によって形成されたチップ・ポーション（ｔｉｐ ｐｏｒｔｉｏｎｓ：２０ａ）を有する。
図３に示すように、前記フローティングゲート電極２０の側面部位を酸化させ前記フローティングゲート電極２０上にトンネル酸化膜２２を形成する。前記トンネル酸化膜２２は熱酸化によって形成されることができる。前記熱酸化によって前記フローティングゲート電極２０表面部位のシリコンが消耗され、それにより、前記フローティングゲート電極２０の幅が減少し、チッププロファイル変化が発生する。前記のようなフローティングゲート電極２０の幅の減少は前記フラッシュメモリ装置のセルサイズの減少により前記フラッシュメモリ装置の動作性能を低下させ、前記チッププロファイル変化は前記フラッシュメモリ装置の消去特性を劣化させ、前記フラッシュメモリ装置の量産性を低下させる。
図４に示すように、前記基板１０全体表面上に第２導電膜（図示せず）を形成し、前記第２導電膜をパターニングすることで前記トンネル絶縁膜２２上にコントロールゲート電極２４を形成する。この際、前記コントロールゲート電極２４は、前記フローティングゲート電極２０の第１側面上に形成されたトンネル絶縁膜２２部分と、前記フローティングゲート電極２０の第１側面と隣接する基板１０の一部分上に形成されたゲート絶縁膜１２部分と、前記部分酸化膜パターン１８の一部分上に位置される。
図５に示すように、前記コントロールゲート電極２４、前記部分酸化膜パターン１８及び前記フローティングゲート電極２０をマスクとして使用するイオン注入を通じて前記フローティングゲート電極２０と前記コントロールゲート電極２４に隣接する基板１０の表面部位にソース領域２６及びドレイン領域２８をそれぞれ形成する。この際、前記ソース領域２６は前記フローティングゲート電極２０のすぐ下のチャンネル領域に拡張された低濃度不純物領域２６ａを含む。
一方、前記コントロールゲート電極２４形成のためのエッチングによって前記フローティングゲート電極２０の第２側面上に形成されたトンネル絶縁膜２２部分と前記基板１０上のゲート絶縁膜１２が損傷される。前記トンネル絶縁膜２２とゲート絶縁膜１２を修復するために、再酸化工程が実施される。前記再酸化工程は熱酸化方法で実施され、この際、前記フローティングゲート電極２０の第２側面と隣接するゲート絶縁膜１２の厚さが厚くなり得る。前記のようなゲート絶縁膜１２の厚さ変化はフラッシュメモリ装置のプログラム特性を劣化させ得る。
米国特許第５０２９１３０号明細書 米国特許第５０４５４８８号明細書 米国特許第５０６７１０８号明細書
前記のような問題点を解決するための本発明の第１目的は改善されたチッププロファイルを有する不揮発性メモリ装置の製造方法を提供することにある。
本発明の第２目的は均一な厚さのゲート絶縁膜を有する不揮発性メモリ装置の製造方法を提供することにある。
本発明の第１目的を達成するための本発明の第１側面によると、基板上に第１ゲート絶縁膜及び導電膜を形成し、前記導電膜を部分的に酸化させ酸化膜パターンを形成する。前記酸化膜パターンをマスクとして使用して前記導電膜をエッチングすることで、前記第１ゲート絶縁膜上にフローティングゲート電極を形成し、前記フローティングゲート電極が形成された基板の全体表面上にシリコン膜を形成する。前記シリコン膜を酸化させ前記フローティングゲート電極の側面及び前記フローティングゲート電極と隣接する前記基板の表面部位上にトンネル絶縁膜及び第２ゲート絶縁膜をそれぞれ形成する段階。続けて、前記トンネル絶縁膜及び前記第２ゲート絶縁膜上にコントロールゲート電極を形成する。
本発明の一実施例によると、前記酸化膜パターンは、 記導電膜上に前記導電膜を部分的に露出させる開口を有するマスクパターンを形成する段階と、前記露出された導電膜部分を酸化させ前記酸化膜パターンを形成する段階と、を通じて形成されることができる。
前記導電膜は、不純物ドーピングされたポリシリコンを含むことができ、前記シリコン膜は単結晶シリコン、多結晶シリコンまたは非晶質シリコンを含むことができる。特に、前記トンネル絶縁膜の目標厚さと前記シリコン膜の厚さとの間の比は１：０．４〜０．５程度で設定されることができる。
前記トンネル絶縁膜は、熱酸化によって形成されることが望ましい。
前記コントロールゲートライン電極は、前記トンネル絶縁膜及び前記第２ゲート絶縁膜が形成された基板の全体表面上に第２導電膜を形成する段階と、前記第２導電膜をパターニングして前記コントロールゲート電極を形成する段階を通じて形成されることができる。ここで、前記コントロールゲート電極は前記フローティングゲート電極の一側面上のトンネル絶縁膜部分と前記フローティングゲート電極の一側面と隣接する前記基板の表面部位上の第２ゲート絶縁膜部分上に形成される。
また、前記フローティングゲート電極と隣接する前記基板の表面部位には低濃度不純物拡散領域が形成され、前記フローティングゲート電極及び前記コントロールゲート電極とそれぞれ隣接する前記基板の表面部位には高濃度不純物領域がそれぞれ形成される。
前記第２目的を達成するための本発明の第２側面によると、基板上にゲート絶縁膜及び導電膜を形成し、前記導電膜を部分的に酸化させ酸化膜パターンを形成する。前記酸化膜パターンをマスクとして使用して前記導電膜をエッチングすることで前記基板上にフローティングゲート電極を形成し、前記フローティングゲート電極の表面部位を酸化させトンネル絶縁膜を形成する。前記フローティングゲート電極の一側面上のトンネル絶縁膜部分と前記フローティングゲート電極の一側面と隣接する前記基板の表面部位上のゲート絶縁膜部分上にコントロールゲート電極を形成し、前記コントロールゲート電極が形成された前記基板の全体表面上にシリコン膜を形成する。継続して、熱酸化工程を用いて前記シリコン膜を酸化させ熱酸化膜を形成する。
前記第２目的を達成するための本発明の第３側面によると、基板上にゲート絶縁膜及び導電膜を形成し、前記導電膜を部分的に酸化させ酸化膜パターンを形成し、前記酸化膜パターンをマスクとして使用して前記導電膜をエッチングすることで前記基板上にフローティングゲート電極を形成し、前記フローティングゲート電極の表面部位を酸化させトンネル絶縁膜を形成する。前記フローティングゲート電極の一側面上のトンネル絶縁膜部分と前記フローティングゲート電極の一側面と隣接する前記基板の表面部位上のゲート絶縁膜部分上にコントロールゲート電極を形成し、前記コントロールゲート電極が形成された前記基板の全体表面上に高温酸化膜を形成する。
前記目的を達成するための本発明の第４側面によると、基板上に第１ゲート絶縁膜及び導電膜を形成し、前記導電膜を部分的に酸化させ酸化膜パターンを形成する。前記酸化膜パターンをマスクとして使用して前記導電膜をエッチングすることで前記基板上にフローティングゲート電極を形成し、前記フローティングゲート電極が形成された基板の全体表面上に第１シリコン膜を形成する。前記第１シリコン膜を酸化させ前記フローティングゲート電極の側面及び前記フローティングゲート電極と隣接する前記基板の表面部位上にトンネル絶縁膜及び第２ゲート絶縁膜をそれぞれ形成し、前記フローティングゲート電極の一側面上のトンネル絶縁膜部分と前記フローティングゲート電極の一側面と隣接する前記基板の表面部位上の第２ゲート絶縁膜部分上にコントロールゲート電極を形成する。前記コントロールゲート電極が形成された前記基板の全体表面上に第２シリコン膜を形成し、前記熱酸化工程を用いて前記第２シリコン膜を酸化させ熱酸化膜を形成する。
本発明の一実施例によると、前記コントロールゲート電極を形成する間、基板の周辺領域上にトランジスタのゲート電極が同時に形成される。前記熱酸化膜は前記コントロールゲート電極及び前記トランジスタのゲート電極のスペーサ膜として機能する。
前述したように本発明の多様な側面によると、前記トンネル酸化膜を形成するための熱酸化によって前記フローティングゲート電極のチッププロファイルが変化されることを防止する。従って、不揮発性メモリ装置の消去特性が向上されることができる。また、前記熱酸化膜を形成する間、前記フローティングゲート電極と基板との間のゲート絶縁膜の厚さ増加が抑制されることができる。従って、前記不揮発性メモリ装置のプログラム特性が向上されることができる。
以下、添付図面を参照して、本発明の好ましい実施形態をより詳細に説明する。しかし、本発明は下記の実施例に限定されず、他の形態に具現される。ここで、紹介される実施例は開示された内容がより完全になり、当業者に本発明の思想と特徴が十分に伝達できるようにするために提供される。図面において、各装置または膜（層）及び領域の厚さは本発明の明確性を図るために誇張され示されており、また、各装置は本明細書で説明されていない多様な付加装置を具備することができ、膜（層）が他の膜（層）または基板上に位置することとして言及される場合、他の膜（層）または基板上に直接形成されるか、それらの間に追加的な膜（層）が介在させることができる。
図６乃至図１２は本発明の第１実施例による不揮発性メモリ装置の製造方法を説明するための断面図である。
図６に示すように、シリコンウェーハのような単結晶半導体基板１００上にゲート絶縁膜またはカップリング絶縁膜として機能する第１ゲート酸化膜１０２を形成する。前記第１ゲート酸化膜１０２は熱酸化を通じて形成されることができる。
前記第１ゲート酸化膜１０２上に第１導電膜１０４を形成する。前記第１導電膜１０４は不純物ドーピングされたポリシリコンからなることができ、ＳｉＨ４ガスを用いる低圧化学気相蒸着によって形成されることができる。具体的に、前記第１導電膜１０４は前記 ＳｉＨ４ガスとＰＨ３ガスを用いて約５８０℃乃至６２０℃程度の温度で形成される。それとは異なり、前記第１導電膜１０４は、ＳｉＨ４ガスを用いてポリシリコン膜を形成した後、不純物拡散またはイオン注入を実施して形成することもできる。
前記第１導電膜１０４上に前記第１導電膜１０４を部分的に露出させる開口１０６ａを有するマスクパターン１０６を形成する。前記マスクパターン１０６はシリコン窒化物からなり、低圧化学気相蒸着を通じて形成されることができる。
前記露出された第１導電膜１０４の表面部位を部分的に酸化させ部分酸化膜パターン１０８を形成する。前記部分酸化膜パターン１０８はバーズビーク（ｂｉｒｄ‘ｓ ｂｅａｋ）形状の両側エッジ部位を有する。
図７に示すように、前記マスクパターン１０６を燐酸を含むエッチング液を用いて除去し、前記部分酸化膜パターン１０８をエッチングマスクとして使用する異方性エッチングを実施し前記第１ゲート酸化膜１０２上にフローティングゲート電極１１０を形成する。示されたように、前記フローティングゲート電極１１０の形成のための異方性エッチングによって前記第１ゲート酸化膜１０２が部分的に除去されているが、前記基板１００の表面が露出されるように前記フローティングゲート電極１１０のすぐ下の第１ゲート酸化膜１０２部分を除いた残りの部分が完全に除去されることもできる。
一方、前記フローティング電極１１０は前記部分酸化膜パターン１０８のエッジ部位に起因する上側チップ・ポーション（ｕｐｐｅｒ ｔｉｐ ｐｏｒｔｉｏｎｓ）１１０ａを有する。
図８に示すように、前記基板１００の全体表面上にシリコン膜１１２を形成する。前記シリコン膜１１２は単結晶シリコン、多結晶シリコンまたは非晶質シリコンを含むことができ、ＳｉＨ４ガスを用いる化学気相蒸着またはエピタキシャル成長を通じて形成されることができる。
この際、後続して形成されるトンネル酸化膜１１４（図９参照）の目標厚さと前記シリコン膜１１２の厚さとの比は１：０．４〜０．５程度であることができる。これは前記トンネル酸化膜１１４を形成するための酸化工程によって前記フローティングゲート電極１１０のチッププロファイル変化を抑制するためである。
図９に示すように、前記シリコン膜１１２を酸化させ前記フローティングゲート電極１１０の側面と前記部分酸化膜パターン１０８上にトンネル絶縁膜として機能するトンネル酸化膜１１４を形成する。従って、前記トンネル酸化膜１１４形成のための熱酸化工程を実施する間前記フローティングゲート電極１１０のシリコンが消耗されることを防止することができ、それにより、前記フローティングゲート電極１１０のチッププロファイルを一定に保持することができる。
また、前記フローティングゲート電極１１０を形成するための異方性エッチングによって発生された基板の損傷が修復され、前記フローティングゲート電極１１０と隣接した基板１００の表面部位上に第２ゲート酸化膜１１６が形成される。
図１０に示すように、前記基板１００の全体表面上に第２導電膜（図示せず）を形成する。前記第２導電膜は不純物ドーピングされたポリシリコンからなることができ、前記第１導電膜１０４を形成する方法と実質的に同一に形成されることができる。
前記第２導電膜上にフォトレジストパターン（図示せず）を形成し、前記フォトレジストパターンをエッチングマスクとする異方性エッチングを通じてコントロールゲート電極１１８を形成する。前記コントロールゲート電極１１８は、前記フローティングゲート電極１１０の第１側面１１０ｂ及び前記部分酸化膜パターン１０８の一部分上のトンネル酸化膜１１４部分と前記第１側面１１０ｂと隣接する第２ゲート酸化膜１１６部分上に形成される。
一方、前記コントロールゲート電極１１８形成のための異方性エッチングによって前記フローティングゲート電極１１０の第２表面１１０ｃ上のトンネル絶縁膜１１４部分と前記第２側面１１０ｃと隣接する第２ゲート酸化膜１１６部分が損傷され得る。
図１１に示すように、前記コントロールゲート電極１１８形成のためのエッチングによる損傷を修復するために再酸化工程を実施する。この際、前記コントロールゲート電極１１８の表面上にはシリコン酸化物を含むスペーサ膜１２０が形成され、前記フローティングゲート電極１１０の第２側面１１０ｃ部位が部分的に酸化されることができ、前記フローティングゲート電極１００の第２側面１１０ｃと隣接する第１ゲート酸化膜１０２部位の厚さが増加される。
図１２に示すように、前記フローティングゲート電極１１０と隣接する基板１０の表面部位に低濃度不純物拡散領域１２２を形成する。前記低濃度不純物拡散領域１２２はイオン注入及び熱処理によって形成され、前記熱処理によって前記低濃度不純物拡散領域１２２は前記フローティングゲート電極１１０の下部に沿って拡散されることができる。前記イオン注入はフォトレジストパターンをマスクとして用いて前記フローティングゲート電極１１０と隣接した基板１００の表面部位に対して選択的に実施される。
続いて、前記フローティングゲート電極１１０及び前記コントロールゲート電極１１８とそれぞれ隣接する前記基板１００の表面部位にそれぞれソース及びドレインとして機能する高濃度不純物領域１２４ａ、１２４ｂを形成することでスプリットゲート型のフラッシュメモリ装置を完成する。
前述したようは本発明の第１実施例によると、前記トンネル酸化膜１１４形成のための熱酸化によってフローティングゲート電極１１０のチッププロファイルが変化することを防止することができる。従って、前記フローティングゲート電極１１０と前記コントロールゲート電極１１８との間のチップ部位１１０ａを介してデータ消去特性を向上させることができる。
図１３乃至図１５は本発明の第２実施例による不揮発性メモリ装置の製造方法を説明するための断面図である。
図１３に示すように、シリコンウェーハのような半導体基板２００上にゲート絶縁膜として機能するゲート酸化膜２０２を形成し、前記ゲート酸化膜２０２上に部分酸化膜パターン２０８とフローティングゲート電極２１０を形成する。具体的には、前記ゲート酸化膜２０２上に第１導電膜（図示せず）と、前記第１導電膜を部分的に露出させる開口を有するマスクパターン（図示せず）を形成する。続いて、前記開口を通じて露出された第１導電膜の表面部位を部分的に酸化させることで前記部分酸化膜パターン２０８を形成する。
前記マスクパターンを除去した後、前記部分酸化膜パターン２０８をエッチングマスクとして使用する異方性エッチングを通じて前記第１導電膜を除去することで前記ゲート酸化膜２０２上にフローティングゲート電極２１０を形成する。
前記フローティングゲート電極２１０の側面部位を熱酸化方法で酸化させることで前記フローティングゲート電極２１０の側面上にトンネル酸化膜２１４を形成する。
前記トンネル酸化膜２１４を形成した後、前記基板２００全体表面上に第２導電膜（図示せず）を形成し、前記第２導電膜をパターニングすることで前記トンネル酸化膜２１４上にコントロールゲート電極２１８を形成する。この際、前記コントロールゲート電極２１８は前記フローティングゲート電極２１０の第１側面２１０ａ上に形成されたトンネル酸化膜２１４部分、前記フローティングゲート電極２１０の第１側面２１０ａと隣接する基板２００の一部分上に形成されたゲート酸化膜２０２部分、及び前記部分酸化膜パターン２０８の一部分上に位置する。
一方、前記コントロールゲート電極２１８形成のための異方性エッチングによって前記フローティングゲート電極２１０の第２表面２１０ｂ上のトンネル絶縁膜２１４部分、及び前記第２側面２１０ｂと隣接するゲート酸化膜２０２部分が損傷される。即ち、前記コントロールゲート電極２１８形成のための異方性エッチングによって前記フローティングゲート電極２１０の第２表面２１０ｂ上のトンネル絶縁膜２１４部分と前記第２側面２１０ｂと隣接するゲート酸化膜２０２部分を部分的に除去することができ、それにより、前記フローティングゲート電極２１０の第２側面２１０ｂのトンネル酸化膜２１４部分の厚さが減少される。
前記ゲート酸化膜２０２、部分酸化膜パターン２０８、フローティングゲート電極２１０、トンネル酸化膜２１４及びコントロールゲート電極２１８を形成する方法は図１乃至図４を参照して既説明された従来の方法と実質的に同一である。
前記コントロールゲート電極２１８を形成した後、前記基板１００全体表面上にシリコン膜２２０を形成する。前記シリコン膜２２０は単結晶シリコン、多結晶シリコンまたは非晶質シリコンを含むことができ、ＳｉＨ４ガスを用いる化学気相蒸着またはエピタキシャル成長を通じて形成される。
図１４に示すように、熱酸化を通じて前記シリコン膜２２０を酸化させることで前記基板２００の全体表面酸に熱酸化膜２２２を形成する。この際、前記コントロールゲート電極２１８上に形成される熱酸化膜２２２部分は前記コントロールゲート電極２１８のスペーサ膜として機能する。
前記熱酸化膜２２２を形成する間に、前記コントロールゲート電極２１８形成のための異方性エッチングによる損傷が修復されることができる。特に、前記フローティングゲート電極２１０の第２側面２１０ｂと隣接する第１ゲート酸化膜２０２部位の厚さが増加されることを抑制することができる。
図１５に示すように、前記フローティングゲート電極２１０と隣接する基板２００の表面部位に低濃度不純物拡散領域２２４を形成する。前記低濃度不純物拡散領域２２４はイオン注入及び熱処理によって形成されることができ、前記熱処理によって前記低濃度不純物拡散領域２２４は前記フローティングゲート電極２１０の下部に沿って拡散される。前記イオン注入フォトレジストパターンをマスクとして用いて前記フローティングゲート電極２１０と隣接した基板２００の表面部位に対して選択的に実施される。
続いて、前記フローティングゲート電極２１０及び前記コントロールゲート電極２１８とそれぞれ隣接する前記基板２００の表面部位にそれぞれソース及びドレインとして機能する高濃度不純物領域２２６ａ、２２６ｂを形成することでスプリットゲート型のフラッシュメモリ装置を完成する。
前述したように本発明の第２実施例によると、前記フローティングゲート電極２１０と前記基板２００との間で前記ゲート酸化膜２０２の厚さが増加されることを抑制することができる。従って、前記ソース領域２２４、２２６ａと前記フローティングゲート電極２１０との間で前記ゲート酸化膜２０２の静電容量が増加され、それにより、前記フラッシュメモリ装置のプログラム特性が向上されることができる。
図１６は本発明の第３実施例による不揮発性メモリ装置の製造方法を説明するための断面図である。
図１６に示すように、シリコンウェーハのような半導体基板３００上にゲート酸化膜３０２、部分酸化膜パターン３０８、フローティングゲート電極３１０、トンネル酸化膜３１４及びコントロールゲート電極３１８を形成する。前記のような要素を形成する方法は図１４を参照して既説明されたのと実質的に同一であるので、それに対する説明は省略する。
前記コントロールゲート電極３１８を形成した後、前記基板３００の全体表面上に前記コントロールゲート電極３１８のスペーサ膜として機能する高温酸化膜３２２を形成する。具体的に、前記高温酸化膜３２２は約７００℃〜９００℃の温度でＳｉＨ４ガスを用いて形成されることができる。一方、前記高温酸化膜３２２を形成する間、前記基板３００に印加される熱エネルギーによって前記コントロールゲート電極３１８形成のためのエッチングによって損傷が十分に修復されることができる。
前記高温酸化膜３２２を形成した後、前記フローティングゲート電極３１０及び前記コントロールゲート電極３１８と隣接する基板３００の表面部位にそれぞれ不純物領域３２４、３２６ａ、３２６ｂを形成する。具体的に、前記フローティングゲート電極３１０と隣接した基板３００の表面部位にソース領域として機能する低濃度不純物拡散領域３２４と高濃度不純物領域３２６ａを形成し、前記コントロールゲート電極３１８と隣接した基板３００の表面部位にドレイン領域として機能し高濃度不純物領域３２６ｂを形成する。
前記のような本発明の第３実施例によると、従来の再酸化によってフローティングゲート電極３１０のシリコン消耗及びゲート酸化膜３０２の厚さ変化を大きく抑制することができる。従って、ソース領域３２４、３２６ａと前記フローティングゲート電極３１０との間で前記ゲート酸化膜３０２の静電容量が増加され、それにより、前記フラッシュメモリ装置のプログラム特性が向上される。
図１７乃至図１９は本発明の第４実施例による不揮発性メモリ装置の製造方法を説明するための断面図である。
図１７に示すように、シリコンウェーハのような半導体基板４００上にゲート絶縁膜またはカップリング絶縁膜として機能する第１ゲート酸化膜４０２と第１導電膜（図示せず）を順次に形成する。前記第１ゲート酸化膜４０２は熱酸化を通じて形成されることができ、前記第１導電膜は不純物ドーピングされたポリシリコンを含み、低圧化学気相蒸着及び不純物ドーピング工程を通じて形成されることができる。
前記第１導電膜上に前記第１導電膜を部分的に露出させる開口を有するマスクパターン（図示せず）を形成し、前記開口を介して露出された第１導電膜部位を酸化させることで部分酸化膜パターン４０８を形成する。
前記マスクパターンを除去した後、前記部分酸化膜パターン４０８をエッチングマスクとして用いる異方性エッチングを通じて前記第１ゲート酸化膜４０２上にフローティングゲート電極４１０を形成する。
前記基板４００の全体表面上に第１シリコン膜（図示せず）を形成し、前記第１シリコン膜を熱酸化を通じて酸化させることで、前記フローティングゲート電極４１０の側面上にトンネル酸化膜４１４を形成し、前記フローティングゲート電極４１０と隣接した基板４００の表面部位上に第２ゲート酸化膜４１６を形成する。この際、前記トンネル酸化膜４１４の目標厚さと前記シリコン膜の厚さとの間の比は、１：０．４〜０．５程度であることができる。
前記基板４００の全体表面上に第２導電膜（図示せず）を形成する。前記第２導電膜は不純物ドーピングされたポリシリコンからなり、前記第１導電膜を形成する方法と実質的に同一に形成されることができる。
前記第２導電膜をパターニングしてコントロールゲート電極４１８を形成する。前記コントロールゲート電極４１８は前記フローティングゲート電極４１０の第１側面４１０ａ及び前記部分酸化膜パターン４０８の一部分上のトンネル酸化膜４１４部分と前記第１側面４１０ａと隣接する第２ゲート酸化膜４１６部分上に形成される。
前記第１ゲート酸化膜４０２、部分酸化膜パターン４０８、フローティングゲート電極４１０、トンネル酸化膜４１４、第２ゲート酸化膜４１６及びコントロールゲート電極４１８を形成する段階は図６乃至図１０を参照して既説明された段階と実質的に同一であるので、それについての具体的な説明は省略する。
前記コントロールゲート電極４１８を形成した後、前記基板４００全体表面上に第２シリコン膜４２０を形成する。前記シリコン膜４２０は単結晶シリコン、多結晶シリコンまたは非晶質シリコンを含むことができ、ＳｉＨ４ガスを用いる化学気相蒸着またはエピタキシャル成長を通じて形成されることができる。
図１８に示すように、熱酸化を通じて前記第２シリコン膜４２０を酸化させることで、前記基板４００の全体表面上に熱酸化膜４２２を形成する。従って、前記コントロールゲート電極２１８形成のための異方性エッチングによる損傷が修復されることができる。特に、従来の再酸化工程に比べて前記フローティングゲート電極４１０の第２側面４１０ｂと隣接する第１ゲート酸化膜４０２部位の厚さが増加されることを抑制することができる。
図１９に示すように、前記フローティングゲート電極４１０と隣接する基板４００の表面部位に低濃度不純物拡散領域４２４を形成する。前記低濃度不純物拡散領域４２４はイオン注入及び熱処理によって形成されることができ、前記熱処理によって前記低濃度不純物拡散領域４２４は前記フローティングゲート電極４１０の下部に沿って拡散されることができる。前記イオン注入はフォトレジストパターンをマスクとして用いて前記フローティングゲート電極４１０と隣接した基板の表面部位に対して選択的に実施されることができる。
続いて、前記フローティングゲート電極４１０及び前記コントロールゲート電極４１８とそれぞれ隣接する前記基板４００の表面部位にそれぞれソース及びドレインとして機能する高濃度不純物領域４２６ａ、４２６ｂを形成することでスプリットゲート型のフラッシュメモリ装置を完成する。
前述したような、本発明の第４実施例によると、前記トンネル酸化膜４１４形成のための熱酸化によってフローティングゲート電極４１０のチッププロファイルが変化されることを防止することができる。従って、前記フローティングゲート電極４１０と前記コントロールゲート電極４１８との間のチップ部位を介してデータ消去特性を向上させることができる。また、前記フローティングゲート電極４１０と前記基板４００との間で前記第１ゲート酸化膜４０２の厚さが増加されることを防止することができる。従って、ソース領域４２４、４２６ａと前記フローティングゲート電極４１０との間で前記第１ゲート酸化膜４０２の静電容量が増加され、それにより、前記フラッシュメモリ装置のプログラム特性が向上されることができる。
一方、前記本発明の第４実施例によると、前記第２シリコン膜４２０の形成及び前記第２シリコン膜４２０の熱酸化による熱酸化膜４２２形成が順次に実施されているが、前記コントロールゲート電極４１８が形成された基板４００の全体表面上に高温酸化膜を形成することで前記フラッシュメモリ装置のプログラム特性を向上させてもよい。
図２０乃至図２２は本発明の第５実施例による不揮発性メモリ装置の製造方法を説明するための断面図である。
図２０に示すように、シリコンウェーハのような単結晶半導体基板５００の表面部位にシャロートレンチ素子分離（ＳＴＩ）方法を用いて素子分離パターン（図示せず）を形成することでセル領域５００ａと周辺領域５００ｂを定義する。
前記基板５００のセル領域５００ａ上に第１ゲート酸化膜５０２、部分酸化膜パターン５０８及びフローティングゲート電極５１０を形成する。具体的に、前記基板５００の全体表面上に第１ゲート酸化膜５０２、第１導電膜（図示せず）及び前記第１導電膜を部分的に露出させるマスクパターン（図示せず）を順次に形成した後、前記マスクパターンによって露出された第１導電膜を部分的に酸化させることで前記第１導電膜上に部分酸化膜パターン５０８を形成する。続いて、前記部分酸化膜パターン５０８を用いて前記第１導電膜をパターニングすることで前記第１ゲート酸化膜５０２上にフローティングゲート電極５１０を形成する。
前記フローティングゲート電極５１０を形成した後、前記基板５００の全体表面上に第１シリコン膜（図示せず）を形成し、前記第１シリコン膜を酸化させ前記フローティングゲート電極５００側面上にトンネル酸化膜５１４を形成すると同時に前記基板５００の表面上に第２ゲート酸化膜５１６を形成する。
前記基板５００全体表面上に第２導電膜（図示せず）を形成し、前記第２導電膜をパターニングすることでコントロールゲート電極５１８を形成する。この際、前記周辺領域５００ｂにはトランジスタのゲート電極５５０が形成される。
示されたように、前記基板の周辺領域５００ｂ上には第１ゲート酸化膜５０２と第２ゲート酸化膜５１６が形成されているが、前記周辺領域５００ｂ上の第１ゲート酸化膜５０２部分と第２ゲート酸化膜５１６部分を選択的に除去した後、前記周辺領域５００ｂ上に前記トランジスタのゲート絶縁膜として第３ゲート酸化膜を形成することもできる。
図２１に示すように、前記基板５００の全体表面上に第２シリコン膜（図示せず）を形成し、前記第２シリコン膜を熱酸化させることで前記基板５００の全体表面上に熱酸化膜５２２を形成する。前記熱酸化膜５２２は前記コントロールゲート電極５１８及び前記トランジスタのゲート電極５５０のスペーサ膜として機能する。
前記コントロールゲート電極５１８及び前記トランジスタのゲート電極５５０形成のためのエッチングによって発生された損傷は前記熱酸化によって修復される。この際、前記フローティングゲート電極５１０の下の第１ゲート酸化膜５０２部分の厚さ変化が抑制され、前記トランジスタのゲート電極５５０の下の第１ゲート酸化膜５０２部分及び第２ゲート酸化膜５１６部分（または前記第３ゲート酸化膜）の厚さ変化が抑制されることができる。
図２２に示すように、前記フローティングゲート電極５１０と隣接した基板５００の表面部位に低濃度不純物拡散領域５２４を選択的に形成した後、前記フローティングゲート電極５１０、前記コントロールゲート電極５１８及び前記トランジスタのゲート電極５５０とそれぞれ隣接した前記基板５００の表面部位に不純物領域５２６ａ、５２６ｂ、５２６ｃ、５２６ｄを形成する。それにより、前記基板５００のセル領域５００ａにはフラッシュメモリセルが完成され、前記周辺領域５００ｂにはトランジスタが完成される。
前記のような本発明の第５実施例によると、前記フラッシュメモリセルの消去及びプログラム特性を向上させ、前記周辺領域５００ｂ上に形成されたトランジスタの動作特性を向上させることができる。
前記のような本発明の実施例によると、スプリットゲート型のフラッシュメモリ装置でフローティングゲート電極のチッププロファイル変化及びゲート絶縁膜の厚さ変化を抑制または防止することができる。従って、前記スプリットゲート型のフラッシュメモリ装置のプログラム及び消去特性を向上させることができる。また、前記基板の周辺領域に形成されるトランジスタの動作特性を向上させることができる。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
従来のスプリットゲート型の不揮発性メモリ装置の製造方法を説明するための断面図である。 従来のスプリットゲート型の不揮発性メモリ装置の製造方法を説明するための断面図である。 従来のスプリットゲート型の不揮発性メモリ装置の製造方法を説明するための断面図である。 従来のスプリットゲート型の不揮発性メモリ装置の製造方法を説明するための断面図である。 従来のスプリットゲート型の不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の第１実施例による不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の第１実施例による不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の第１実施例による不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の第１実施例による不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の第１実施例による不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の第１実施例による不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の第１実施例による不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の第２実施例による不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の第２実施例による不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の第２実施例による不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の第３実施例による不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の第４実施例による不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の第４実施例による不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の第４実施例による不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の第５実施例による不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の第５実施例による不揮発性メモリ装置の製造方法を説明するための断面図である。 本発明の第５実施例による不揮発性メモリ装置の製造方法を説明するための断面図である。
符号の説明
１００、２００ 半導体基板
１０２ 第１ゲート酸化膜
１０４ 第１導電膜
１０６ マスクパターン
１０８、２０８ 部分酸化膜パターン
１１０、２１０ フローティングゲート電極
１１２ 第１シリコン膜
１１４、２１４ トンネル酸化膜
１１６ 第２ゲート酸化膜
１１８、２１８ コントロールゲート電極
１２０ スペーサ膜
１２２、２２４ 低濃度不純物拡散領域
１２４ａ、１２４ｂ、２２６ａ、２２６ｂ 高濃度不純物領域
２０２ ゲート酸化膜
２２０ 第２シリコン膜
２２２ 熱酸化膜
３２２ 高温酸化膜

Claims (18)

  1. 基板上に第１ゲート絶縁膜及び導電膜を形成する段階と、
    前記導電膜を部分的に酸化させ酸化膜パターンを形成する段階と、
    前記酸化膜パターンをマスクとして使用して前記導電膜をエッチングすることで、前記第１ゲート絶縁膜上にフローティングゲート電極を形成する段階と、
    前記フローティングゲート電極が形成された基板の全体表面上にシリコン膜を形成する段階と、
    前記シリコン膜を酸化させ前記フローティングゲート電極の側面及び前記フローティングゲート電極と隣接する前記基板の表面部位上にトンネル絶縁膜及び第２ゲート絶縁膜をそれぞれ形成する段階と、
    前記トンネル絶縁膜及び前記第２ゲート絶縁膜上にコントロールゲート電極を形成する段階と、
    を含むことを特徴とする不揮発性メモリ装置の製造方法。
  2. 前記酸化膜パターンを形成する段階は、
    前記導電膜上に前記導電膜を部分的に露出させる開口を有するマスクパターンを形成する段階と、
    前記露出された導電膜部分を酸化させ前記酸化膜パターンを形成する段階と、を含むことを特徴とする請求項１記載の不揮発性メモリ装置の製造方法。
  3. 前記導電膜は、不純物ドーピングされたポリシリコンを含むことを特徴とする請求項１記載の不揮発性メモリ装置の製造方法。
  4. 前記シリコン膜は、単結晶シリコン、多結晶シリコンまたは非晶質シリコンを含むことを特徴とする請求項１記載の不揮発性メモリ装置の製造方法。
  5. 前記トンネル絶縁膜の目標厚さと前記シリコン膜の厚さとの間の比は、１：０．４〜０．５であることを特徴とする請求項１記載の不揮発性メモリ装置の製造方法。
  6. 前記トンネル絶縁膜は、熱酸化によって形成されることを特徴とする請求項１記載の不揮発性メモリ装置の製造方法。
  7. 前記コントロールゲート電極を形成する段階は、
    前記トンネル絶縁膜及び前記第２ゲート絶縁膜が形成された基板の全体表面上に第２導電膜を形成する段階と、
    前記第２導電膜をパターニングして前記コントロールゲート電極を形成する段階と、を含み、前記コントロールゲート電極は前記フローティングゲート電極の一側面上のトンネル絶縁膜部分と前記フローティングゲート電極の一側面と隣接する前記基板の表面部位上の第２ゲート絶縁膜部分上に形成されることを特徴とする請求項１記載の不揮発性メモリ装置の製造方法。
  8. 前記フローティングゲート電極と隣接する前記基板の表面部位に低濃度不純物拡散領域を形成する段階と、
    前記フローティングゲート電極及び前記コントロールゲート電極とそれぞれ隣接する前記基板の表面部位に高濃度不純物領域をそれぞれ形成する段階と、をさらに含むことを特徴とする請求項１記載の不揮発性メモリ装置の製造方法。
  9. 基板上にゲート絶縁膜及び導電膜を形成する段階と、
    前記導電膜を部分的に酸化させ酸化膜パターンを形成する段階と、
    前記酸化膜パターンをマスクとして使用して前記導電膜をエッチングすることで前記ゲート絶縁膜上にフローティングゲート電極を形成する段階と、
    前記フローティングゲート電極の表面部位を酸化させトンネル絶縁膜を形成する段階と、
    前記フローティングゲートの電極の一側面上のトンネル絶縁膜部分と前記フローティングゲート電極の一側面と隣接する前記基板の表面部位上のゲート絶縁膜部分上にコントロールゲート電極を形成する段階と、
    前記コントロールゲート電極が形成された基板の全体表面上にシリコン膜を形成する段階と、
    熱酸化工程を用いて前記シリコン膜を酸化させる段階と、
    を含むことを特徴とする不揮発性メモリ装置の製造方法。
  10. 前記コントロールゲート電極は、不純物ドーピングされたポリシリコンを含むことを特徴とする請求項９記載の不揮発性メモリ装置の製造方法。
  11. 基板上にゲート絶縁膜及び導電膜を形成する段階と、
    前記導電膜を部分的に酸化させ酸化膜パターンを形成する段階と、
    前記酸化膜パターンをマスクとして使用して前記導電膜をエッチングすることで前記ゲート絶縁膜上にフローティングゲート電極を形成する段階と、
    前記フローティングゲート電極の表面部位を酸化させトンネル絶縁膜を形成する段階と、
    前記フローティングゲート電極の一側面上の絶縁膜部分と前記フローティングゲート電極の一側面と隣接する前記基板の表面部位上のゲート絶縁膜部分上にコントロールゲート電極を形成する段階と、
    前記コントロールゲート電極が形成された前記基板の全体表面上に高温酸化膜を形成する段階と、
    を含むことを特徴とする不揮発性メモリ装置の製造方法。
  12. 前記高温酸化膜は、７００℃〜９００℃の温度で化学気相蒸着によって形成されることを特徴とする請求項１１記載の不揮発性メモリ装置の製造方法。
  13. 基板上に第１ゲート絶縁膜及び導電膜を形成する段階と、
    前記導電膜を部分的に酸化させ酸化膜パターンを形成する段階と、
    前記酸化膜パターンをマスクとして使用して前記導電膜をエッチングすることで前記第１ゲート絶縁膜上にフローティングゲート電極を形成する段階と、
    前記フローティングゲート電極が形成された基板の全体表面上に第１シリコン膜を形成する段階と、
    前記第１シリコン膜を酸化させ前記フローティングゲート電極の側面及び前記フローティングゲート電極と隣接する前記基板の表面部位上にトンネル絶縁膜及び第２ゲート絶縁膜をそれぞれ形成する段階と、
    前記フローティングゲート電極の一側面上のトンネル絶縁膜部分と前記フローティングゲート電極の一側面と隣接する前記基板の表面部位上の第２ゲート絶縁膜部分上にコントロールゲート電極を形成する段階と、
    前記コントロールゲート電極が形成された前記基板の全体表面上に第２シリコン膜を形成する段階と、
    熱酸化工程を用いて前記第２シリコン膜を酸化させる段階と、
    を含むことを特徴とする不揮発性メモリ装置の製造方法。
  14. 前記導電膜は、不純物ドーピングされたポリシリコンを含むことを特徴とする請求項１３記載の不揮発性メモリ装置の製造方法。
  15. 前記トンネル絶縁膜の目標厚さと前記シリコン膜の厚さとの間の比は、１：０．４〜０．５であることを特徴とする請求項１３記載の不揮発性メモリ装置の製造方法。
  16. 前記トンネル絶縁膜は、熱酸化によって形成されることを特徴とする請求項１３記載の不揮発性メモリ装置の製造方法。
  17. 前記フローティングゲート電極と隣接する前記基板の表面部位に低濃度不純物拡散領域を形成する段階と、
    前記フローティングゲート電極及び前記コントロールゲート電極とそれぞれ隣接する前記基板の表面部位に高濃度不純物領域をそれぞれ形成する段階と、をさらに含むことを特徴とする請求項１３記載の不揮発性メモリ装置の製造方法。
  18. 前記基板の周辺領域上にトランジスタのゲート電極を形成する段階をさらに含み、前記トランジスタのゲート電極は前記コントロールゲート電極と同時に形成されることを特徴とする請求項１３記載の不揮発性メモリ装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5073934B2 (ja) * 2005-10-06 2012-11-14 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
CN101414555B (zh) * 2007-10-16 2011-12-14 上海华虹Nec电子有限公司 闪存浮栅制造方法
CN102637646B (zh) * 2011-02-10 2014-04-23 上海宏力半导体制造有限公司 存储器制备方法
CN102637645B (zh) * 2011-02-10 2013-10-23 上海宏力半导体制造有限公司 存储器制备方法
CN102693946B (zh) * 2012-06-11 2017-04-05 上海华虹宏力半导体制造有限公司 半导体器件制造方法以及存储器制造方法
CN108257965A (zh) * 2016-12-29 2018-07-06 无锡华润上华科技有限公司 闪存存储结构及其制造方法
TWI679771B (zh) * 2017-10-13 2019-12-11 聯華電子股份有限公司 電晶體結構
CN111524980A (zh) * 2019-02-01 2020-08-11 世界先进积体电路股份有限公司 快闪存储器及其形成方法
US11488970B2 (en) * 2020-07-09 2022-11-01 Silicon Storage Technology, Inc. Method of forming split gate memory cells with thinner tunnel oxide

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7038290B1 (en) * 1965-09-28 2006-05-02 Li Chou H Integrated circuit device
DE3927390A1 (de) * 1989-08-19 1991-02-21 Bosch Gmbh Robert Kraftstoffeinspritzventil
US5029130A (en) * 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US5045488A (en) * 1990-01-22 1991-09-03 Silicon Storage Technology, Inc. Method of manufacturing a single transistor non-volatile, electrically alterable semiconductor memory device
US5067108A (en) * 1990-01-22 1991-11-19 Silicon Storage Technology, Inc. Single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate
US5936883A (en) * 1996-03-29 1999-08-10 Sanyo Electric Co., Ltd. Split gate type transistor memory device
US5700707A (en) * 1996-06-13 1997-12-23 Chartered Semiconductor Manufacturing Pte Ltd. Method of manufacturing SRAM cell structure having a tunnel oxide capacitor
US5970342A (en) * 1998-03-06 1999-10-19 Texas Instruments-Acer Incorporated Method of forming high capacitive-coupling ratio and high speed flash memories with a textured tunnel oxide
KR20030060139A (ko) * 2002-01-07 2003-07-16 삼성전자주식회사 스플리트 게이트형 비휘발성 메모리 소자 및 그 제조방법
KR100471165B1 (ko) * 2002-05-07 2005-03-08 삼성전자주식회사 평탄하지 않은 게이트 절연막을 구비하는 비휘발성 메모리장치 및 그 제조 방법

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