KR20050037938A - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

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가부시끼가이샤 르네사스 테크놀로지
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Abstract

전하 축적막을 이용하는 불휘발성 기억용 MOS형 트랜지스터와, 이것을 선택하는 MOS형 트랜지스터가 인접하는 스플리트 게이트 구조를 갖는 불휘발성 메모리 셀에서, 전하 유지 특성을 향상하여, 게이트 전극을 저저항화한다. 전하 축적막의 코너부(20)의 박막화를 억제하여 전하 유지 특성을 향상하기 위해, 선택 게이트 전극(15)의 측벽에 테이퍼를 형성한다. 또한, 자기 정합으로 형성하는 게이트 전극을 저저항화하는 실리사이드를 안정적으로 행하기 위해, 선택 게이트 전극(15)의 측벽을 리세스시킨다. 혹은, 자기 정합 게이트 전극 상부(18)와 선택 게이트 전극 상부(65) 사이에 단차를 형성한다.

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은, 불휘발성 반도체 기억 장치 및 그 제조 기술에 관한 것으로, 특히, 마이크로컴퓨터로 대표되는 논리 연산 기능을 갖는 반도체 장치와 동일 기판 상에 탑재하는 불휘발성 반도체 기억 장치에 적용하기에 유효한 기술에 관한 것이다.
반도체 불휘발성 메모리 셀을 논리용 반도체 장치와 동일한 실리콘 기판 상에 혼재하는 것에 의해, 고기능의 반도체 장치를 실현하는 것이 가능하게 된다. 이들은, 조립형 마이크로컴퓨터로서, 산업용 기계, 가전품, 자동차 탑재 장치 등에 널리 이용되고 있다. 일반적으로는 혼재된 불휘발성 메모리에는, 그 마이크로컴퓨터가 필요로 하는 프로그램을 저장하여, 수시로 판독하여 사용한다. 이러한 논리용 반도체 장치와의 혼재에 적합한 불휘발성 메모리의 셀 구조로서, 선택용 MOS형 트랜지스터와 기억용 MOS형 트랜지스터로 이루어지는 스플리트 게이트형 메모리 셀을 예로 들 수 있다. 이 구조를 채용하면 메모리를 제어하는 주변 회로의 면적이 작아도 되기 때문에, 혼재 용도로서는 주류로 되어 있다. 관련된 공지 기술 문헌으로는, 예를 들면 특허 문헌1, 특허 문헌2, 비특허 문헌1 및 비특허 문헌2를 예로 들 수 있다.
기억용 MOS형 트랜지스터의 전하 유지 방식에는, 전기적으로 고립된 도전성의 다결정 실리콘에 전하를 축적하는 부유 게이트 방식(특허 문헌2, 비특허 문헌1)과, 질화 규소막과 같은 전하를 축적하는 성질을 갖는 절연막에 전하를 축적하는 MONOS 방식(특허 문헌1, 비특허 문헌2)이 있다. 부유 게이트 방식은 휴대 전화에 맞는 프로그램 저장용 플래시 메모리나 데이터 저장용 대용량 플래시 메모리 등에 널리 이용되고 있고, 전하 유지 특성이 좋다. 그러나 미세화에 수반하여 부유 게이트의 전위 제어에 필요한 용량 결합비의 확보가 어렵게 되어, 구조가 복잡하게 되고 있다. 유지 전하의 누설을 억제하기 위해서는 부유 게이트를 둘러싼 산화막의 두께는 8㎚ 정도이상 필요하게 되어 있어서, 고속화, 고집적화를 목적으로 한 미세화의 한계에 근접하고 있다. 도전체에 전하를 축적하기 위해 누설 패스로 되는 산화막 결함에 약하여, 산화막 결함이 존재하는 메모리 셀에서는 극단적으로 전화 유지 수명이 저하한다. 한편, MONOS 방식은 일반적으로는 전하 유지 특성이 부유 게이트와 비교하여 뒤떨어져, 임계 전압은 시간의 대수로 저하해 가는 경향이 있다. 이 때문에 옛부터 알려진 방식이기는 하지만 일부 제품에서만 실용화되는 것에 머물고 있었다. 그러나, 절연체에 전하를 축적하기 때문에 산화막 결함에 강하여, 8㎚ 이하의 얇은 산화막을 이용하는 것도 가능하여 미세화에 적합하고, 결함에 의한 극단적인 유지 수명 저하가 없기 때문에 신뢰성 예측이 용이하며, 메모리 셀 구조가 단순하고 논리 회로부와 혼재하기 쉽다는 등의 이유로부터 최근, 미세화의 진전에 따라 다시 주목받고 있다.
특히 미세화에 적합한 스플리트 게이트 구조로서, 자기 정합을 이용하여 한 쪽의 MOS형 트랜지스터를 사이드월로 형성하는 구조가 있다(특허 문헌1, 비특허 문헌2). 이 경우, 포토리소그래피의 위치 정렬 마진이 불필요하고, 자기 정합으로 형성하는 트랜지스터의 게이트 길이는 포토리소그래피의 최소 해상 치수 이하로 할 수 있기 때문에, 2종의 트랜지스터 각각을 포토마스크로 형성하는 종래의 구조와 비교하여 더 미세한 메모리 셀을 실현할 수 있다.
자기 정합을 이용한 스플리트 게이트형 메모리 셀 중에서도, 예를 들면 비특허 문헌2에 개시되는 자기 정합 게이트측을 MONOS 구조로 형성한 셀은, 고속의 논리 회로부와의 혼재에 적합하다. 구조상, 선택 게이트측을 먼저 형성하기 때문에, 실리콘 기판 계면의 품질이 좋은 상태에서, 선택 게이트와, 동시에 형성하는 논리 회로부의 게이트 산화막을 형성할 수 있다. 계면 품질에 민감한 고속 동작용의 박막 게이트의 트랜지스터를 작성할 수 있기 때문에, 혼재하는 논리 회로부와 선택 게이트의 성능이 향상한다.
<특허 문헌1>
일본 특개평5-048113호 공보
<특허 문헌2>
일본 특개평5-121700호 공보
<비특허 문헌1>
IEEE, VLSI Technology Symposium, 1994년 예비 요약 원고집 71페이지 내지 72페이지
<비특허 문헌2>
IEEE, VLSI Technology Symposium, 1997년 예비 요약 원고집 63페이지 내지 64페이지
상기 자기 정합 게이트를 MONOS 구조로 형성하는 메모리 셀은, 원리적으로 미세화, 고속화에 적합한 반면, 메모리 셀 구조에 기인하여 전하 유지 특성이 본래 기대할 수 있는 수준 이하로 되고, 자기 정합 게이트 전극의 제조 마진이 적다는 과제가 있다.
전하 유지 특성에 관하여, 도 2에 도시한 바와 같이 자기 정합 게이트 전극(10)의 절연막인 산화 규소막(11), 질화 규소막(12), 산화 규소막(13)(이하 ONO막으로 함)에는 워드선에 수직인 단면으로부터 봐서 L 자형의 코너 부분(14)이 존재한다. 전자는 소스 사이드 주입 방식을 이용한 기입 동작에 의해, 주로 L자 코너 부근의 질화 규소막에 주입된다. ONO막 하층의 산화 규소막(11)(보텀 산화막으로 함)은 통상, 열산화 공정에서 형성하지만, 중층의 질화 규소막(12)과 상층의 산화 규소막(13)(톱 산화막으로 함)은 화학 기상 퇴적법(CVD법)을 이용하여 형성하기 때문에, CVD법의 성질로부터 코너부의 막 두께가 국소적으로 얇아지기 쉽다. 코너부에서의 박막화는 일반적으로 질화 규소막보다 산화 규소막에서 현저하다. 예를 들면 일반적인 실란계 소스 가스의 열 분해로 산화 규소막을 퇴적하는 CVD법에서는, 수직 패턴 측벽에의 퇴적 막 두께는 평탄부의 8할 이하이고, 코너부 근방은 특히 박막화한다. 질화 규소막 중의 전하의 방출을 방지하는 톱 산화막이 전하 밀도가 높은 코너부에서 박막화하기 때문에, 본래 퇴적한 막 두께로부터 기대되는 전하 유지 특성을 하회한다. 톱 산화막의 퇴적 막 두께를 증가하면 전하 유지 특성은 향상하지만, 게이트 절연막 두께의 증가는 온 전류 감소 등 트랜지스터 특성의 악화로 이어져 바람직하지 못하다.
이어서, 자기 정합 게이트 전극의 제조 마진에 관하여 도 2를 이용하여 설명한다. 자기 정합 게이트 전극(10)은 앞서 형성한 선택 트랜지스터(15) 상에 ONO막(11∼13)을 퇴적하고, 계속해서 전극 재료로 되는 불순물을 도핑한 다결정 실리콘을 퇴적하고, 이방성 드라이 에칭에 의한 에치백으로 선택 트랜지스터의 게이트 전극 측벽에만 다결정 실리콘을 남긴 사이드월로서 형성한다. 이어서 편측의 다결정 실리콘의 사이드월을 제거한 후, 한번 더 산화 규소막의 사이드월(16 및 17)을 더 형성하여 최종적으로 도 2의 메모리 셀 구조가 완성한다. 외측의 산화 규소막의 사이드월(17)은, 실리사이드 공정에서 자기 정합 게이트 전극의 실리사이드부(18)와 실리콘 기판 상의 고농도 확산층의 실리사이드부(19)의 단락을 방지하는 역할이 있다. 그런데, 외측의 산화 규소막의 사이드월(17)의 베이스는 자기 정합 전극(10)의 사이드월 곡면이기 때문에 이방성 에칭 시의 가공 마진이 적고, 에칭의 과부족으로 전극 실리사이드화를 위한 노출 부분(자기 정합 게이트 전극 실리사이드부(18)에 상당)이 개방하지 않거나, 혹은 고농도 확산층과의 분리 거리가 부족하여 단락한다는 결함이 발생하기 쉽다. 또한, 자기 정합 전극(10)과 선택 게이트 전극(15)의 사이도 거리가 가깝기 때문에 실리사이드가 단락하기 쉽다는 제조 상의 과제가 있다. 본 발명의 또 하나의 목적은, 이들 실리사이드 공정에 필요한 가공 마진을 확보하는 방법을 제공하는데 있다.
본 발명의 목적의 하나는, 불휘발성 반도체 기억 장치에 있어서, 전체 막 두께를 증가시키지 않고 전하 유지 특성을 향상하는 기술을 제공하는데 있다.
본 발명의 또 하나의 목적은, 불휘발성 반도체 기억 장치에 있어서, 실리사이드 공정에 필요한 가공 마진을 확보하는 기술을 제공하는데 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 분명해 질 것이다.
본 원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
상기 제1 목적인 전하 유지 특성 향상을 달성하기 위해서는, 선택 게이트 측벽면과 기판면이 이루는 각도를 적절한 범위로 제어한다. 도 3에 도시한 바와 같이, 전하 유지막인 질화 규소막을 퇴적하기 직전의 선택 게이트 전극의 측면에 형성된 절연막의 표면과 실리콘 기판면과의 각도(20)가 95도 이상 180도 미만의 범위에 있도록 제어한다. 그 때문에, 상기 절연막 형성 전의 선택 게이트 전극 측면의 테이퍼각(61)을 제어한다. 테이퍼각(61)은 상기 절연막의 형성 방법에 따라 상이하여, 웨트 산화법으로 형성하는 경우에는 100도 이상 180도 미만으로 제어하고, 드라이 산화법 또는 ISSG 산화법으로 형성하는 경우에는 95도 이상 180도 미만으로 제어한다. 선택 게이트 전극 측벽의 테이퍼는 드라이 에칭 조건에 의해 제어할 수 있다. 선택 게이트 측벽과 기판면이 이루는 각도를 둔각 방향으로 완화하면, CVD법의 스텝 커버리지가 향상하여 질화 규소막과 산화 규소막의 코너 부분에서의 박막화를 억제할 수 있다. 그러나, 필요 이상의 각도 완화는 게이트 전극의 점유 면적을 증가하여 미세화를 방해하고, 또한 선택 게이트 하단이 반대로 예각화하여 전계 집중에 의한 신뢰성 저하가 발생하기 때문에, 완화 각도는 150도까지가 바람직하다.
상기 제2 목적인 게이트 전극 실리사이드 공정의 제조 마진 증대에 대해서는, 자기 정합 전극을 실리사이드화에 바람직한 형상으로 형성하기 위해, 도 4에 도시한 바와 같이 선택 게이트 측벽의 리세스량(21)을 자기 정합 게이트 전극(10)의 게이트 길이의 3분의 1 이상으로 제어한다. 리세스한 선택 게이트 측벽 형상에 대하여, 자기 정합 게이트 전극 재료로 되는 폴리실리콘은 CVD법에 의한 스텝 커버리지가 좋기 때문에 측벽 형상을 본 떠 오버행한 형태로 퇴적된다. 오버행 형상이 있기 때문에, 이방성 드라이 에칭 시에 에치백량을 증가해도 자기 정합 게이트 전극(10)의 게이트 길이가 변화하기 어렵다. 또한 자기 정합 게이트 전극(10)의 전극 상부에 참조 부호 22로 나타내는 경사의 불연속부가 확실하게 형성되며, 계속되는 외측 산화 규소막의 사이드월(17)의 형상 제어가 용이하게 된다. 외측 산화 규소막의 사이드월(17)은, 자기 정합 게이트 전극(10)의 실리사이드화를 위해, 자기 정합 게이트 전극 실리사이드부(18)로 되는 부분이 노출될 때까지 에치백할 필요가 있는 한편, 기판 상의 고농도 확산층 실리사이드부(19)와 자기 정합 게이트 전극(10)의 분리 거리를 확보하여 실리사이드 단락을 방지하기 위해 에치백량이 제한된다. 양자를 만족시키기 위해서는, 에치백 시에 자기 정합 게이트 전극 실리사이드부(18)로 되는 부분을 피복하는 영역의 제거 속도가 빠르고, 고농도 확산층 실리사이드부(19)로 되는 부분과 자기 정합 게이트 전극 실리사이드부(18)로 되는 부분을 분리하는 산화 규소막의 사이드월(17)의 제거 속도가 느릴수록 바람직하다. 자기 정합 게이트 전극(10)에 불연속부(22)가 확실하게 형성되는 본 발명의 방법에 의하면, 자기 정합 게이트 전극(18)을 피복하는 산화 규소막의 사이드월(17)의 일부분과 경사 각도의 불연속부(22)보다도 낮은 위치에 있는 산화 규소막의 사이드월(17)의 일부분에서 이방성 에치백의 속도차가 생기기 때문에 상기 내용을 만족하는 것이 용이하게 된다.
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다. 또, 실시예를 설명하기 위한 전체 도면에서, 동일한 부재에는 원칙적으로 동일한 부호를 붙이고, 그 반복되는 설명은 생략한다.
우선, 이하의 실시예 중에서 공통된 메모리 어레이의 구성도를 도 5에 도시한다. 각 메모리 셀은 소스선(30)을 공통으로 하여, 각 메모리 셀을 선택하는 선택 트랜지스터의 게이트 전극으로 되는 선택 게이트선(31)과, 불휘발성 기억형 MOS 트랜지스터의 게이트 전극으로 되는 워드선(32)이 평행하게 배치된다. 도 5에서 참조 부호 33은 소자 분리 영역을 나타낸다. 이들에 수직 방향으로, 각 메모리 셀의 드레인에 접속하는 비트선(34)이 배치된다. 도 5에서 참조 부호 35는 메모리 셀의 드레인과 비트선의 컨택트부이다. 이하, 각 실시예의 메모리 셀은 상기 구성의 메모리 어레이 내에서 실현한 것이지만, 본 발명의 메모리 셀을 적용 가능한 메모리 어레이 구성을 한정하는 것은 아니다.
(제1 실시예)
이하, 메모리 셀부의 제조 공정을 순서대로 기술한다. 도 6 내지 도 16까지는 메모리 셀의 워드선에 수직인 단면의 확대도이다. 도 5의 선(A)(B)로 도시한 단면도에 상당한다. 워드선에 수직인 방향으로는 소자 사이를 전기적으로 분리하기 위해 일반적인 얕은 홈 소자 분리 영역(33)이 형성되어 있고, 실리콘 기판 표면은 계면 품질 향상을 위해 희생 산화를 행한 후에 게이트 산화막(40)을 형성한다(도 6). 이어서 CVD법을 이용하여 선택 게이트의 전극 재료인 다결정 실리콘(41)을 250㎚의 두께로 퇴적하고, 가공 시의 마스크로 되는 캡 산화막(42)을 CVD법으로 50㎚ 퇴적한다. 포토레지스트를 도포하여, 포토레지스트를 포토리소그래피 공정에 의해 폭 180㎚로 패터닝한 후, 포토레지스트를 마스크로 하여 캡 산화막(42)을 드라이 에칭에 의해 가공하고, 이어서 다결정 실리콘을 드라이 에칭에 의해 가공한 단계가 도 7이다. 이 때, 후에 퇴적하는 ONO막의 코너부에서의 이상 박막화를 억제하기 위해, 드라이 에칭의 수직 가공성을 감소시켜 선택 게이트 전극의 측벽의 형성 각도(61)(선택 게이트 전극의 테이퍼각)를 95 이상 180도 미만으로 제어한다. 단, 필요 이상의 각도 완화는, 선택 트랜지스터의 게이트 길이의 증가를 초래하여 트랜지스터의 특성을 열화시키거나, 메모리 셀의 면적이 커져서 고집적화의 면에서 바람직하지 못하다. 또한, 선택 게이트 하단이 반대로 예각화하여 전계 집중에 의한 신뢰성 저하가 발생하므로, 형성 각도(61)는 150도까지가 바람직하다. 수직 가공성의 제어는, 에칭 생성물의 측벽에의 퇴적을 감소시키도록 가스종의 카본 함유율을 줄이는 등 일반적인 방법을 이용해도 된다. 이어서 전하 축적막으로 되는 ONO막을 형성한다. 우선 보텀 산화막으로서 750∼850℃의 웨트 산화법을 이용하여 4∼6㎚의 산화 규소막을 형성하면 도 8의 상태로 된다. 이어서 700℃∼800℃의 열 분해 CVD법에 의해 8∼12㎚의 질화 규소막을 퇴적한다. 마지막으로, 톱 산화막으로서 700℃∼800℃의 열 분해 CVD법에 의해 4㎚∼7㎚의 산화 규소막을 퇴적한 단계가 도 9이다. 또 톱 산화막은 900℃∼1000℃의 ISSG 산화(Insitu Steam Generation)법을 이용하여 질화 규소막을 4∼7㎚의 산화 규소막으로 전화하여 형성해도 된다. 이 경우에는 산화 규소막의 5∼7할의 두께의 질화 규소막이 소비되기 때문에, 미리 산화막으로 전화할 막 두께만큼 질화 규소막을 두껍게 형성한다. 계속해서 자기 정합 전극 재료로 되는 다결정 실리콘(43)을 450℃∼560℃의 CVD법을 이용하여 50∼100㎚ 퇴적한 단계가 도 10이다. 이 때, 다결정 실리콘(43)은 전극 저항을 저하시킬 목적으로 미리 인 등의 불순물을 5×1020atoms/㎤ 정도 첨가한 조건에서 형성한다. 이방성 드라이 에칭을 이용하여 에치백하여, 자기 정합 전극을 형성하면 도 11로 된다. 스페이서 형상의 자기 정합 전극(44)은 선택 게이트 전극의 양측에 형성되기 때문에, 포토리소그래피를 이용하여 선택 게이트 전극 상부를 경계로 레지스트로 마스크를 형성하여, 드라이 에칭으로 편측을 제거한다. 그 후, 기판 상 및 선택 게이트 전극 상에 노출된 ONO막을 불산에 의한 웨트 에칭과 열 인산에 의한 웨트 에칭으로 제거한 단계가 도 12로 된다. LDD 구조를 형성하기 위해 선택 게이트 전극과 자기 정합 전극을 마스크로 하여 불순물을 주입한다(도시 생략). 이어서, 자기 정합 전극에 필요한 스페이서로서, CVD법에 의해 산화 규소막(45)을 100㎚ 퇴적한 단계가 도 13이고, 계속해서 이방성 드라이 에칭에 의해 에치백하면 도 14의 상태로 된다. 선택 게이트 전극 상의 캡 산화막(42)은 이 단계까지의 HF 세정과 드라이 에칭에 의해 서서히 감소하여 제거되고 있다. 이 때, 선택 게이트 및 자기 정합 전극 상부의 다결정 실리콘이 확실하게 노출될 때까지 에치백할 필요가 있다. 기판 상의 고농도 확산층(46 및 47)을 형성하기 때문에 이온 주입법에 의해 비소 및 인을 1×1014∼3×1015atoms/㎠의 밀도로 주입하고, 950℃, 10초의 열 처리를 행하여 활성화한다. 고농도 확산층(46, 47)과 게이트 전극 저저항화를 위해, 코발트막을 스퍼터법으로 퇴적한 후, 500℃, 1분의 열 처리에 의해 실리사이드화를 행하여, 산화 규소막 상의 미반응 코발트를 제거한 단계가 도 15이다. 계속해서 플라즈마 CVD법에 의해 질화 규소막(48)을 50㎚ 퇴적하고, 층간 절연막으로서 300㎚의 PSG(포스포실리케이트 유리)막(49)을 퇴적하고, 열 처리한 후, 또한 플라즈마 CVD법에 의해 1200㎚의 산화 규소막(50)을 퇴적한다. CMP법(화학 기계 연마법)에 의해 표면을 평탄화한 후, 포토리소그래피에 의해 컨택트홀부의 패턴을 노광한다. 드라이 에칭으로 컨택트홀(51)을 개공하고, 홈 내에 스퍼터법에 의한 질화 티탄(52)을 퇴적한 후, 또한 CVD법에 의해 질화 티탄, 텅스텐(53)을 순서대로 충전한다. 층간 절연막인 산화 규소막(50) 상의 잉여의 텅스텐을 CMP법에 의해 제거하면 도 16으로 된다. 또, 여기서는 기재하지 않았지만 상기 공정사이에는 적절하게 세정 공정이 포함된다. 이 후, 상세 내용은 생략하지만 일반적인 배선 공정을 거쳐 전체 공정이 완료된다.
메모리 셀을 형성한 도 15 공정에서의 확대도를 도 3에 도시한다. 단, 도 3에서는 도 15의 우측의 셀만을 확대하고 있다. 또, 확산층(23)은, LDD 구조와 고농도 확산층으로 구성되어 있다. 자기 정합 전극의 보텀 산화막(11)을 산화막 품질이 우수한 웨트 산화법으로 형성하면, 산화 시에 노출되어 있는 선택 게이트 전극 측벽의 다결정 실리콘이 증속 산화하여 도 3에서 참조 부호 60으로 나타내는 방추형의 산화막이 형성된다. 이 때의 모습을 도 17에 자세히 도시한다. 도 17은 드라이 에칭으로 선택 게이트 측벽을 가공한 직후의 코너부 확대도이다. 3∼5㎚의 보텀 산화막 형성 시에 선택 게이트 전극 측벽이 4∼8㎚ 증속 산화되어 방추형의 산화막(60)이 형성되기 때문에, 도 18에 도시한 바와 같이, 선택 게이트 측벽에 형성된 산화막(60)의 측면과 기판면이 이루는 각도는 에칭 후의 선택 게이트 측벽 테이퍼 각도(61)로부터 각도(20)로 감소한다. 이것을 예상하여, 미리 선택 게이트 전극 측벽과 기판면의 경사 각도(61)를 100도 이상으로 형성하면, 산화 후의 코너부 각도(20)(보텀 산화막의 테이퍼각)는 적어도 95도 이상으로 된다. 이 때문에 계속해서 질화 규소막(12)과 산화 규소막(13)을 퇴적한 도 19의 상태에서 코너부에서의 이상 박막화가 발생하지 않는다. 즉, 톱 산화막(13)의 코너부의 테이퍼의 불연속부로 되는 부분의 막 두께(24)는, 톱 산화막(13)의 평탄부에서의 막 두께(25)의 8할 이상의 막 두께가 얻어진다. 따라서 양호한 전하 유지 특성이 얻어진다.
ONO막의 보텀 산화막(11)은 드라이 산화법 또는 ISSG 산화법으로 형성해도 된다. 이 경우의 메모리 셀 단면을 도 22에 도시한다. 드라이 산화법과 ISSG 산화법은 웨트 산화법과 비교하여 다결정 실리콘의 증속 산화량이 작은 특징이 있어 선택 게이트 전극 측벽이 거의 균일하게 산화된다. 이 때문에 선택 게이트 전극 측벽과 기판면과의 경사 각도(61)는 웨트 산화법과 비교하여 작은 95도 이상으로 하면 코너부에서의 질화 규소막과 산화 규소막의 이상 박막화를 억제할 수 있다. 드라이 산화법 혹은 ISSG 산화법에서는, 웨트 산화법과 비교하여 선택 게이트 전극 하부의 버즈빅(62)이 작기 때문에 온 전류가 15∼25% 향상한다.
(제2 실시예)
이어서, 본 발명의 제2 실시예를 도 4를 이용하여 설명한다. 이것은 선택 게이트 전극 측벽을 리세스시켜 형성하여, 게이트 전극 실리사이드화를 안정적으로 행하는 제조 방법이다.
제1 실시예와 중복되는 부분의 설명은 적절하게, 생략한다. 제1 실시예의 설명도인 도 6의 공정은 동일하다. 계속해서 다결정 실리콘막과 산화 규소막을 마찬가지로 퇴적하고, 포토리소그래피를 이용하여 패턴 형성한 포토레지스트를 마스크로 하여, 드라이 에칭에 의해 산화 규소막과 다결정 실리콘막을 제거하여 선택 게이트 전극을 형성한다. 이 공정에서, 다결정 실리콘 측벽의 드라이 에칭으로 등방성 성분을 증가시키는 조건에서 도 4에 도시한 바와 같이 측벽을 리세스시킨다. 리세스량(21)의 정의는, 선택 게이트를 단면 방향으로부터 보아 측벽이 가장 게이트 전극 내측에 도달한 부분(63)과 선택 게이트 상부의 캡 산화막(64)의 단부로부터 실리콘 기판에 내린 수선과의 거리로 한다.
선택 게이트 전극의 최상부는 드라이 에칭에 의해 거의 에칭되지 않으므로, 리세스량은 선택 게이트를 단면 방향으로부터 보아 측벽이 가장 게이트 전극 내측에 도달한 부분(63)과 선택 게이트 전극(15)의 최상부의 단부로부터 실리콘 기판으로 내린 수선과의 거리로 정의할 수도 있다. 리세스량(21)은 20∼60㎚의 범위가 바람직하다. 본 실시예에서는 자기 정합 게이트 길이가 60㎚이고, 유효한 리세스량의 최소값은, 불연속부(22)를 형성하여 실리사이드 영역(18)의 노출을 확실하게 하기 위해 자기 정합 게이트 전극(10)의 게이트 길이 중 적어도 1/3 정도는 필요하기 때문에 20㎚로 된다. 유효한 리세스량의 최대값은 영역(18)이 리세스에 가려지지 않는 게이트 길이의 범위까지로 되기 때문에, 자기 정합 게이트 길이의 60㎚ 이하로 된다.
리세스를 형성하기 위해서는, 우선 이방성 드라이 에칭으로 다결정 실리콘을 수직으로 가공하면서, 가공의 종반에서 등방성을 증가시키는 조건으로 변경하여 측벽 전체를 리세스시킨다. 드라이 에칭의 등방성을 증가시키기 위해서는, 다음과 같은 방법이 있다. 수직으로 입사하는 에칭 이온 성분을 감소시키도록 RF 바이어스를 완화하는 방법, 혹은 가스종의 조합, 예를 들면 에칭 가스 내의 카본의 함유량을 줄이는 것 등에 의해 측벽에의 에칭 생성물의 퇴적을 감소시키는 방법, HBr을 대신하여 염소계의 에칭 가스를 이용하는 등 등방성 에칭 비율이 보다 높은 가스종을 이용하는 방법, 에칭 시의 기판 온도를 고온화하여 등방성 에칭의 비율을 증가시키는 등, 일반적으로 알려진 방법을 이용해도 된다. 혹은, 측벽을 수직으로 드라이 에칭 가공한 후에, 불초산 등의 다결정 실리콘을 용해하는 에칭액을 이용하여 측벽을 등방 에칭해도 된다.
여기서는 이방성 드라이 에칭 가공의 종반에, RF 바이어스 및 가스종을 변경하여 등방성을 증가시켜 측벽 전체를 리세스시켰다. 이어서 ONO막 및 다결정 실리콘을 순서대로 퇴적한다. 이 상태를 도 20에 도시한다. 다결정 실리콘(43)은 CVD에 의한 스텝 커버리지가 좋고, 또한 캡 산화막(64)의 하부로부터 게이트 전극이 리세스하기 때문에, 다결정 실리콘(43)이 측벽을 본 뜨도록 오버행 형상으로 퇴적된다. 이어서 다결정 실리콘의 이방성 에치백을 행하면 오버행 하부의 에칭이 지연되기 때문에, 도 21에 도시한 바와 같이, 측벽은 보다 수직에 가깝고, 또한 경사의 불연속부(22)가 확실하게 형성되어, 최적의 자기 정합 게이트 전극 측벽의 형상을 얻을 수 있다. 선택 게이트 전극의 양측에 형성되는 다결정 실리콘의 사이드월 구조는, 포토리소그래피로 형성하는 레지스트를 마스크로 하여 편측만을 남기도록 드라이 에칭에 의해 제거한다.
LDD 구조를 형성하기 위해 선택 게이트 전극과 자기 정합 게이트 전극을 마스크로 하여 불순물을 주입한다(도시 생략). 이어서, CVD법에 의해 50∼150㎚의 산화 규소막을 퇴적하고, 이방성 에치백을 행하고, 선택 게이트 전극과 자기 정합 게이트 전극과 산화 규소막의 사이드월(16, 17)을 마스크로 하여 고농도 불순물을 주입하면 도 4에 도시하는 형상을 얻는다. 확산층(23)은 LDD 구조와 고농도 불순물층으로 구성되어 있다. 또, 적절하게 열 처리의 공정이 있어, 열 처리에 의해 불순물이 확산된다. LDD 구조를 형성하기 위한 이온 주입은 리세스시킨 선택 게이트 전극을 마스크로 하므로 이온 주입시에는 선택 게이트의 채널 형성부와 확산층과의 사이에서, 자기 정합 게이트 전극(10)이 형성되지 않는 측에, 거의 리세스량분의 불순물 영역이 형성되지 않는 부분이 존재하지만, 열 처리의 열 확산에 의해, 불순물을 확산시킨다.
여기서의 이방성 에치백은, 실리사이드화를 위해 선택 게이트 전극 상부(65)와 자기 정합 전극 상부(18)의 다결정 실리콘이 노출될 때까지 행하지만, 자기 정합 게이트 전극 실리사이드부(18)로 되는 부분과 기판 상의 고농도 확산층 실리사이드부(19)로 되는 부분이 실리사이드 시에 단락하지 않을 만큼의 거리를 확보하기 위해 외측의 산화 규소막의 사이드월(17)을 충분히 남길 필요가 있다. 일반적으로 사이드월은 수직으로 형성되어 있을수록 이방성 에칭으로 제거되기 어렵지만, 외측의 사이드월(17)은 자기 정합 전극에 중첩되어 형성하는 2개째의 사이드월이기 때문에 비스듬히 형성되어, 오버 에칭으로 제거되기 쉬우므로 마진이 적다.
본 실시예에서는, 선택 게이트 전극 측벽을 리세스시킴으로써 자기 정합 전극 외측의 경사가 수직 형상으로 급격하게 변화하는 이상적인 형상을 실현하고 있다. 그 결과, 실리사이드 시에 충분한 에칭 마진을 확보하여, 다수의 메모리 셀 가공의 수율을 향상하였다. 그 외에 본 실시예 특유의 효과로서, 사이드월 형상의 단면적이 작기 때문에 고저항이 과제로 되기 쉬운 자기 정합 게이트 전극의 단면적을 증대하여, 저항을 저감하는 효과가 있다. 또한, 선택 게이트 전극 측벽의 최하부를 리세스시킴으로써, 선택 게이트 전극의 게이트 길이를 포토리소그래피의 최소 가공 치수보다 미세화가 가능하여, 온 전류를 증대시켜 동작 속도를 향상시킬 수 있다. 동시에 메모리 셀 사이즈를 축소하여 비용 저감도 가능하게 된다. 실리콘 기판에 인접하는 부분이 보다 수직에 가까워, 두꺼운 자기 정합 게이트 전극의 구조는, 확산층(23)에의 이온 주입 시에 자기 정합 게이트 전극의 단 부분을 통과하여 게이트 절연막에 손상을 끼치는 이온의 통과량을 감소하여, 전하 유지 특성, 재기록 내성 등의 메모리 셀 신뢰성을 향상하는 효과가 있다.
(제3 실시예)
본 실시예에서는, 선택 게이트 전극과 자기 정합 전극 사이에 단차를 형성하고, 실리사이드 시의 단락을 확실하게 방지하는 방법을 설명한다.
선택 게이트 전극 및 ONO막을 형성하는 단계까지는 제2 실시예와 마찬가지의 공정으로서 설명을 생략한다. 이어서 자기 정합 전극으로 되는 불순물을 첨가한 다결정 실리콘막을 퇴적한다. 다결정 실리콘막의 퇴적 두께는 자기 정합 전극의 게이트 길이를 결정한다. 그 두께는 50∼120㎚의 범위가 바람직하며, 본 실시예에서는 70㎚을 퇴적한다. 이것을 이방성 드라이 에칭으로 에치백하여 자기 정합 전극을 형성할 때에, 오버에칭량을 증가하여 단차를 형성한다. 평탄부의 다결정 실리콘이 제거된 저스트에치의 상태로부터 20∼80㎚만큼 오버 에칭을 더 행하는 것이 바람직하다. 이 단차로서 적절한 범위는 실리사이드 영역을 확실하게 분리하기 위한 거리로서 실험으로부터 최소 20㎚가 필요하다. 또한, 최대값은 자기 정합 게이트 전극의 높이 이하일 필요가 있으며, 동시에 게이트 전극 저항 저감을 위해서는 이 범위에서 되도록이면 단면적이 커지도록 전극이 높은 것이 더 바람직하므로, 전극 높이 250㎚의 1/3 이하인 80㎚ 이하가 적당하다.
통상보다 증가한 오버에칭을 행해도, 기판 상에는 에칭되기 어려운 질화 규소막이 남아 있기 때문에 기판 식각의 문제는 발생하지 않는다. 50㎚의 오버에칭을 행하여 형성한 메모리 셀의 완성 단면을 도 23에 도시한다. 선택 게이트 전극 상부와 자기 정합 전극 상부와의 거리(66)가 50㎚ 확보된다. 선택 게이트 전극의 편측의 다결정 실리콘은 상기한 실시예와 마찬가지로 제거하고 있다.
그 후, 자기 정합 전극과 고농도 확산층을 실리사이드 시에 분리하기 위한 스페이서로 되는 산화 규소막을 100㎚ 퇴적하고, 양자의 산화 규소막을 이방성 드라이 에칭에 의해 에치백한 단계에서 도 23에 도시하는 형상에 이른다. 도 23에서의 확산층(23)은 제2 실시예와 마찬가지의 프로세스로 형성하였다. 실리사이드시에는 선택 게이트 전극의 상부(65)와 자기 정합 전극의 상부, 자기 정합 전극과 기판 상의 확산층(23)이 각각 단락하지 않도록 주의할 필요가 있다.
본 실시예에서는, 선택 게이트 전극과 자기 정합 전극 사이에 단차를 형성한 효과로 미니 스페이서(67)가 형성되어, 양자의 거리를 확보하여 확실하게 분리한다. 자기 정합 게이트 전극(10)과 확산층(22)의 분리에 대해서도, 외측의 사이드월 스페이서(17)가 확실하게 분리된다. 외측의 사이드월 스페이서 형성시에는 대량의 에치백을 행하고 있지만, 본 발명에 의해 베이스인 자기 정합 전극 측벽이 수직에 가까운 형상을 이루는 효과에 의해, 오버에칭 내성이 높아 박막화가 방지된다.
(제4 실시예)
본 실시예에서는, 상기 제3 실시예와는 반대로, 선택 게이트 전극이 자기 정합 전극에 대하여 낮아지도록 단차를 형성하여 실리사이드 시의 단락을 확실하게 방지하는 방법을 설명한다.
본 실시예에서는, 선택 게이트 전극 상부의 산화 규소막의 두께를 50㎚ 이상 형성한다. 그 밖의 공정은 제2 실시예와 마찬가지이기 때문에 생략한다. 자기 정합 게이트 전극을 형성한 후, LDD 스페이서로 되는 산화 규소막을 150㎚ 퇴적한다. 여기부터 산화 규소막을 에치백하면 도 24의 상태로 된다. 선택 게이트 전극과 자기 정합 전극사이에 미니 스페이서(68)가 형성되는 효과에 의해, 양자는 실리사이드 시에 단락하지 않는다. 외측의 LDD 사이드월 스페이서(17)에 대해서는, 선택 게이트 전극 상부의 캡 막 두께만큼 너무 에치백을 행하지만, 본 발명에 의해 베이스인 자기 정합 전극 측벽이 수직에 가까운 형상을 이루는 효과로 오버에칭 내성이 높으므로 박막화가 방지된다.
(제5 실시예)
본 실시예에서는, 상기 제1 실시예, 제2 실시예를 통합하여, 선택 게이트 전극 측벽의 테이퍼화와 선택 게이트 전극 측벽의 리세스를 동시에 행하여, 전하 유지 특성의 향상과 실리사이드화의 안정을 동시에 달성하는 방법을 설명한다.
제1 실시예의 설명도인 도 6의 공정은 동일하다. 여기서 드라이 에칭에 의해 산화 규소막과 다결정 실리콘막을 제거하여 선택 게이트 전극을 형성하지만, 다결정 실리콘 측벽의 드라이 에칭에서, 가공 초기에 등방성 에칭의 비율을 증가시켜 측벽을 리세스시키면서, 가공의 후반 이후에는 측벽의 제거를 지연시켜 테이퍼를 형성한다. 가공의 전반에서 에칭의 등방성을 증가시키기 위해서는 상기 제2 실시예에서 설명한 일반적인 방법을 이용해도 된다. 가공의 후반에서 측벽에 테이퍼를 형성하기 위해서는, 측벽에의 에칭 생성물의 퇴적을 촉진하여 측벽 에칭을 방해하는 기능이 있는 카본계의 가스를 첨가하는 등, 테이퍼를 형성하기 위해 알려진 일반적인 방법을 이용해도 된다. 본 실시예에서는, 선택 게이트 측벽을 30㎚ 리세스시켜, 선택 게이트 측벽 하부와 실리콘 기판면과의 각도(20)를 100도로 하였다. 이어서 상기 제1 실시예와 마찬가지의 공정을 거쳐 자기 정합 게이트 전극과 LDD 스페이서를 형성한 단계를 도 1에 도시한다. 선택 게이트 전극 측벽의 테이퍼 효과로 전하 유지 특성이 향상하며, 또한 측벽을 리세스시킨 효과에 의해 실리사이드 공정의 마진이 증가한다.
(제6 실시예)
본 실시예에서는, 선택 게이트 전극의 형성 후에 산화 규소막의 사이드월 스페이서를 형성하여 ONO막 코너부의 각도를 제어하는 방법을 설명한다.
상기 실시예의 설명도 6의 공정은 동일하다. 선택 게이트 전극을 형성한 후, 20㎚의 산화 규소막을 CVD법에 의해 퇴적한다. 이것을 실리콘 기판면까지 에치백하면 도 25의 참조 부호 69로 나타내는 스페이서가 형성된다. 에치백의 종점 부근에서, 에칭의 등방성 성분을 증가시키면 코너부가 참조 부호 70으로 나타낸 바와 같이 라운딩하여 이상적인 형상으로 된다. 등방성을 증가시키는 방법에는 몇개가 있지만, 실리콘에 대하여 산화 규소막의 에칭 선택비를 높이는 조건을 이용하는 것이 가장 바람직하다. 이 때, 이후에 게이트 절연막을 형성하는 실리콘 기판부에의 에칭 손상이 최소로 된다. 이 상태에서 ONO막을 퇴적하면, 코너부에서의 이상 박막화가 발생하지 않고, 톱 산화막의 코너부의 테이퍼의 불연속부로 되는 부분의 막 두께는, 톱 산화막의 평탄부에서의 막 두께의 8할 이상의 막 두께가 얻어져, 양호한 전하 유지 특성을 얻을 수 있다.
(제7 실시예)
본 실시예에서는, ONO막의 테이퍼 제어를 탑재형의 메모리 셀 구조에 적용하는 방법을 설명한다. 제1 실시예의 설명도인 도 6의 공정은 동일하다.
선택 게이트 전극의 측벽에는 100도의 테이퍼를 형성하고, 전하를 유지하는 ONO막의 코너부에서의 박막화를 억제한다. 여기서 메모리 트랜지스터의 전극으로 되는 불순물을 첨가한 다결정 실리콘막을 100∼200㎚ 퇴적한다. 이어서 캡 산화막으로서 산화 규소막을 50㎚ 퇴적한다. 포토리소그래피를 이용하여 메모리 트랜지스터의 게이트 전극을 패터닝하고, 드라이 에칭에 의해 산화 규소막과 다결정 실리콘막을 제거하여 메모리 트랜지스터의 게이트 전극을 형성한 단계가 도 26이다. 메모리 트랜지스터(71)는 선택 게이트 전극(15) 상에 탑재하는 구조로 된다. 자기 정합으로 전극을 형성하는 제1 실시예 내지 제6 실시예의 방법과 비교하여 게이트 길이가 증가하기 때문에, 온 전류가 적고, 셀 면적이 증대하는 단점이 있는 반면, 메모리 트랜지스터의 단면적이 크고 게이트 저항이 낮은, 마스크를 이용하기 때문에 전극을 안정적으로 형성할 수 있다는 장점을 얻을 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니며, 그 요지를 일탈하지 않은 범위에서 다양하게 변경 가능한 것은 물론이다.
상기 제1 실시예의 도 3, 도 22에서는, 선택 게이트 전극의 단면이 사다리꼴로 기재되어 있지만, 선택 게이트 전극 형성시에, 우선 이방성 에칭으로 다결정 실리콘을 수직으로 가공하고, 가공 종반에서 일반적인 방법을 이용하여, 선택 게이트 전극의 최하부 측벽의 형성 각도(61)를 100도이상 180도미만으로 제어해도 된다. 선택 게이트 전극의 최하부 측벽이란, 게이트 절연막 표면으로부터 게이트 전극의 높이에 대하여 3분의 1 이하의 범위를 선택 게이트 전극 측벽이라고 정의한다. 이 경우, 형성 각도(61)를 동일하게 했을 때, 선택 게이트 전극의 단면을 사다리꼴로 가공하는 경우와 비교하여, 코너부에서의 이상 박막화의 효과는 마찬가지라도, 선택 게이트 전극의 점유 면적은 작아도 되는 효과를 얻을 수 있다.
또한, ONO막의 보텀 산화막(11)을 드라이 산화법 또는 ISSG 산화법으로 형성하는 경우에는, 95도이상 180도미만으로 제어하는 것에 의해, 질화 규소막과 산화 규소막의 이상 박막화를 억제할 수 있다. 또한, 종반의 게이트 전극의 가공은 불연속이 아니라도 되며, 서서히 드라이 에칭의 가스종의 카본 함유량을 제어함으로써, 연속되는 각도를 갖는 라운딩을 띤 라운딩 형상으로 해도 질화 규소막과 산화 규소막의 이상 박막화를 억제할 수 있다. 테이퍼 제어를 위해서는, 드라이 에칭 시의 이온 에너지를 증가하거나, 또는 저온으로 하거나, 혹은 에칭시 측벽 퇴적물을 증가하는 등의 방법으로 수직 가공성을 증가시키는 방법이 있으며, 테이퍼를 부착하는 경우에는 반대의 조작을 행한다.
상기한 각각의 실시예는 단독의 실시예에 한정하지 않고, 각 실시예로부터 2종 내지 그 이상을 조합하여 실시해도 된다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
스플리트 게이트형 셀 구조를 이용한 MONOS형 불휘발 메모리에 있어서, 전하를 축적하는 ONO막 코너부의 이상 박막화를 억제할 수 있기 때문에, 전하 유지 특성이 향상한다. 특히 미세화에 적합한 자기 정합 구조 메모리 셀의 전하 유지 특성을 향상할 수 있기 때문에, 온 전류를 증가시켜 고속 동작이 가능한 불휘발 메모리 혼재 마이크로컴퓨터를 제공할 수 있다. 또한 메모리 셀을 미세화할 수 있기 때문에, 제조 비용을 저감할 수 있다.
또한, 자기 정합 구조를 이용한 스플리트 게이트형 셀의 실리사이드화를 안정적으로 행할 수 있기 때문에, 수율이 향상하여 제조 비용을 저감할 수 있다. 또한, 자기 정합 게이트 전극의 실리사이드화에 의한 저저항화를 실현함으로써 고속 동작에 적합하고, 또한 자기 정합 게이트 전극의 저저항화를 위해 필요한 분로를 삭감할 수 있어, 레이아웃 설계의 자유도가 넓어짐과 함께 메모리 어레이 면적을 저감하여, 저비용화를 실현할 수 있다.
또한, 선택 게이트 전극을 리세스시키는 방법에 의해, 선택 게이트 전극의 게이트 길이가 포토리소그래피의 하한을 넘어 미세화할 수 있기 때문에, 온 전류를 증가시켜, 고속 동작을 실현할 수 있다. 또, 선택 게이트 전극 측벽을 수직에 가까운 형상으로 가공할 수 있는 것에 의해, ONO막의 이온 주입 손상을 저감하여, 전하 유지 특성을 향상할 수 있다.
이상의 효과를 정합하는 것에 의해, 고속 동작이 가능하고, 또한 전하 유지 특성이 우수한 스플리트 게이트형 셀 구조를 이용한 MONOS형 불휘발 메모리를 실현할 수 있기 때문에, 불휘발성 메모리를 혼재한 조립형 마이크로컴퓨터의 성능 향상과 제조 비용 저감이 가능하게 된다.
<산업상의 이용 가능성>
본 발명은, 마이크로컴퓨터로 대표되는 논리 연산 기능을 갖는 반도체 장치와 동일 기판 상에 불휘발성 반도체 기억 장치를 탑재하는 반도체 장치에 적용하기에 유용한 것이다.
도 1은 본 발명의 제1 실시예인, 선택 게이트 측벽의 테이퍼 제어와 리세스를 도입한 메모리 셀의 단면도.
도 2는 종래의 메모리 셀의 일례를 도시하는 단면도.
도 3은 본 발명의 제1 실시예인, 선택 게이트 측벽을 테이퍼 제어한 메모리 셀의 단면도.
도 4는 본 발명의 다른 실시예인, 선택 게이트 측벽을 리세스시킨 메모리 셀의 단면도.
도 5는 본 발명의 다른 실시예인 메모리 어레이의 평면도.
도 6은 본 발명의 다른 실시예인 메모리 셀의 제조 공정을 상세히 설명하는 단면도.
도 7은 본 발명의 다른 실시예인 메모리 셀의 제조 공정을 상세히 설명하는 단면도.
도 8은 본 발명의 다른 실시예인 메모리 셀의 제조 공정을 상세히 설명하는 단면도.
도 9는 본 발명의 다른 실시예인 메모리 셀의 제조 공정을 상세히 설명하는 단면도.
도 10은 본 발명의 다른 실시예인 메모리 셀의 제조 공정을 상세히 설명하는 단면도.
도 11은 본 발명의 다른 실시예인 메모리 셀의 제조 공정을 상세히 설명하는 단면도.
도 12는 본 발명의 다른 실시예인 메모리 셀의 제조 공정을 상세히 설명하는 단면도.
도 13은 본 발명의 다른 실시예인 메모리 셀의 제조 공정을 상세히 설명하는 단면도.
도 14는 본 발명의 다른 실시예인 메모리 셀의 제조 공정을 상세히 설명하는 단면도.
도 15는 본 발명의 다른 실시예인 메모리 셀의 제조 공정을 상세히 설명하는 단면도.
도 16은 본 발명의 다른 실시예인 메모리 셀의 제조 공정을 상세히 설명하는 단면도.
도 17은 본 발명의 다른 실시예인 메모리 셀에서, 테이퍼를 형성한 선택 게이트 측벽 코너부의 확대도.
도 18은 본 발명의 다른 실시예인 메모리 셀에서, 테이퍼를 형성한 선택 게이트 측벽 코너부의 확대도.
도 19는 본 발명의 다른 실시예인 메모리 셀에서, 테이퍼를 형성한 선택 게이트 측벽 코너부의 확대도.
도 20은 본 발명의 다른 실시예인 선택 게이트 측벽을 리세스시킨 메모리 셀의 제조 공정을 설명하는 단면도.
도 21은 본 발명의 다른 실시예인 선택 게이트 측벽을 리세스시킨 메모리 셀의 제조 공정을 설명하는 단면도.
도 22는 본 발명의 다른 실시예인 선택 게이트 측벽을 테이퍼 제어한 메모리 셀의 단면도.
도 23은 본 발명의 다른 실시예인 선택 게이트와 자기 정합 게이트 전극에 단차를 형성한 메모리 셀의 단면도.
도 24는 본 발명의 다른 실시예인 선택 게이트와 자기 정합 게이트 전극에 단차를 형성한 메모리 셀의 단면도.
도 25는 본 발명의 다른 실시예인 선택 게이트 측벽과 자기 정합 게이트 전극 측벽 사이에 스페이서를 마련한 메모리 셀의 단면도.
도 26은 본 발명의 다른 실시예인 선택 게이트 상부에 메모리 게이트가 탑재한 구조를 특징으로 하는 메모리 셀의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 자기 정합 게이트 전극
11 : 보텀 산화막
12, 48 : 질화 규소막
13 : 톱 산화막
14 : 코너부
15 : 선택 게이트 전극
16, 17 : 산화 규소막의 사이드월
18 : 자기 정합 게이트 전극 실리사이드부
19 : 고농도 확산층 실리사이드부
20 : 전하 축적막을 퇴적하는 코너부의 각도
21 : 리세스량
22 : 경사 각도의 불연속
23 : 확산층
24 : 톱 산화막의 코너부의 테이퍼의 불연속부로 되는 부분의 막 두께
25 : 톱 산화막의 평탄부에서의 막 두께
30 : 소스선
31 : 선택 게이트선
32 : 워드선
33 : 소자 분리 영역
34 : 비트선
35 : 컨택트부
40 : 게이트 절연막
41, 43 : 다결정 실리콘
42 : 캡 산화막
44 : 다결정 실리콘의 사이드월
45 : 산화 규소막
46 : 고농도 확산층 드레인
47 : 고농도 확산층 소스
49 : PSG막
50 : 플라즈마 CVD 산화 규소막
51 : 컨택트
52 : 질화 티탄
53 : 텅스텐
60 : 증속 산화부
61 : 드라이 에칭 후의 선택 게이트 측벽 테이퍼각
62 : 버즈빅
63 : 측벽이 가장 게이트 전극 내측에 도달한 부분
64 : 선택 게이트 상부의 캡 산화막
65 : 선택 게이트 전극 상부
66 : 선택 게이트 전극과 자기 정합 전극의 단차
67, 68 : 미니 스페이서
69 : 게이트 전극 사이 스페이서
70 : 스페이서의 코너부
71 : 메모리 게이트 전극

Claims (21)

  1. (a) 반도체 기판의 주면에 제1 절연막을 형성하고, 게이트 전극 최하부의 측벽면과 상기 반도체 기판의 주면에 의해 형성되는, 상기 게이트 전극을 포함하지 않는 측의 테이퍼각이 95도 이상, 180도 미만이 되도록, 상기 제1 절연막 상에 제1 게이트 전극을 형성하는 공정과,
    (b) 상기 제1 게이트 전극의 측벽에 제2 절연막을 형성하고, 상기 제1 게이트 전극 양측의 상기 반도체 기판 표면에 제3 절연막을 형성하는 공정과,
    (c) 상기 제2 절연막 및 상기 제3 절연막 상에 제4 절연막을 형성하는 공정과,
    (d) 상기 제4 절연막 상에 제5 절연막을 형성하는 공정과,
    (e) 상기 제2∼제5 절연막을 개재하여, 상기 제1 게이트 전극의 측벽 및 상기 제1 게이트 전극의 편측 또는 양측의 상기 반도체 표면에 대향하는 위치에 도전성 재료로 이루어지는 제2 게이트 전극을 형성하는 공정
    을 포함하는 불휘발성 반도체 기억 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 테이퍼각은 95도 이상 150도 미만인 불휘발성 반도체 기억 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제2 절연막은 드라이 산화법 또는 ISSG 산화법에 의해 형성하는 불휘발성 반도체 기억 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 테이퍼각은 100도 이상, 180도 미만인 불휘발성 반도체 기억 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 테이퍼각은 100도 이상 150도 미만인 불휘발성 반도체 기억 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제2 절연막은 웨트 산화법에 의해 형성하는 불휘발성 반도체 기억 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 제4 절연막이 형성하는 테이퍼각은 95도 이상, 180도 미만인 불휘발성 반도체 기억 장치의 제조 방법.
  8. (a) 반도체 기판의 주면에 제1 절연막을 형성하고, 상기 제1 절연막 상에 제1 반도체층을 형성하며, 상기 제1 반도체층상에 캡 절연막을 형성하는 공정과,
    (b) 상기 캡 절연막을 패터닝하는 공정과,
    (c) 상기 캡 절연막을 마스크로 하여 상기 제1 반도체층을 상기 캡 절연막의 단부에 대하여 리세스시키는 것에 의해, 제1 게이트 전극을 형성하는 공정과,
    (d) 상기 제1 게이트 전극의 측벽에 제2 절연막을 형성하고, 상기 제1 게이트 전극의 양측의 반도체 기판 표면에 제3 절연막을 형성하는 공정과,
    (e) 상기 제2 절연막 및 상기 제3 절연막 상에 제4 절연막을 형성하는 공정과,
    (f) 상기 제4 절연막 상에 제5 절연막을 형성하는 공정과,
    (g) 상기 제2∼제5 절연막을 개재하여, 상기 제1 게이트 전극의 측벽 및 상기 제1 게이트 전극의 편측 또는 양측의 상기 반도체 기판 표면에 대향하는 위치에, 도전성 재료로 이루어지는 제2 게이트 전극을 자기 정합적으로 형성하는 공정과,
    (h) 상기 제2 게이트 전극의 측면에 제6 절연막을 자기 정합적으로 형성하고, 상기 제1 게이트 전극 표면과 상기 제2 게이트 전극 표면과 상기 반도체 기판 표면의 일부를 실리사이드화하는 공정을 포함하고,
    상기 (c) 공정에서 상기 제1 반도체층을 리세스시키는 양은, 상기 제2 게이트 전극의 게이트 길이의 3분의 1 이상인 불휘발성 반도체 기억 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 (c) 공정에 있어서, 상기 제2 게이트 전극을 그 게이트 길이의 3분의 1 이상, 게이트 길이이하 리세스시키는 불휘발성 반도체 기억 장치의 제조 방법.
  10. (a) 반도체 기판의 주면에 제1 절연막을 형성하고, 상기 제1 절연막 상에 제1 게이트 전극을 형성하는 공정과,
    (b) 상기 제1 게이트 전극의 측벽과 상기 제1 게이트 전극의 편측 또는 양측의 상기 반도체 기판의 표면에 접하는 위치에 스페이서를 형성할 때에, 상기 제1 게이트 전극에 접하지 않는 측면의 최하부를 라운딩 형상으로 하는 공정과,
    (c) 상기 스페이서 상에 제2 절연막을 형성하고, 상기 제1 게이트 전극의 양측의 상기 반도체 기판 표면에 제3 절연막을 형성하는 공정과,
    (d) 상기 제2 절연막과 상기 제3 절연막 상에 제4 절연막을 형성하는 공정과,
    (e) 상기 제4 절연막 상에 제5 절연막을 형성하는 공정과,
    (f) 상기 스페이서 및 상기 제2 절연막∼상기 제5 절연막을 개재하여, 상기 제1 게이트 전극의 측벽 및 상기 게이트 전극의 양측의 상기 반도체 기판 표면에 대향하는 위치에 도전성 재료로 이루어지는 제2 게이트 전극을 형성하는 공정
    을 포함하는 불휘발성 반도체 기억 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 제1 게이트 전극의 상단과 상기 제2 게이트 전극의 상단과의 단차가, 상기 반도체 기판의 주면에 수직인 방향으로 20㎚ 이상으로 되도록, 상기 제2 게이트 전극을 형성하는 불휘발성 반도체 기억 장치의 제조 방법.
  12. 제1항에 있어서,
    상기 제5 절연막은 ISSG 산화법에 의해 형성하는 불휘발성 반도체 기억 장치의 제조 방법.
  13. 제1항에 있어서,
    상기 제4 절연막은 CVD법에 의해 형성하는 불휘발성 반도체 기억 장치의 제조 방법.
  14. 제1항에 있어서,
    상기 제4 절연막은 질화 규소막인 불휘발성 반도체 기억 장치의 제조 방법.
  15. 반도체 기판의 주면에,
    제1 절연막 및 상기 제1 절연막 상에 형성된 제1 게이트 전극과,
    상기 제1 게이트 전극의 측벽과 상기 반도체 기판의 주면이 형성하는 제1 코너부와,
    상기 제1 게이트 전극의 측벽 및 상기 제1 게이트 전극의 편측 또는 양측의 상기 반도체 기판의 주면에 형성된 제2 절연막과,
    상기 제1 코너부의 상기 제2 절연막 상에 형성된 제3 절연막과,
    상기 제1 코너부의 상기 제3 절연막 상에 형성된 제4 절연막과,
    상기 제2 절연막∼제4 절연막을 개재하여, 상기 제1 게이트 전극의 측벽과 상기 제1 게이트 전극의 편측도 또는 양측의 상기 반도체 기판의 주면의 대향하는 위치에 형성된 제2 게이트 전극을 갖고,
    상기 제4 절연막이 형성하는 상기 제1 게이트 전극을 포함하지 않는 측의 테이퍼각은 95도 이상, 180도 미만이고,
    상기 제4 절연막의 상기 코너부의 테이퍼의 불연속부로 되는 부분의 막 두께는 상기 제4 절연막의 평탄부의 막 두께의 8할 이상인 불휘발성 반도체 기억 장치.
  16. 제15항에 있어서,
    상기 제5 절연막이 형성하는 테이퍼각은 95도 이상, 150도 미만인 불휘발성 반도체 기억 장치.
  17. 반도체 기판의 주면에,
    제1 절연막 및 상기 제1 절연막 상에 형성된 제1 게이트 전극과,
    상기 제1 게이트 전극의 측벽 및 상기 제1 게이트 전극의 편측 또는 양측의 상기 반도체 기판의 주면에 형성된 제2 절연막과,
    상기 제2 절연막 상에 형성된 제3 절연막과,
    상기 제3 절연막 상에 형성된 제4 절연막과,
    상기 제2 절연막∼제4 절연막을 개재하여, 상기 제1 게이트 전극의 측벽과 상기 제1 게이트 전극의 양단의 상기 반도체 기판의 주면의 대향하는 위치에 자기 정합적으로 형성된 제2 게이트 전극과,
    상기 제2 게이트 전극의 상기 제4 절연막이 형성되어 있는 반대측의 측면에 자기 정합적으로 형성된 제5 절연막을 갖고,
    상기 제2 게이트 전극은 상기 제5 절연막측의 측면에 경사 각도의 불연속부를 갖는 불휘발성 반도체 기억 장치.
  18. 제17항에 있어서,
    상기 제1 게이트 전극은 상기 제1 게이트 전극의 최상부의 단부에 대하여, 상기 제2 게이트 전극의 게이트 길이의 3분의 1이상, 게이트 길이이하 리세스하고 있는 불휘발성 반도체 기억 장치.
  19. 반도체 기판의 주면에,
    제1 절연막 및 상기 제1 절연막 상에 형성된 제1 게이트 전극과,
    상기 제1 게이트 전극의 측면과 상기 제1 게이트 전극의 편측 또는 양측의 상기 반도체 기판 표면에 접하는 위치에 형성된 스페이서와,
    상기 스페이서 상에 형성된 제2 절연막과,
    상기 제1 게이트 전극의 양측의 상기 반도체 기판 표면에 형성된 제3 절연막과,
    상기 제2 절연막 상과 상기 제3 절연막 위에 형성된 제4 절연막과,
    상기 제4 절연막 상에 형성된 제5 절연막과,
    상기 스페이서 및 상기 제2 절연막∼상기 제5 절연막을 개재하여, 상기 제1 게이트 전극의 측벽 및 상기 제1 게이트 전극의 편측 또는 양측의 상기 반도체 기판 표면에 대향하는 위치에 형성된 도전성 재료로 이루어지는 제2 게이트 전극을 갖고,
    상기 스페이서는 상기 제1 게이트 전극에 접하지 않는 측면의 최하부에 라운딩 형상을 구비하고,
    상기 제5 절연막의 상기 코너부에 있어서의 상기 제5 절연막의 막 두께는, 상기 제5 절연막의 평탄부의 막 두께의 8할 이상인 불휘발성 반도체 기억 장치.
  20. 제15항에 있어서,
    상기 제1 게이트 전극의 상단과 상기 제2 게이트 전극의 상단과의 단차는, 상기 반도체 기판의 주면에 수직인 방향으로 20㎚ 이상인 불휘발성 반도체 기억 장치.
  21. 제15항에 있어서,
    상기 제4 절연막은 질화 규소막인 불휘발성 반도체 기억 장치.
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