JPH08316348A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH08316348A
JPH08316348A JP8051950A JP5195096A JPH08316348A JP H08316348 A JPH08316348 A JP H08316348A JP 8051950 A JP8051950 A JP 8051950A JP 5195096 A JP5195096 A JP 5195096A JP H08316348 A JPH08316348 A JP H08316348A
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film
gate electrode
conductive layer
substrate
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Shigehiko Saida
繁彦 齋田
Yoshio Ozawa
良夫 小澤
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Toshiba Corp
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    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure

Abstract

(57)【要約】 【目的】微細化が進んでも、カップリング比のセル間の
ばらつきの増加を抑制できるＥＥＰＲＯＭを提供するこ
と。 【構成】ｐ型シリコン基板１１上にゲート絶縁膜１４を
介して形成された浮遊ゲート電極１５と、この浮遊ゲー
ト電極１５上にゲート電極間絶縁膜１６を介して形成さ
れた制御ゲート電極１７とを備え、浮遊ゲート電極１５
に対向する部分のゲート絶縁膜１４の形状と、浮遊ゲー
ト電極１５に対向する部分のゲート電極間絶縁膜１６の
形状が自己性整合的に決定されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、素子間の容量ばら
つきの低減技術に特徴がある半導体装置およびその製造
方法に関する。
【０００２】
【従来の技術】従来より、情報処理装置の記憶装置とし
て、磁気ディスク装置が広く用いられている。しかし、
磁気ディスク装置は、高度に精密な機械的駆動機構を有
するので衝撃に弱く、また、機械的に記憶媒体にアクセ
スするので高速なアクセスができない等の欠点がある。
【０００３】そこで、近年、情報処理装置の記憶装置と
して、半導体記憶装置の開発が進められている。半導体
記憶装置は、機械的駆動部分有しないので衝撃に強く、
高速なアクセスが可能である。
【０００４】ところで、近年の半導体技術の進歩、特に
微細加工技術の進歩により、メモリセルの微細化、つま
り、半導体記憶装置の高集積化が急速に進められ、これ
により、加工ばらつき、リソグラフィー時のあわせずれ
等に起因するメモリセル間の形状（面積）のばらつきの
問題が顕在化している。
【０００５】特に、２重ゲート構造（浮遊ゲート／制御
ゲート）セルを有するＥＥＰＲＯＭ等の不揮発性半導体
記憶装置にあっては、半導体基板と浮遊ゲート電極との
間のゲート絶縁膜の静電容量Ｃ1 と、浮遊ゲート電極と
制御ゲート電極との間の絶縁膜（以下、ゲート電極間絶
縁膜という）の静電容量Ｃ2 との容量結合比Ｃ2 ／（Ｃ
1 ＋Ｃ2 ）（以下、単にカップリング比という）のメモ
リセル間でのバラツキが問題となっている。
【０００６】図１９に示すように、ＬＯＣＯＳ法により
素子分離絶縁膜６０２を形成したメモリセルでは、基板
６０１表面のゲート絶縁膜（トンネル酸化膜）６００の
形状（面積）は、素子分離幅Ｗによって決定されるのに
対し、ゲート電極間絶縁膜６０４の形状（面積）は、浮
遊ゲート電極６０３の幅Ｌや浮遊ゲート電極膜６０３の
厚さｄなどによって決定される。
【０００７】したがって、ＬＯＣＯＳ法により素子分離
を行なったメモリセルの場合には、ゲート絶縁膜６００
の形状（面積）、ゲート電極間絶縁膜６０４の形状（面
積）は、それぞれ、別々の要因で決定されるので、メモ
リセル間でのカップリング比のばらつきは大きくなる。
【０００８】一方、図２０に示すように、埋込み素子分
離法により素子分離を行なったメモリセルの場合でも、
ゲート絶縁膜６００の形状（面積）とゲート電極間絶縁
膜６０４の形状（面積）は別々の要因で決定されている
ので、メモリセル間でのカップリング比のばらつきは大
きくなる。
【０００９】このようにメモリセル間にゲート絶縁膜の
形状（面積）とゲート電極間絶縁膜の形状（面積）のば
らつきがあると、制御ゲート電極に電圧を印加したとき
にゲート絶縁膜に印加される電界にばらつきが生じるの
で、書き込み・消去時に流れるトンネル電流の値もメモ
リセル間でばらつくことになる。この結果、メモリセル
間で書き込み・消去特性がばらつき、誤動作という問題
が生じる。
【００１０】図２１は、従来（特願平６−１５０２４
１）の他のメモリセル構造を示す断面図である。これ
は、浮遊ゲート電極６１３、素子分離絶縁膜６１４が埋
め込まれる基板６１１表面の溝が自己整合的に形成さ
れ、セル占有面積を小さくできるというものである。
【００１１】しかしながら、カップリング比を大きくす
るために、浮遊ゲート電極６１３の側壁長ｌ（溝より上
の部分の厚さ）を長くしてゲート電極間絶縁膜６１５の
面積を大きくしようとすると、浮遊ゲート電極６１３の
高さ（溝内の厚さ＋溝より上の部分の厚さ）の制御や、
浮遊ゲート電極６１３と素子分離絶縁膜６１４との重な
り部分の長さの制御が困難になる。
【００１２】したがって、メモリセル間で浮遊ゲート電
極６１３の側壁長ｌのばらつきが大きくなり、この場合
も、メカップリング比のばらつきが増大し、メモリセル
間で書き込み・消去特性がばらつき、誤動作という問題
が生じる。
【００１３】さらに、通常の方法で、上記メモリセル構
造に対して、ゲート電極間絶縁膜６１５を形成すると、
素子分離用絶縁膜６１４との境界部分のゲート電極間絶
縁膜６１５の平均的厚さｄ2 が、ゲート電極間絶縁膜６
１５の平均的な厚さｄ1 よりも薄くなるので、浮遊ゲー
ト電極６１３の側壁長ｌのばらつきに起因したカップリ
ング比のばらつきは増幅される。
【００１４】厚さｄ2 が薄くなるのは、微細化により溝
が細くなり、浮遊ゲート電極間の距離が短くなるので、
浮遊ゲート電極６１３の露出面と素子分離用絶縁膜６１
５の表面との境界部分に、ゲート電極間絶縁膜６１５を
形成するための酸化剤や堆積種が供給され難くなるから
である。
【００１５】したがって、浮遊ゲート電極６１３の側壁
長ｌが長いほど、厚さｄ2 の薄膜化は顕著になり、カッ
プリング比のばらつきは増幅されることになる。
【００１６】上述したような寸法ばらつきに起因した問
題は、他の半導体集積装置でも起こる。
【００１７】例えば、図２２に示すような、いわゆる凸
型ＭＯＳトランジスタを複数有する半導体集積装置の場
合には、上記メモリセル構造の場合と同様の理由で、凸
型ＭＯＳトランジスタのチャネル幅ｗがばらつき、ゲー
ト酸化膜６１７を介して対向する基板６１１表面の凸状
の活性層とゲート電極６１８との対向面積がばらつく。
その結果、凸型ＭＯＳトランジスタ間のゲート部の容量
がばらつき、凸型ＭＯＳトランジスタ間の電流駆動特性
がばらつくという問題が生じる。なお、図２２はゲート
長方向に平行な断面図である。
【００１８】また、図２３に示すような、いわゆる基板
埋め込み型キャパシタを複数有する半導体集積装置の場
合、溝の深さｄの制御が困難であるため、キャパシタ絶
縁膜６１９を介して対向する基板６１１とキャパシタ電
極６２０との対向面積がばらつき、キャパシタ間の容量
がばらつくという問題が生じる。
【００１９】
【発明が解決しようとする課題】上述の如く、従来のＥ
ＥＰＲＯＭや、凸型ＭＯＳトランジスタを複数有する半
導体装置や、基板埋め込み型キャパシタを複数有する半
導体装置にあっては、微細化に伴って、素子間の容量の
ばらつきが大きくなるという問題があった。
【００２０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、微細化が進んでも、複
数のキャパシタ等の容量部を有する半導体装置におい
て、容量のばらつきを小さく抑えることができる半導体
装置およびその製造方法を提供することにある。
【００２１】
【課題を解決するための手段】
［概要］上記目的を達成するために、本発明に係る半導
体装置（請求項１）は、絶縁膜を挟んで対向する第１お
よび第２の導電層からなる容量部を複数有し、各容量部
は、その絶縁膜の一部が該絶縁膜の他の部分よりも単位
面積当たりの容量が小さく、かつ各容量部の前記単位面
積当たりの容量が小さい部分以外の前記絶縁膜を介して
対向する前記第１の導電層と前記第２の導電層との対向
面積を資料とする標準偏差が、各容量部の全ての前記絶
縁膜を介して対向する前記第１の導電層と前記第２の導
電層との対向面積を資料とする標準偏差よりも小さいこ
とを特徴とする。
【００２２】また、本発明に係る他の半導体装置（請求
項２）は、半導体基板と、この半導体基板上に形成さ
れ、凸部および凹部のうち少なくとも一つを有する第１
の導電層と、この第１の導電層の前記凸部および凹部の
うち少なくとも一つの表面に形成された絶縁膜と、この
絶縁膜を介して前記第１の導電層の前記凸部および凹部
のうち少なくとも一つに対向して形成された第２の導電
層とから構成される容量部とを備え、前記第１の導電層
は第１層およびこの第１層上に形成された第２層とから
なり、前記絶縁膜は、前記容量部の容量を実質的に決定
する第１の単位面積当りの容量を有する第１領域と、こ
の第１領域の第１の単位面積当たりの容量よりも小さな
第２の単位面積当りの容量を有する第２領域とからな
り、この第２領域は、前記凸部および凹部のうち少なく
とも一つを形成する前記第１の導電層の前記第１層表面
に形成されたことを特徴とする。
【００２３】この半導体装置（請求項２）においては、
以下の態様が好ましい。
【００２４】すなわち、新たに絶縁膜が前記第１の導電
層の前記凸部のまわりに埋め込まれ、上記絶縁膜の上面
の端部が前記第１の導電層の前記第１層表面と接してお
り、前記絶縁膜の前記第２領域は、かかる埋め込まれた
絶縁膜の上面よりも上に形成されていることが好まし
い。
【００２５】また、前記凹部の底面は前記第１の導電層
内に位置するようにすることが好ましい。
【００２６】さらにまた、前記半導体基板は基板そのも
のでも良いし、当該基板上にエピタキシャル法若しくは
ＣＶＤ法等により成長させた膜であっても良い。
【００２７】上記半導体装置（請求項１）のより具体的
な態様としては、基板上に複数の凸部および凹部の少な
くとも一方を形成する第１の導電層と、この第１の導電
層からなる複数の凸部の表面もしくは凹部の内面にそれ
ぞれ形成された絶縁膜、または前記第１の導電層からな
る複数の凸部の表面および凹部の内面にそれぞれ形成さ
れた絶縁膜と、これら絶縁膜を介して前記複数の凸部の
表面もしくは凹部の内面、または前記複数の凸部の表面
および凹部の内面にそれぞれ対向する第２の導電層とか
らなる複数の容量部を備えた半導体装置において、各容
量部について、前記基板側の前記絶縁膜の単位面積当た
りの容量が、前記基板側以外の部分のそれより小さく、
かつ各容量部の前記基板側以外の前記絶縁膜を介して対
向する前記第１の導電層と前記第２の導電層との対向面
積を資料とする標準偏差が、各容量部の全ての前記絶縁
膜を介して対向する前記第１の導電層と前記第２の導電
層との対向面積を資料とする標準偏差よりも小さくなっ
ているものである。
【００２８】また、本発明に係る他の半導体装置（請求
項３）は、上記半導体装置（請求項１，２）において、
前記容量部が不揮発性半導体記憶セルのものであり、前
記第１の導電層が浮遊ゲート電極、前記絶縁膜がこの浮
遊ゲート電極の上面および１対の側面に形成されたゲー
ト電極間絶縁膜、前記第２の導電層がこのゲート電極間
絶縁膜上に形成された制御ゲート電極であることを特徴
とする。
【００２９】不揮発性半導体記憶セルは、例えば、ＥＥ
ＰＲＯＭセルである。
【００３０】また、本発明に係る他の半導体装置（請求
項４）は、上記半導体装置（請求項１，２）において、
前記容量部が凸型ＭＯＳトランジスタのものであり、前
記第１の導電層がその対向する側面にそれぞれチャネル
が形成された凸型活性層、前記絶縁膜がこの凸型活性層
のゲート幅方向の表面に形成されたゲート絶縁膜、前記
第２の導電層がこのゲート絶縁膜上に形成されたゲート
電極であることを特徴とする。
【００３１】また、本発明に係る他の半導体装置（請求
項５）は、上記半導体装置（請求項１，２）において、
前記容量部が埋め込み型キャパシタのものであり、前記
第１の導電層が表面に凹部を有する導電層からなる第１
のキャパシタ電極、前記第２の導電層が前記凹部を充填
する第２のキャパシタ電極、前記絶縁膜が前記凹部の内
面に形成され、前記第１のキャパシタ電極と前記第２の
キャパシタ電極とで挟まれたキャパシタ絶縁膜であるこ
とを特徴とする。
【００３２】また、本発明に係る他の半導体装置（請求
項６）は、上記半導体装置（請求項１，２）において、
前記単位面積当りの容量が小さい部分の絶縁膜の膜厚
が、他の部分のそれよりも大きいか、または前記単位面
積当りの容量が小さい部分の絶縁膜の誘電率が、他の部
分のそれよりも小さいことを特徴とする。
【００３３】さらに、前記単位面積当りの容量が小さい
部分の絶縁膜の膜厚がより大きく、かつ誘電率がより小
さくても良い。
【００３４】また、本発明に係る他の半導体装置（請求
項７）は、半導体基板上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成された浮遊ゲート電極と、こ
の浮遊ゲート電極上に形成されたゲート電極間絶縁膜
と、このゲート電極間絶縁膜上に形成され、前記浮遊ゲ
ート電極と対向する前記半導体基板の表面にチャネル領
域を誘起するとともに、前記浮遊ゲート電極内の電荷量
を制御する制御ゲート電極とを備えてなり、前記浮遊ゲ
ート電極が、前記ゲート絶縁膜から前記ゲート電極間絶
縁膜に向かって間隔が（好ましくは直線的に）広くなる
少なくとも１対の対向面を有することを特徴とする。
【００３５】この半導体装置（請求項７）の好ましい製
造方法は以下の通りである。
【００３６】すなわち、まず、半導体基板上にゲート絶
縁膜となる第１の絶縁膜、浮遊ゲート電極となる第１の
導電膜を順次形成し、次いで前記第１の導電膜、前記第
１の絶縁膜および前記半導体基板を同一マスク形状で順
次エッチングしてテーパ状の素子分離溝を形成し、次い
で前記素子分離溝内に素子分離埋込み絶縁膜を形成し、
表面を平坦化した後、平坦面上にゲート電極間絶縁膜と
なる第２の絶縁膜、制御ゲート電極となる第２の導電膜
を順次形成し、最後に、前記第２の導電膜、第２の絶縁
膜および前記第１の導電膜を同一マスク形状で順次エッ
チングして制御ゲート電極および浮遊ゲート電極を形成
する。
【００３７】ここで、同一マスク形状で順次エッチング
するとは、同一マスクで積層膜を順次エッチングするこ
とあるいはマスクを用いて積層膜の一番上の膜をエッチ
ングした後、前記マスクを除去して該マスクが転写され
た上記一番上の膜をマスクとして下の膜をエッチングす
ることをいう。後者の場合、マスクとして用いられるも
のは物理的に異なるものであるが、マスク形状は同じで
ある。
【００３８】また、本発明に係る半導体装置の製造方法
（請求項８）は、基板上に第１の導電層を形成した後、
この第１の導電層を加工して前記基板上に複数の凸部お
よび凹部の少なくとも一方を形成する工程と、前記第１
の導電層からなる複数の凸部の表面および凹部の内面の
少なくとも一方において、前記基板側の部分が他の部分
よりも不純物濃度が高くなるように、不純物を導入する
工程と、前記複数の凸部の表面もしくは凹部の内面を酸
化して該面にそれぞれ前記基板側の部分が他の部分より
も厚い絶縁膜、または前記複数の凸部の表面および凹部
の内面を酸化して該面にそれぞれ前記基板側の部分が他
の部分よりも厚い絶縁膜を形成する工程と、これら絶縁
膜を介して前記複数の凸部の表面もしくは凹部の内面、
または前記複数の凸部の表面および凹部の内面にそれぞ
れ対向する第２の導電層を形成する工程とを有すること
を特徴とする。
【００３９】ここで、上記不純物の導入は、基板上に第
１の導電層を形成する際に行なっても良し、第１の導電
層を加工した後に行なっても良い。
【００４０】また、本発明に係る他の半導体装置の製造
方法（請求項９）は、基板上に第１の導電層を形成した
後、この第１の導電層を加工して前記基板上に複数の凸
部および凹部の少なくとも一方を形成する工程と、窒素
を含むガスを前記第１の導電層が形成された領域に供給
して、前記第１の導電層からなる複数の凸部の表面およ
び凹部の内面の少なくとも一方を、前記基板側の部分が
他の部分よりも平均窒素濃度が低くなるように窒化する
工程と、前記複数の凸部の表面もしくは凹部の内面を酸
化して該面にそれぞれ前記基板側の部分が他の部分より
も厚い絶縁膜、または前記複数の凸部の表面および凹部
の内面を酸化して該面にそれぞれ前記基板側の部分が他
の部分よりも厚い絶縁膜を形成する工程と、これら絶縁
膜を介して前記複数の凸部の表面もしくは凹部の内面、
または前記複数の凸部の表面および凹部の内面にそれぞ
れ対向する第２の導電層を形成する工程とを有すること
を特徴とする。
【００４１】ここで、上記のようにして誘電率を変える
ことは以下の工程を含む製造方法により実現できる。
【００４２】すなわち、半導体基板上にゲート絶縁膜と
なる第１の絶縁膜、浮遊ゲート電極となる第１の導電
膜、浮遊ゲート電極となる第２の導電膜を順次形成する
工程と（ここで、前記第１、第２の導電膜を酸化した際
に、前記第１の導電膜の構成材料の酸化物よりも、前記
第２の構成材料の酸化物または化合物のほうが、誘電率
が大きくなるように、不純物としての少なくとも一つ以
上の元素を前記第２の導電膜中を導入しておく）、前記
第２の導電膜、前記第１の導電膜、前記第１の絶縁膜、
前記半導体基板を順次エッチングし、素子分離溝を形成
する工程と、前記素子分離溝内を前記第１の導電膜の途
中の深さまで素子分離埋込み絶縁膜により充填する工程
と、前記第１の導電膜および前記第２の導電膜の露出面
を酸化し、前記素子分離埋込み絶縁膜との境界部分の誘
電率が他の部分のそれより小さいゲート電極間絶縁膜と
なる第２の絶縁膜を形成する工程と、この第２の絶縁膜
上に制御ゲート電極となる第３の導電膜を形成する工程
とを含む製造方法により実現する。
【００４３】または、半導体基板上にゲート絶縁膜とな
る第１の絶縁膜、浮遊ゲート電極となる第１の導電膜、
浮遊ゲート電極となる第２の導電膜を順次形成する工程
と（ここで、前記第１、第２の導電膜を酸化した際に、
前記第１の導電膜の構成材料の酸化物よりも、前記第２
の構成材料の酸化物または化合物のほうが、誘電率が大
きくなるように、不純物としての少なくとも一つ以上の
元素（弗素を除く）および弗素の少なくとも一方を前記
第１の導電膜中を導入しておく）、前記第２の導電膜、
前記第１の導電膜、前記第１の絶縁膜、前記半導体基板
を順次エッチングし、素子分離溝を形成する工程と、前
記素子分離溝内を前記第１の導電膜の途中の深さまで素
子分離埋込み絶縁膜により充填する工程と、前記第１の
導電膜および前記第２の導電膜の露出面を酸化し、前記
素子分離埋込み絶縁膜との境界部分の誘電率が他の部分
のそれより小さいゲート電極間絶縁膜となる第２の絶縁
膜を形成する工程と、この第２の絶縁膜上に制御ゲート
電極となる第３の導電膜を形成する工程とを含む製造方
法により実現する。
【００４４】または、半導体基板上に下部電極となる第
１の導電膜、下部電極となる第２の導電膜を順次形成す
る工程と（ここで、前記第１、第２の導電膜を酸化した
際に、前記第１の導電膜の構成材料の酸化物よりも、前
記第２の構成材料の酸化物または化合物のほうが、誘電
率が大きくなるように、不純物としての少なくとも一つ
以上の元素を前記第２の導電膜中を導入しておく）、前
記第２の導電膜、前記第１の導電膜を順次エッチング
し、素子分離溝を形成する工程と、前記素子分離溝内を
前記第１の導電膜の途中の深さまで素子分離埋込み絶縁
膜により充填する工程と、前記第１の導電膜および前記
第２の導電膜の露出面を酸化し、前記素子分離埋込み絶
縁膜との境界部分の誘電率が他の部分のそれより小さい
絶縁膜を形成する工程と、この絶縁膜上に上部電極とな
る第３の導電膜を形成する工程とを含む製造方法により
実現する。
【００４５】または、半導体基板上に下部電極となる第
１の導電膜、下部電極となる第２の導電膜を順次形成す
る工程と（ここで、前記第１、第２の導電膜を酸化した
際に、前記第１の導電膜の構成材料の酸化物よりも、前
記第２の構成材料の酸化物または化合物のほうが、誘電
率が大きくなるように、不純物としての少なくとも一つ
以上の元素（弗素を除く）および弗素の少なくとも一方
を前記第１の導電膜中を導入しておく）、前記第２の導
電膜、前記第１の導電膜を順次エッチングし、素子分離
溝を形成する工程と、前記素子分離溝内を前記第１の導
電膜の途中の深さまで素子分離埋込み絶縁膜により充填
する工程と、前記第１の導電膜および前記第２の導電膜
の露出面を酸化し、前記素子分離埋込み絶縁膜との境界
部分の誘電率が他の部分のそれより小さい絶縁膜を形成
する工程と、この絶縁膜上に上部電極となる第３の導電
膜を形成する工程とを含む製造方法により実現する。
【００４６】本発明において標準偏差σは次式で定義さ
れる。
【００４７】 上式において、Ｎは半導体装置中に含まれる同種の容量
部の総数、Ａi は資料であるｉ番目の容量部の対向面
積、ＡMEANはＮ個の容量部の対向面積の平均値（＝（Ａ
1 ＋Ａ2 …＋ＡN ）／Ｎ）を示している。
【００４８】ここで、実際の半導体装置においては、Ｎ
が非常に大きく、全ての容量部の対向面積を測定するこ
とは一般には困難である。
【００４９】この場合は、無作為にｎ個（ｎ＜Ｎ）の容
量部を抽出し、その母集団に対して次式に従って標準偏
差σn を計算すると良い。
【００５０】 上式において、Ａmeanは抽出したｎ個の容量部の対向面
積の平均値を示している。
【００５１】この母集団抽出による標準偏差σn の見積
りを正確に行なうには、抽出する数ｎの選びかたが重要
になる。
【００５２】今、対向面積がある値以上平均値からずれ
る確率を考える。Ｎ個の資料からなる母集団におけるお
ける確率をＰ、抽出されたｎ個の資料からなる母集団に
おける確率をｐとし、Ｎ＞＞ｎ＞＞１ならば、｜ｐ−Ｐ
｜＜｛Ｐ（１−Ｐ）／ｎ｝1/2 となる確率は６８．３
％、｜ｐ−Ｐ｜＜２｛Ｐ（１−Ｐ）／ｎ｝1/2 となる確
率は９５．４％となる。
【００５３】例えば、ｎ＝１００の場合、Ｐ＝０．２に
対してｐ＝０．２±０．０４となる確率は６８．３％、
ｐ＝０．２±０．０８となる確率は９５．４となる。し
たがって、１００個以上の容量部を抽出して母集団とす
れば、この母集団における対向面積の分布は、全ての容
量部からなる母集団のそれをほぼ正確に反映することに
なる。
【００５４】［作用］本発明（請求項１〜請求項６）の
如きの容量分布を有する絶縁膜を使用し、かつ本発明
（請求項１〜請求項６）の如きの標準偏差関係を満足す
れば、第１の導電層、絶縁膜および第２の導電層の加工
寸法精度で決まる上記絶縁膜を介して対向する第１の導
電膜と第２の導電膜との対向面積の容量部間のばらつき
よりも、容量の容量部間のばらつきをより小さく抑える
ことができるようになる。
【００５５】図１７に本発明を図２２の従来の凸型ＭＯ
Ｓトランジスタに適用した場合の断面図、図１８に本発
明を図２３の従来の基板埋め込み型キャパシタに適用し
た場合の断面図を示す。
【００５６】図中、６１７ａは単位面積当たりの容量が
大きい部分のゲート絶縁膜、６１７ｂは単位面積当たり
の容量が小さい部分のゲート絶縁膜を示している。ま
た、６１９ａは単位面積当たりの容量が大きい部分のキ
ャパシタ絶縁膜、６１９ｂは単位面積当たりの容量が小
さい部分のキャパシタ絶縁膜を示している。容量の制御
は膜厚または誘電率により行なう。
【００５７】また、本発明（請求項７）の如きの２重ゲ
ート構造セルであれば、ゲート絶縁膜およびゲート電極
間絶縁膜の面積・形状を自己整合的に決定できるので、
例えば、［手段］に記載した望ましい製造方法により、
ゲート絶縁膜の形状とゲート電極間絶縁膜の形状とのば
らつきを小さくでき、メモリセルの微細化が進んでも、
カップリング比のばらつきが大きくならずに済む。
【００５８】これは、第１の導電膜、第１の絶縁膜およ
び半導体基板を同一マスク形状で順次エッチングし、テ
ーパ状の素子分離溝を形成した後、素子分離溝内に素子
分離埋込み絶縁膜を形成し、表面を平坦化すること、な
らびに第２の導電膜、第２の絶縁膜および第１の導電膜
の絶縁膜を同一マスク形状で順次エッチングすること
で、ゲート絶縁膜とゲート電極間絶縁膜が自己整合的に
形成されるからである。
【００５９】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。
【００６０】（第１の実施形態）図１は、第１の実施形
態に係るＮＡＮＤ型のＥＥＰＲＯＭのメモリセルの形成
方法を示す断面図である。図中、右側の断面図は左側の
断面図の矢視Ａ−Ａ´断面図である。
【００６１】まず、図１（ａ）に示すように、ｐ型シリ
コン基板１１（例えば、比抵抗１０Ωｃｍ、結晶面（１
００））の全面に熱酸化法により素子分離絶縁膜１２と
なる例えば厚さ３００ｎｍ程度の厚いシリコン酸化膜を
形成する。
【００６２】次に上記シリコン酸化膜を反応性イオンエ
ッチング法などの異方性エッチング法を用いてエッチン
グして、ｐ型シリコン基板１１に達する垂直側壁を有す
る素子形成領域用の溝１１３を形成するとともに、素子
分離絶縁膜１２を形成する。この後、気相エピタキシャ
ル成長法により選択的に素子形成領域用の溝１３の底部
に素子形成層としてのシリコン層１０を成長させる。ま
た、この気相エピタキシャル成長の工程で、素子形成領
域用の溝１３の形成時の異方性エッチングによりｐ型シ
リコン基板１１に生じたダメージは消滅する。以下、本
実施形態では、シリコン層１０、ｐ型シリコン基板１１
をまとめてシリコン基板１１という。次に図１（ｂ）に
示すように、シリコン基板１１の表面を熱酸化法により
酸化して、ゲート絶縁膜（トンネル酸化膜）１４となる
例えば厚さ１０ｎｍ程度の薄いシリコン酸化膜を形成す
る。
【００６３】次に化学気相成長法（ＣＶＤ法）により浮
遊ゲート電極となる例えば厚さ２００ｎｍ程度の多結晶
シリコン膜１５を形成し、この多結晶シリコン膜１５に
リンを例えば１×１０20ｃｍ-3程度ドーピングした後、
素子分離絶縁膜１２をストッパーにして多結晶シリコン
膜１５を化学的機械的研磨法によりポリッシングし、表
面を平坦化する。この結果、多結晶シリコン膜１５の露
出面はゲート絶縁膜１４と自己整合的に形成される。
【００６４】次に図１（ｃ）に示すように、ゲート電極
間絶縁膜となる積層絶縁膜１６を全面に形成する。
【００６５】すなわち、まず、例えば、厚さ６ｎｍ程度
の第１の薄いシリコン酸化膜を熱酸化法により形成す
る。続いて、この第１の薄いシリコン酸化膜上に厚さ１
２ｎｍ程度の薄いシリコン窒化膜をＣＶＤ法により形成
する。その後、例えば、熱酸化法により上記シリコン窒
化膜の上部を酸化し、例えば、厚さ５ｎｍ程度の第２の
薄いシリコン酸化膜を形成する。
【００６６】この結果、第１の薄いシリコン酸化膜、薄
いシリコン窒化膜、第２の薄いシリコン酸化膜が順次積
層してなる積層絶縁膜１６が形成される。
【００６７】次に全面に制御ゲート電極となる厚さ３０
０ｎｍ程度の多結晶シリコン膜１７をＣＶＤ法により形
成し、この多結晶シリコン膜１７にリンを例えば３×１
０20ｃｍ-3ドーピングする。
【００６８】次に図１（ｄ）に示すように、反応性イオ
ンエッチング法などの異方性エッチング法を用いて、多
結晶シリコン膜１７、積層絶縁膜１６、多結晶シリコン
膜１５を同一マスク形状で順次エッチングして、制御ゲ
ート電極１７、ゲート電極間絶縁膜１６、浮遊ゲート電
極１５を形成する。
【００６９】このとき、ゲート電極間絶縁膜１６はゲー
ト絶縁膜１４に対して自己整合的に形成される。したが
って、浮遊ゲート電極１５と対向する部分のゲート絶縁
膜１４の形状と浮遊ゲート電極１５と対向する部分のゲ
ート電極間絶縁膜１６の形状は等しく、したがって面積
は等しくなる最後に、制御ゲート電極１７をマスクにし
てｎ型不純物をシリコン基板１１にイオン注入し、ｎ型
拡散層領域１８を自己整合的に形成して、ＥＥＰＲＯＭ
のメモリセルが完成する。
【００７０】図２は、本実施形態の方法に従い作製され
たメモリセルのカップリング比のばらつきに起因したし
きい値電圧分布のばらつきを示す図である。この図２か
ら、本実施形態の場合、カップリング比のばらつきが極
めて小さくなっていることが分かる。したがって、本実
施形態によれば、微細化が進むことによるメモリセル間
における書き込み・消去特性のばらつきの増加を効果的
に抑制でき、誤動作を防止できる。
【００７１】図３は、ＬＯＣＯＳ素子分離を用いて作製
された従来のメモリセルのカップリング比のばらつきに
起因したしきい値分布のばらつきを示す図である。この
図３から、本実施形態の場合に比べて、カップリング比
のばらつきがはるかに大きいことが分かる。
【００７２】本実施形態で、メモリセル間のカップリン
グ比のばらつきが小さい理由は、ゲート絶縁膜１４およ
びゲート電極間絶縁膜１６が自己整合的に形成されるの
で、浮遊ゲート電極１５と対向する部分のゲート絶縁膜
１４の面積および浮遊ゲート電極１５と対向する部分の
ゲート電極間絶縁膜１６の面積の比のばらつきが小さく
なるからである。
【００７３】浮遊ゲート電極１５と対向する部分のゲー
ト絶縁膜１４および浮遊ゲート電極１５と対向する部分
のゲート電極間絶縁膜１６の形状は、図１（ａ）の素子
分離絶縁膜を形成する異方性エッチング工程および図１
（ｄ）の制御ゲート電極等を形成する異方性エッチング
工程により自己整合的に決定される。
【００７４】また、本実施形態によれば、ゲート絶縁膜
１４、ゲート電極間絶縁膜１６のみならず、制御ゲート
電極１７、浮遊ゲート電極１５も自己整合的に形成され
るので、リソグラフィーの最少寸法でメモリセルを形成
することができる。
【００７５】なお、上記実施形態では、ゲート電極間絶
縁膜１６は平坦化された全面に形成しているが、選択的
に多結晶シリコン膜１５の露出面にのみ形成しても良
い。また、素子分離絶縁膜１２を形成した後、ゲート絶
縁膜１４、浮遊ゲート電極１５、電極間絶縁膜１６を形
成する必要は必ずしも無く、最終的に、素子分離絶縁膜
１２により規定された素子形成領域中にゲート絶縁膜１
４、浮遊ゲート電極１５、電極間絶縁膜１６が形成され
ていれば良い。次にこれに関する実施形態を説明する。
【００７６】（第２の実施形態）図４は、第２の実施形
態に係るＮＡＮＤ型のＥＥＰＲＯＭのメモリセルの形成
方法を示す断面図である。図中、右側の断面図は左側の
断面図の矢視Ａ−Ａ´断面図である。
【００７７】本実施形態の特徴は、ゲート絶縁膜、浮遊
ゲート電極を形成した後に、素子分離絶縁膜を形成する
ことにある。
【００７８】まず、図４（ａ）に示すように、ｐ型シリ
コン基板２１（例えば、比抵抗１０Ωｃｍ、結晶面（１
００））の全面に熱酸化によりゲート絶縁膜（トンネル
酸化膜）２２となる例えば厚さ１０ｎｍのシリコン酸化
膜を形成する。
【００７９】次にＣＶＤ法によりゲート絶縁膜２２上に
浮遊ゲート電極となる例えば厚さ３００ｎｍの多結晶シ
リコン膜２３を形成し、この多結晶シリコン膜２３にリ
ンを１×１０20ｃｍ-3程度ドーピングする。
【００８０】次に反応性イオンエッチング法を用いて多
結晶シリコン膜２３、シリコン酸化膜、半導体基板２１
を同一マスク形状で順次エッチングし、垂直側壁を有す
る素子分離溝２４を形成する。
【００８１】このとき、同一マスクで順次エッチングし
ても良いし、また、多結晶シリコン膜２３をエッチング
した後、マスクを除去し、続けて多結晶シリコン膜２
３、半導体基板２１を順次エッチングしても良い。
【００８２】次に図４（ｂ）に示すように、ＣＶＤ法に
より全面に素子分離絶縁膜２５となる例えば厚さ４００
ｎｍ程度の厚いシリコン酸化膜を形成した後、化学的機
械的研磨法を用いて上記厚いシリコン酸化膜を多結晶シ
リコン膜２３の表面までエッチングすることにより、素
子分離絶縁膜２５を形成するとともに、表面を平坦化す
る。
【００８３】次に図４（ｃ）に示すように、ゲート電極
間絶縁膜となる積層絶縁膜２６を全面に形成する。
【００８４】すなわち、まず、例えば、厚さ８ｎｍ程度
の第１の薄いシリコン酸化膜を熱酸化法により形成す
る。続いて、この第１の薄いシリコン酸化膜上に厚さ１
０ｎｍ程度の薄いシリコン窒化膜をＣＶＤ法により形成
する。その後、例えば、熱酸化法により上記シリコン窒
化膜の上部を酸化し、例えば、厚さ５ｎｍ程度の第２の
薄いシリコン酸化膜を形成する。
【００８５】この結果、第１の薄いシリコン酸化膜、薄
いシリコン窒化膜、第２の薄いシリコン酸化膜が順次積
層してなる積層絶縁膜２６が形成される。
【００８６】次に積層絶縁膜２６上に制御ゲート電極２
７となる例えば厚さ３００ｎｍ程度の多結晶シリコン膜
を形成し、この多結晶シリコン膜にリンを３×１０20ｃ
ｍ-3程度ドーピングした後、反応性イオンエッチング法
などの異方性エッチング法を用いて、上記多結晶シリコ
ン膜、積層絶縁膜２６、多結晶シリコン膜２３を同一マ
ス形状で順次シリコン基板２１に対して垂直にエッチン
グして、制御ゲート電極２７、ゲート電極間絶縁膜２
６、浮遊ゲート電極２３を形成する。
【００８７】このとき、同一マスクで順次エッチングし
ても良いし、また、制御ゲート電極２７をエッチングし
た後、マスクを除去し、続けて制御ゲート電極２７をマ
スクにゲート電極間絶縁膜２６、浮遊ゲート電極２３を
順次エッチングしても良い。ここで、制御ゲート電極２
７と浮遊ゲート電極２３とを異なる材料で構成すると、
エッチング工程を容易に行なうことができる。例えば、
制御ゲート電極２７として下から順次に多結晶シリコン
膜、タングステンシリサイド膜、タングステン膜を積層
したものを用いれば、タングステン膜をマスクとして浮
遊ゲート電極となる多結晶シリコン膜２３をエッチング
することが可能である。この構造は多結晶シリコン膜上
にタングステン膜を形成し、アニールによりシリサイド
化反応を生じさせることによって容易に得ることができ
る。
【００８８】最後に、図４（ｄ）に示すように、制御ゲ
ート電極２７をマスクにして、ｎ型不純物をイオン注入
することにより、ｎ型拡散層領域２８を自己整合的に形
成して、ＥＥＰＲＯＭのメモリセルが完成する。
【００８９】本実施形態でも、ゲート絶縁膜２２、ゲー
ト電極間絶縁膜２６が自己整合的に形成されるので、先
の実施形態と同様な効果が得られる。
【００９０】なお、第１の実施形態のように、ゲート絶
縁膜とゲート電極間絶縁膜とが同一形状（同一面積）で
ある場合には、セル動作を行なうためには、ゲート絶縁
膜とゲート電極間絶縁膜の絶縁特性が異なった絶縁膜を
用いる必要がある。
【００９１】本実施形態では、ゲート絶縁膜２２にシリ
コン酸化膜、ゲート電極間絶縁膜２６にＯＮＯ膜を用い
たが、必ずしもこの組み合わせである必要はない。
【００９２】例えば、ゲート絶縁膜２２、ゲート電極間
絶縁膜２６ともにシリコン酸化膜を用いた場合でも、多
結晶シリコンからなる浮遊ゲート電極上のシリコン酸化
膜（ゲート電極間絶縁膜）と、単結晶シリコンからなる
基板上のシリコン酸化膜（ゲート絶縁膜）とでは、絶縁
特性が異なるので、セル動作可能となる。
【００９３】また、上記第１、第２の実施形態では、ゲ
ート絶縁膜としてシリコン酸化膜を用いたが、他の絶縁
膜でも良い。要は、制御ゲート電極に電圧を印加したと
きに生じるゲート絶縁膜の電界と浮遊ゲート電極の電界
とが同じでも、ゲート絶縁膜を介して浮遊ゲート電極内
に流れる電荷量とゲート電極間絶縁膜を介して制御ゲー
ト電極内を流れる電荷量とが異なるようにすれば良い。
【００９４】（第３の実施形態）上記第１、第２の実施
形態は、ゲート絶縁膜の形状とゲート電極間絶縁膜の形
状が同一である例であるが、以下にゲート絶縁膜および
ゲート電極間絶縁膜の面積・形状を自己整合的に決定で
きる本発明の実施形態について説明する。
【００９５】図５は、本発明の第３の実施形態に係るＮ
ＡＮＤ型のＥＥＰＲＯＭのメモリセルの形成方法を示す
断面図である。図中、右側の断面図は左側の断面図の矢
視Ａ−Ａ´断面図である。
【００９６】まず、図５（ａ）に示すように、ｐ型シリ
コン基板３１（例えば、比抵抗１０Ωｃｍ、結晶面（１
００））の全面に熱酸化法によりゲート絶縁膜（トンネ
ル酸化膜）３２としての厚さ１０ｎｍのシリコン酸化膜
を形成する。
【００９７】次にＣＶＤ法によりゲート絶縁膜３２上に
浮遊ゲート電極となる例えば厚さ３００ｎｍの多結晶シ
リコン膜３３を形成し、この多結晶シリコン膜３３にリ
ンを１×１０20ｃｍ-3程度ドーピングした後、反応性イ
オンエッチング法を用いて、多結晶シリコン膜３３、ゲ
ート絶縁膜３２、半導体基板３１を同一マスク形状で順
次エッチングして、素子分離溝３４を形成する。
【００９８】このとき、多結晶シリコン膜３３の表面の
面積に比べて、ゲート絶縁膜３２の面積が小さくなるよ
うにエッチングを行なう。すなわち、例えば、反応性イ
オンエッチング法を用いて、６弗化硫黄５０ｓｃｃｍ，
１０ｍＴｏｒｒ、０．９Ｗ／ｃｍ2 の条件、逆テーパ状
の素子分離溝３４を形成する。
【００９９】次に図５（ｂ）に示すように、ＣＶＤ法に
より素子分離絶縁膜３５となる例えば厚さ４００ｎｍ程
度の厚いシリコン酸化膜を形成して素子分離溝３４を充
填した後、化学的機械的研磨法を用いて素子分離溝３４
からあふれたシリコン膜を多結晶シリコン膜３３の表面
までエッチングすることにより、素子分離絶縁膜３５を
形成する。
【０１００】次に図５（ｃ）に示すように、ゲート電極
間絶縁膜３６となる例えば厚さ１２ｎｍ程度の薄いシリ
コン酸化膜、制御ゲート電極３７となる例えば厚さ３０
０ｎｍの多結晶シリコン膜を全面に順次形成した後、こ
の多結晶シリコン膜にリンを例えば３×１０20ｃｍ-3程
度ドーピングする。
【０１０１】次に反応性イオンエッチングにより上記多
結晶シリコン膜、上記薄いシリコン酸化膜、多結晶シリ
コン膜３３を同一マスクパターンで順次シリコン基板３
１に対して垂直にエッチングすることにより、制御ゲー
ト電極３７、ゲート電極間絶縁膜３６、浮遊ゲート電極
３３を形成する。
【０１０２】最後に、図５（ｄ）に示すように、制御ゲ
ート電極３７をマスクにして、ｎ型不純物をシリコン基
板１１にイオン注入し、自己整合的にｎ型拡散層領域３
８を形成して、ＥＥＰＲＯＭのメモリセルが完成する。
【０１０３】本実施形態でも第１、第２の実施形態と同
様な効果が得られる。さらに、本実施形態によれば、浮
遊ゲート電極３３に対向する部分のゲート絶縁膜３３の
面積が浮遊ゲート電極３３に対向する部分のゲート電極
間絶縁膜３６の面積に比べて小さくなり、カップリング
比がより高くなるので、書き込み・消去時に制御ゲート
電極３７に印加する電圧を下げることができる。したが
って、消費電力がより低く、信頼性がより高いメモリセ
ルを実現できる。
【０１０４】図１４に、テーパ角とトンネル酸化膜に印
加される電圧を一定にするために必要な制御ゲート電極
に印加する電圧との関係を調べた結果を示す。
【０１０５】図中、縦軸は、制御ゲート電極に印加する
電圧をテーパ角θが９０°のときに制御ゲート電極に印
加した電圧で規格化した値（規格化制御ゲート電圧）を
示している。ただし、図に示すように、トンネル酸化膜
の膜厚を１０ｎｍ、ゲート電極間絶縁膜の酸化膜換算膜
厚を１６ｎｍ、浮遊ゲート電極の膜厚を２００ｎｍ、浮
遊ゲート電極上部のマスク寸法を０．２５μｍとして求
めたものである。
【０１０６】図から、テーパ角θが８７°の場合でも、
書き込み消去時の電圧を５％下げられることが分かる。
したがって、テーパ角θが８７°以上であれば、テーパ
形状にすることによる効果が十分に期待できる。
【０１０７】なお、図５（ｃ）のエッチング工程におい
て、図６に示すようにテーパ状にエッチングを行っても
良い。この場合、例えば、斜めイオン注入を用いること
により、オフセットが生じることなくｎ型拡散層領域３
８を所定の位置に形成することができる。
【０１０８】（第４の実施形態）第１〜第３の実施形態
では、いずれも素子形成用分離用の溝、浮遊ゲート電極
の形成工程により、ゲート絶縁膜、ゲート電極間絶縁膜
の形状が規程される場合を示したが、他の要因で形状が
規定されていてもよい。要は、少なくともゲート絶縁膜
の形状とゲート電極間絶縁膜の形状を規定する最大の要
因が同一であれば良い。
【０１０９】例えば、半導体基板上にゲート絶縁膜、浮
遊ゲート電極を形成した後、酸素のイオン注入およびア
ニールにより素子分離領域を形成し、この素子分離領域
によりゲート絶縁膜の形状とゲート電極間絶縁膜が形成
される浮遊ゲート電極表面の形状を規定しても良い。
【０１１０】（第５の実施形態）図７は、第５の実施形
態に係るＮＡＮＤ型のＥＥＰＲＯＭのメモリセルの形成
方法を示す断面図である。図中、右側の断面図は左側の
断面図の矢視Ａ−Ａ´断面図である。
【０１１１】まず、図７（ａ）に示すように、ｐ型シリ
コン基板５１（例えば、比抵抗１０Ωｃｍ、結晶面（１
００））の全面に熱酸化によりゲート絶縁膜（トンネル
酸化膜）としての例えば厚さ１０ｎｍのシリコン酸化膜
５２を形成する。
【０１１２】次にゲート絶縁膜５２上に浮遊ゲート電極
となる積層構造のリンドープト多結晶シリコン膜５３を
ＣＶＤ法により形成する。このリンドープト多結晶シリ
コン膜５３の具体的な形成方法は以下の通りである。
【０１１３】まず、ＣＶＤ成膜室でリンが１×１０20ｃ
ｍ-3ドーピングされた厚さ１００ｎｍの第１のリンドー
プト多結晶シリコン膜５３ａを形成した後、ＣＶＤ成膜
室内に低分圧の酸化性ガスを導入して第１のリンドープ
ト多結晶シリコン膜５３ａの表面に平均膜厚１ｎｍ以下
の自然酸化膜を形成する。
【０１１４】次に第１のリンドープト多結晶シリコン膜
５３ａ上にリンが３×１０20ｃｍ-3ドーピングされた厚
さ２００ｎｍの第２のリンドープト多結晶シリコン膜５
３ｂを形成した後、低分圧の酸化性ガスを導入して第２
のリンドープト多結晶シリコン膜５３ｂの表面に平均膜
厚１ｎｍ以下の自然酸化膜を形成する。
【０１１５】最後に、第２のリンドープト多結晶シリコ
ン膜５３ｂ上にリンが１×１０20ｃｍ-3ドーピングされ
た厚さ３００ｎｍの第３のリンドープト多結晶シリコン
膜５３ｃを形成して、三層構造のリンドープト多結晶シ
リコン膜５３が完成する。
【０１１６】ここで、拡散によるリン濃度の変動が小さ
くその影響を無視できる場合、例えば、成膜工程やアニ
ール工程や後酸化工程などの工程を低温で行なうことが
できる場合（低温プロセスの場合）には、リンドープト
多結晶シリコン膜間の自然酸化膜を省くことができる。
【０１１７】次に図７（ｂ）に示すように、反応性イオ
ンエッチング法を用いて、多結晶シリコン膜５３、ゲー
ト絶縁膜５２、シリコン基板５１を順次エッチングし、
深さ９００ｎｍの素子分離溝５０を形成する。
【０１１８】次にＣＶＤ法によりシリコン酸化膜からな
る素子分離絶縁膜５４を全面に堆積して、素子分離溝５
０を充填した後、素子分離溝５０からあふれた素子分離
絶縁膜５４を化学的機械的研磨法により多結晶シリコン
膜５３の表面まで研磨し、表面を平坦化する。
【０１１９】次に図７（ｃ）に示すように、反応性イオ
ンエッチング法を用いて、素子分離溝５０内の素子分離
絶縁膜５４を表面側からエッチングし、素子分離絶縁膜
の表面が第２のリンドープト多結晶シリコン膜５３ｂの
側壁に接するところでエッチングを止める。すなわち、
素子分離溝５０をリンドープト多結晶シリコン膜５３ｂ
の途中の深さまで素子分離絶縁５４により充填する。
【０１２０】次にリンドープト多結晶シリコン膜５３の
露出面を熱酸化し、その露出面に第１の薄いシリコン酸
化膜５５ｂを形成する。
【０１２１】このとき、リンドープト多結晶シリコン膜
５３のリン濃度分布によって、場所によって酸化速度が
異なるため、図７（ｃ）の部分拡大図に示すように、第
１の薄いシリコン酸化膜５５ｂの厚さは、第３のリンド
ープト多結晶シリコン膜５３ｃの表面では８ｎｍ、第２
のリンドープト多結晶シリコン膜５３ｂの表面では１２
ｎｍとなる。すなわち、素子分離絶縁膜５４との境界部
分のシリコン酸化膜５５ｂの平均膜厚は他の部分のそれ
より厚くなる。したがって、境界部分のシリコン酸化膜
５５ｂの容量は他の部分のそれよりも小さくなる。
【０１２２】次にＣＶＤ法を用いて厚さ８ｎｍのシリコ
ン窒化膜５５ｃを第１の薄いシリコン酸化膜５５ｂ上に
形成した後、シリコン窒化膜５５ｃの表面を熱酸化し、
その表面に厚さ５ｎｍの第２の薄いシリコン酸化膜５５
ｄを形成する。
【０１２３】このようにして、素子分離絶縁膜５４との
境界部分で膜厚の厚い３層構造のゲート電極間絶縁膜５
５が完成する。
【０１２４】ここで、ゲート電極間絶縁膜５５の膜厚の
薄い部分の面積の素子間ばらつきは、第３の多結晶シリ
コン膜５３ｃの厚さの素子間ばらつきで決まることにな
る。次に図７（ｄ）に示すように、制御ゲート電極５６
となる厚さ３００ｎｍ程度の厚い多結晶シリコン膜を全
面に形成して表面を平坦化した後、この多結晶シリコン
膜にリンを３×１０20ｃｍ-3程度ドーピングする。
【０１２５】次に上記厚い多結晶シリコン膜、ゲート電
極間絶縁膜５５、リンドープト多結晶シリコン膜５３を
反応性イオンエッチング法を用いて順次エッチングし、
制御ゲート電極５６、ゲート電極間絶縁膜５５、浮遊ゲ
ート電極５３を形成する。
【０１２６】最後に、制御ゲート電極５６をマスクにし
て砒素をシリコン基板５１にイオン注入し、自己整合的
にｎ型拡散層領域５７を形成して、ＥＥＰＲＯＭのメモ
リセルが完成する。
【０１２７】図８は、本実施形態（本発明）の方法（浮
遊ゲート電極のドーパント濃度分布有り）および従来の
方法（浮遊ゲート電極のドーパント濃度分布無し）に従
って作製されたメモリセルのカップリング比のばらつき
に起因したしきい値電圧のばらつきを示す図である。こ
の図８から、本発明によれば、カップリング比のばらつ
きは極めて小さくなり、しきい値電圧のばらつきを大幅
に小さくできることが分かる。
【０１２８】さらに、各ゲート部の素子分離絶縁膜５４
との境界部分以外のゲート電極間絶縁膜５５を介して対
向する制御ゲート電極５６と浮遊ゲート電極５３との対
向面積を資料とする標準偏差が、各ゲート部の全てのゲ
ート電極間絶縁膜５５を介して対向する制御ゲート電極
５６と浮遊ゲート電極５３との対向面積を資料とする標
準偏差よりも小さくすると良い。
【０１２９】標準偏差の算出は［作用］の項に記載した
式に従って行なう。実際のＥＥＰＲＯＭにおいては、メ
モリセルの数は非常に多いので、標準偏差としてはσの
代わりにσn を求めるほうが現実的である。
【０１３０】これにより、浮遊ゲート電極５３、ゲート
電極間絶縁膜５５および制御ゲート電極５６の加工寸法
精度で決まるゲート電極間絶縁膜５５を介して対向する
制御ゲート電極５６と浮遊ゲート電極５３との対向面積
のゲート部間のばらつきよりも、カップリング比のゲー
ト部間のばらつきをより小さく抑えることができるよう
になる。
【０１３１】なお、本実施形態では、浮遊ゲート電極５
３上に第１の薄いシリコン酸化膜を形成するときに熱酸
化法を用いたが、その代わりにＣＶＤ法を用いて良い。
この場合には、ＣＶＤ装置内で形成される自然酸化膜の
膜厚の違いによって、素子分離用絶縁膜との境界部分の
ゲート電極間絶縁膜の膜厚を、それより上の他の部分の
ゲート電極間絶縁膜の平均膜厚よりも厚くすることがで
きる。
【０１３２】さらに、あらかじめ浮遊ゲート電極５３の
厚み方向に、ゲート電極間絶縁膜の堆積反応が開始する
時間、いわゆるインキュベーション時間を変えられる不
純物を導入しても良い。この場合、素子分離用絶縁膜と
の境界部分のゲート電極間絶縁膜のインキュベーション
時間が他の部分のそれよりも短くなるように、不純物を
導入する。
【０１３３】また、浮遊ゲート電極５３にドーパント濃
度分布を設ける手法は、上述したリンドープト多結晶シ
リコン膜の３層化に限るものではなく、種々の膜（例え
ば、砒素、ボロン等のリン以外の不純物をドープした多
結晶シリコン膜や、多結晶以外の結晶構造のシリコン
膜）、種々の多層構造（例えば４層化）が考えられる。
また、浮遊ゲート電極５３の全体にリン等の不純物をド
ープするのではなく、例えば、フッ素、塩素等の酸化増
速効果を有する不純物を浮遊ゲート電極５３を構成する
２層目の多結晶シリコン層５３ｂのみに添加しても良
い。逆に、図１５（ａ）に示すように、斜めイオン注入
により、窒素、アルミニウム等の酸化減速効果を有する
不純物を浮遊ゲート電極５３を構成する３層目の多結晶
シリコン層５３ｃのみに添加しても良い。
【０１３４】さらに、浮遊ゲート電極の多層化の他に
も、例えば、図１５（ｂ）に示すように、リンドープト
多結晶シリコン膜５３を形成した後、このリンドープト
多結晶シリコン膜５３にリン等のイオンをイオン注入に
よりドーピングし、イオン種の飛程を制御することで、
リンドープト多結晶シリコン膜５３中に高濃度不純物領
域（図中、ｘで示された領域）を形成することでもでき
る。
【０１３５】また、ゲート電極間絶縁膜の容量を変える
方法としては、上述したゲート電極間絶縁膜の膜厚を制
御する方法に限るものではなく、その代わりに、例え
ば、ゲート電極間絶縁膜の誘電率を制御しても良い。
【０１３６】例えば、ゲート電極間絶縁膜の下部の誘電
率が上部のそれより小さくなるように、予め浮遊ゲート
電極５３の厚み方向に誘電率制御用の不純物の濃度分布
を形成すると良い。
【０１３７】具体的には、上述の第２のリンドープト多
結晶シリコン膜５３ｂに弗素を添加した場合には、この
部分の表面に熱酸化により形成される第１の薄いシリコ
ン酸化膜５５ｂの誘電率は、他の部分の表面のそれより
も低くなるので、カップリング比のばらつきは小さくな
る。
【０１３８】また、第３のリンドープト多結晶シリコン
膜５３ｃにこの多結晶シリコン膜５３ｃを酸化した場合
に、誘電率がシリコン酸化物よりも高いものを形成でき
る不純物としてのＴａ、Ｈｆ、Ｚｒ、Ｐｂ等の元素を第
３のリンドープト多結晶シリコン膜５３ｃに添加した場
合、このリンドープト多結晶シリコン膜５３ｃの表面に
熱酸化により形成される薄いシリコン酸化膜５５ｂの誘
電率は高くなるので、カップリング比のばらつきは小さ
くなる。
【０１３９】また、図１６（ａ）に示すように、浮遊ゲ
ート電極としての多結晶シリコン膜６１の上部６２に、
言い換えれば、素子分離絶縁膜６０より上の部分の表面
が露出した多結晶シリコン膜６１のうち下部を除いた部
分に、多結晶シリコン膜６１の表面を酸化した場合に、
上部６２に誘電率がシリコン酸化物よりも高いものを形
成できる不純物としての窒素を上部６２に添加して窒素
添加多結晶シリコン膜とし、その後、多結晶シリコン膜
６１の表面を酸化しても良い。
【０１４０】この場合、多結晶シリコン膜６１の上部６
２の表面には窒素を含んだＳｉＯ2膜６３やシリコン窒
化膜が形成され、他の露出部分には窒素を含まないＳｉ
Ｏ2膜６４が形成される。
【０１４１】したがって、多結晶シリコン膜６１（浮遊
ゲート電極）の上部６２にはより誘電率の高い窒素を含
んだＳｉＯ2 膜６３やシリコン窒化膜が形成されるの
で、カップリング比のばらつきは小さくなる。
【０１４２】また、図１６（ａ）に示すように、下部が
ＴａＳｉx 膜６５、上部がＴａ膜６６からなる浮遊ゲー
ト電極を形成した後、素子分離絶縁膜６０より上の部分
の表面が露出した浮遊ゲート電極の表面を熱酸化しても
良い。
【０１４３】この結果、Ｔａ膜６６の表面にはＴａＯ5
膜６７が形成され、ＴａＳｉx 膜６５の表面にはＴａを
含み、ＴａＯ5 膜６７よりも誘電率の低いＳｉＯ2 膜６
８が形成されるので、カップリング比のばらつきは小さ
くなる。
【０１４４】（第６の実施形態）図１０は、第６の実施
形態に係るＮＡＮＤ型のＥＥＰＲＯＭのメモリセルの形
成方法を示す断面図である。図中、右側の断面図は左側
の断面図の矢視Ａ−Ａ´断面図である。
【０１４５】まず、図１０（ａ）に示すように、ｐ型シ
リコン基板７１（例えば、比抵抗１０Ωｃｍ、結晶面
（１００））の全面に、ゲート絶縁膜（トンネル酸化
膜）となる例えば厚さ１０ｎｍのシリコン酸化膜７２を
熱酸化により形成する。この後、ゲート絶縁膜７２上に
浮遊ゲート電極となる例えば厚さ６００ｎｍのリンドー
プト多結晶シリコン膜７３をＣＶＤ法により形成する。
【０１４６】次に図１０（ｂ）に示すように、多結晶シ
リコン膜７３、ゲート絶縁膜７２、シリコン基板７１を
順次反応性イオンエッチング法によりエッチングし、深
さ９００ｎｍの素子分離溝７０を形成する。
【０１４７】次にＣＶＤ法を用いて全面にシリコン酸化
膜からなる素子分離絶縁膜７４により素子分離溝７０内
を充填した後、素子分離溝７０からあふれた素子分離絶
縁膜７４を化学的機械的研磨法を用いて浮遊ゲート電極
７３の表面まで研磨し、表面を平坦化する。
【０１４８】次に図１０（ｃ）に示すように、反応性イ
オンエッチング法を用いて素子分離溝７０内の素子分離
絶縁膜７４を表面側からエッチングし、素子分離溝７０
の深さが４００ｎｍになったところで止める。
【０１４９】次にＮＨ3 ガス雰囲気中で、リンドープト
多結晶シリコン膜７３の露出面を窒化し、その露出面に
薄い第１のシリコン窒化膜７５ａを形成する。
【０１５０】このとき、リンドープト多結晶シリコン膜
７３へのＮＨ3 ガスの供給量は、素子分離溝７０の奥ほ
ど少なくなるため、第１の薄いシリコン窒化膜７５ａの
厚さは、リンドープト多結晶シリコン膜７３の上面で１
ｎｍ、素子分離溝７０の奥で０．５ｎｍとなる。すなわ
ち、素子分離溝７０の奥ほど第１の薄いシリコン窒化膜
７５ａの膜厚は薄くなる。したがって、素子分離絶縁膜
７４との境界部分の薄いシリコン窒化膜７５ａの平均窒
素濃度は他の部分のそれより低くなる。
【０１５１】次に図１０（ｄ）に示すように、リンドー
プト多結晶シリコン膜７３の表面を熱酸化する。
【０１５２】このとき、第１の薄いシリコン窒化膜７５
ａは、シリコン酸化窒化膜７５ｂ（ＳｉＯx Ｎy ）に変
わる。このシリコン酸化窒化膜７５ｂの厚さは、酸化速
度の違いによって、図１０（ｄ）の部分拡大図に示すよ
うに、リンドープト多結晶シリコン膜７３の上面で８ｎ
ｍ、素子分離溝７０の奥で１２ｎｍとなり、素子分離溝
７０の奥ほど厚くなる。すなわち、素子分離絶縁膜７４
との境界部分のシリコン酸化窒化膜７５ｂの平均膜厚は
他の部分よりも厚くなる。したがって、この境界部分の
シリコン酸化窒化膜７５ｂの容量はそれより上の部分の
容量よりも小さくなる。
【０１５３】次にＣＶＤ法を用いてシリコン酸化窒化膜
７５ｂ上に厚さ８ｎｍの第２のシリコン窒化膜７５ｃを
形成した後、このシリコン窒化膜７５ｃの表面を熱酸化
し、その表面に厚さ５ｎｍの薄いシリコン酸化膜７５ｄ
を形成する。
【０１５４】このようにして、素子分離絶縁膜７４との
境界部分で膜厚の厚い３層構造のゲート電極間絶縁膜７
５が完成する。
【０１５５】次に図１０（ｅ）に示すように、制御ゲー
ト電極７６となる例えば厚さ３００ｎｍの厚い多結晶シ
リコン膜７６を全面に形成して表面を平坦化した後、こ
の多結晶シリコン膜にリンを３×１０20ｃｍ-3程度ドー
ピングする。
【０１５６】次に上記厚い多結晶シリコン膜、ゲート電
極間絶縁膜７５、リンドープト多結晶シリコン膜７３を
反応性イオンエッチング法を用いて順次エッチングし、
制御ゲート電極７６、ゲート電極間絶縁膜７５、浮遊ゲ
ート電極７３を形成する。
【０１５７】最後に、制御ゲート電極７６をマスクにし
て砒素をシリコン基板７１にイオン注入し、自己整合的
にｎ型拡散層領域７７を形成して、ＥＥＰＲＯＭのメモ
リセルが完成する。
【０１５８】本実施形態でも、第５の実施形態と同様
に、従来に比べて、メモリセルのカップリング比のばら
つきに起因したしきい値電圧のばらつきが極めて小さく
なり、しきい値電圧のばらつきを大幅に低減できる。し
たがって、微細化が進むことによるメモリセル間におけ
る書き込み・消去特性のばらつきの増加を効果的に抑制
でき、誤動作を防止できる。
【０１５９】さらに、各ゲート部の素子分離絶縁膜７４
との境界部分以外のゲート電極間絶縁膜７５を介して対
向する制御ゲート電極７６と浮遊ゲート電極７３との対
向面積を資料とする標準偏差が、各ゲート部の全てのゲ
ート電極間絶縁膜７５を介して対向する制御ゲート電極
７６と浮遊ゲート電極７３との対向面積を資料とする標
準偏差よりも小さくすると良い。
【０１６０】これにより、浮遊ゲート電極７３、ゲート
電極間絶縁膜７５および制御ゲート電極５６の加工寸法
精度で決まるゲート電極間絶縁膜５５を介して対向する
制御ゲート電極５６と浮遊ゲート電極７３との対向面積
のゲート部間のばらつきよりも、カップリング比のゲー
ト部間のばらつきをより小さく抑えることができるよう
になる。
【０１６１】なお、本実施形態では、浮遊ゲート電極７
３上に薄いシリコン窒化膜７５ａを形成するときに、Ｎ
Ｈ3 ガスの供給量が溝の奥で減少することを利用して、
シリコン窒化膜７５ａの膜厚を制御したが、他の方法を
用いても良い。
【０１６２】例えば、まず、図９（ａ）に示すように、
反応性イオンエッチング法により素子分離溝７０内の素
子分離絶縁膜７４を異方性エッチングするときに、この
異方性エッチングを途中で一旦止めて、ＮＨ3 ガス雰囲
気中で、リンドープト多結晶シリコン膜７３が露出した
部分の表面を熱窒化し、その表面に薄いシリコン窒化膜
７５ａを形成する。
【０１６３】次に図９（ｂ）に示すように、素子分離絶
縁膜７４をさらにエッチングすることにより、所望の薄
いシリコン窒化膜層７５ａが得られる。
【０１６４】また、本実施形態では、熱酸化法によりリ
ンドープト多結晶シリコン膜（浮遊ゲート電極）７３の
表面に薄いシリコン酸化窒化膜７５ｂを形成している
が、その代わりに、ＣＶＤ法により薄いシリコン酸化膜
を形成しても良い。
【０１６５】この場合には、ＣＶＤ装置内で形成される
自然酸化膜の膜厚の違い、堆積速度の違いによって、素
子分離絶縁膜７４との境界部分のゲート電極間絶縁膜７
５の膜厚を、他の部分の平均膜厚よりも厚くすることが
できる。
【０１６６】（第７の実施形態）図１１は、本発明の第
７の実施形態に係る凸型ＭＯＳトランジスタの形成方法
を示す断面図である。図中、右側の断面図は左側の断面
図の矢視Ａ−Ａ´断面図である。
【０１６７】まず、図１１（ａ）に示すように、ｐ型シ
リコン基板８１ａ（例えば、比抵抗１０Ωｃｍ、結晶面
（１００））の主表面に、厚さ１００ｎｍ、ボロン濃度
１×２０20ｃｍ-3の高濃度のボロンドープトシリコン層
８１ｂを気相エピタキシャル成長させ、続いて、厚さ１
００ｎｍ、ボロン濃度１×１０17ｃｍ-3の低濃度のボロ
ンドープトシリコン層８１ｃを気相エピタキシャル成長
させる。
【０１６８】次に図１１（ｂ）に示すように、ボロンド
ープトシリコン層８１ｃ，８１ｂ、ｐ型シリコン基板８
１ａを図示しないレジストパターンをマスクにして反応
性イオンエッチング法により順次エッチングし、深さ３
００ｎｍの素子分離用の溝を形成した後、この溝内にシ
リコン酸化膜からなる素子分離絶縁膜８２を埋め込み形
成する。
【０１６９】素子分離絶縁膜８２の具体的は形成方法は
以下の通りである。
【０１７０】まず、全面に素子分離絶縁膜８２となるシ
リコン酸化膜をＣＶＤ法により形成する。次に溝から溢
れたシリコン酸化膜８２を化学的機械的研磨法を用いて
シリコン層８１ｃの表面まで研磨する。最後に、反応性
イオンエッチングを用いて、溝内のシリコン酸化膜を表
面側からエッチングし、シリコン酸化膜の表面が高濃度
のボロンドープシリコン層８１ｂの側壁に接するところ
で止めて、素子分離絶縁膜８２が完成する。
【０１７１】次に図１１（ｃ）に示すように、素子分離
絶縁膜８２で囲まれ、柱状のボロンドープシリコン層８
１ｂ，８１ｃ（活性層）の表面を熱酸化してシリコン酸
化膜からなるゲート酸化膜８３を形成する。
【０１７２】このとき、ボロンドープシリコン層８１
ｂ，８１ｃはボロン濃度の違いによって酸化速度が異な
るため、ゲート酸化膜８３の膜厚は、高濃度のボロンド
ープトシリコン層８１ｂの表面で８ｎｍ、低濃度のボロ
ンドープトシリコン層８１ｃの表面で６ｎｍとなる。
【０１７３】次に同図（ｃ）に示すように、ＣＶＤ法に
よりゲート電極となる厚さ１５０ｎｍの多結晶シリコン
膜８４を形成し、この多結晶シリコン膜８４にリンを３
×１０20ｃｍ-3ドーピングする。リンのドーピングは成
膜と同時および成膜後のどちらでも良い。成膜と同時の
場合は例えば原料ガスにリンを添加すればよい。成膜後
の場合は例えばリンイオンを注入した後、アニールを行
なえば良い。
【０１７４】次に図１１（ｄ）に示すように、多結晶シ
リコン膜８４を図示しないレジストパターンをマスクに
して反応性イオンエッチング法によりエッチングして、
ゲート電極８４を形成する。
【０１７５】最後に、同図（ｄ）に示すように、ゲート
電極８４をマスクにして砒素イオンを注入することによ
り、ｎ型ソース・ドレイン拡散層８５を自己整合的に形
成して、凸型ＭＯＳトランジスタが完成する。
【０１７６】このような凸型ＭＯＳトランジスタを複数
有する半導体装置を製造する場合は、各ゲート部の素子
分離絶縁膜８２との境界部分以外のゲート酸化膜８３を
介して対向するゲート電極８４とボロンドープトシリコ
ン層８１ｂ，８１ｃからなる柱状の活性層との対向面積
を資料とする標準偏差が、各ゲート部の全てのゲート絶
縁膜８３を介して対向するゲート電極８４と上記活性層
との対向面積を資料とする標準偏差よりも小さくすると
良い。
【０１７７】これにより、ゲート電極８４、ゲート絶縁
膜８３およびボロンドープトシリコン層８１ｂ，８１ｃ
（活性層）の加工寸法精度で決まるゲート絶縁膜８３を
介して対向するゲート電極８４と活性層との対向面積の
素子間のばらつきよりも、容量の各ゲート間のばらつ
き、したがって電流駆動特性の素子間のばらつきをより
小さく抑えることができるようになる。
【０１７８】ここで、本実施形態の場合、ゲート絶縁膜
８３の薄い領域のシリコンボロンドープトシリコン層８
１ｃの膜厚は、つまり、チャネル領域として有効に働く
部分のシリコンボロンドープトシリコン層８１ｃの膜厚
は、エピタキシャル成長法の精度で決まるので、そのば
らつきは比較的小さい。
【０１７９】一方、ゲート絶縁膜８３の厚い領域のシリ
コンボロンドープトシリコン層８１ｂの膜厚は、つま
り、チャネル領域としてあまり有効に働かない部分のシ
リコンボロンドープトシリコン層８１ｂの膜厚は、溝掘
りの精度に依存するので、そのばらつきは比較的大き
い。
【０１８０】したがって、本実施形態の凸型ＭＯＳトラ
ンジスタは、上記標準偏差の条件を容易に満足すること
ができるものである。
【０１８１】なお、ゲート絶縁膜８４の膜厚は、第６の
実施形態の場合と同様に、窒化により制御しても良い。
【０１８２】（第８の実施形態）図１２は、本発明の第
８の実施形態に係る基板埋込み型キャパシタの形成方法
を示す工程断面図である。
【０１８３】まず、図１２（ａ）に示すように、シリコ
ン基板（不図示）上に形成されたリン濃度１×１０20ｃ
ｍ-3の高濃度のリンドープシリコン層９１ａの表面に、
厚さ１００ｎｍ、リン濃度１×１０17ｃｍ-3の低濃度の
リンドープトシリコン層９１ｂを気相エピタキシャル成
長法により形成する。リンドープトシリコン層９１ａ，
９１ｂは下部キャパシタ電極として用いられる。
【０１８４】次に同図（ａ）に示すように、リンドープ
トシリコン層９１ｂ上に素子分離絶縁膜となる厚さ１０
０ｎｍのシリコン酸化膜９２をＣＶＤ法により形成す
る。
【０１８５】次に図１２（ｂ）に示すように、シリコン
酸化膜９２、シリコン層９１ａ，９１ｂを図示しないレ
ジストパターンをマスクにして反応性イオンエッチング
法により順次エッチングして、素子分離絶縁膜９２を形
成するとともに、深さ２５０ｎｍの溝９３を形成する。
【０１８６】次に図１２（ｃ）に示すように、溝９３内
のリンドープトシリコン層９１ａ，９１ｂの表面を熱酸
化してシリコン酸化膜からなるキャパシタ絶縁膜９４を
形成する。
【０１８７】このとき、リンドープトシリコン層９１
ａ，９１ｂはリン濃度の違いによって酸化速度が異なる
ため、キャパシタ絶縁膜９４の厚さは、高濃度のリンド
ープトシリコン層９１ａの表面で８ｎｍ、低濃度のリン
ドープトシリコン層９１ｂの表面で６ｎｍとなる。
【０１８８】したがって、基板側のキャパシタ絶縁膜９
４つまり高濃度のリンドープトシリコン層９１ａの凹部
内面のキャパシタ絶縁膜９４は、基板側以外のキャパシ
タ絶縁膜９４つまり低濃度のリンドープトシリコン層９
１ｂの凹部内面のキャパシタ絶縁膜９４よりも容量が小
さくなる。
【０１８９】次に図１２（ｄ）に示すように、全面にＣ
ＶＤ法により上部キャパシタ電極９５となる厚さ１５０
ｎｍの多結晶シリコン膜を形成し、この多結晶シリコン
膜９５にリンを３×１０20ｃｍ-3ドーピングする。リン
のドーピングは成膜と同時および成膜後のどちらでも良
い。
【０１９０】最後に、多結晶シリコン膜を所定の形状に
エッチングして上部キャパシタ電極９５を形成して、基
板埋込み型キャパシタが完成する。
【０１９１】このような基板埋め込み型キャパシタを複
数有する半導体装置を製造する場合は、各キャパシタの
リンドープトシリコン層９１ｂとキャパシタ電極９５と
の対向面積を資料とする標準偏差が、各キャパシタのリ
ンドープトシリコン層９１ａ，９１ｂとキャパシタ電極
９５との対向面積を資料とする標準偏差よりも小さくす
ると良い。
【０１９２】これにより、リンドープトシリコン層９１
ａ，９１、キャパシタ絶縁膜９４の加工寸法精度で決ま
るキャパシタ絶縁膜９４を介して対向するリンドープト
シリコン層９１ａ，９１ｂとキャパシタ電極９５と対向
面積の素子間のばらつきよりも、容量の素子間のばらつ
きより小さく抑えることができるようになる。
【０１９３】なお、キャパシタ絶縁膜９４の膜厚は、第
６の実施形態の場合と同様に、窒化により制御しても良
い。
【０１９４】図１３に、本施形態の基板埋込み型キャパ
シタの変形例を示す。これはリンドープトシリコン層９
１ａ，９１ｂに二つの溝９３を形成し、二つの溝９３で
一つのキャパシタ電極９５を共通とする基板埋め込み型
キャパシタである。すなわち、二つの溝で一つのキャパ
シタが形成されている。
【０１９５】なお、本発明は上記実施形態に限定される
ものではない。例えば、上記実施形態では、ＮＡＮＤ型
のＥＥＰＲＯＭのメモリセルの場合について説明した
が、本発明は、ＮＡＮＤ型以外の型のＥＥＰＲＯＭのメ
モリセル、例えば、ＮＯＲ型のＥＥＰＲＯＭのメモリセ
ルにも適用できる。
【０１９６】また、ＥＥＰＲＯＭ以外の不揮発性半導体
記憶装置、例えば、ＥＰＲＯＭにも適用できる。この場
合も、ＥＰＲＯＭの型に関係なく適用できる。
【０１９７】また、第５、第６の実施形態では、制御ゲ
ート電極パターン形成のためのエッチング工程の後に、
ゲート電極間絶縁膜および浮遊ゲート電極のチャネル幅
に平行な側面を形成するためのエッチング工程を行なっ
ているが、後者のエッチング工程を行なった後、ゲート
電極間絶縁膜を形成し、その後、制御ゲート電極形成の
ための成膜、エッチング工程を行なっても良い。
【０１９８】また、ゲート絶縁膜（トンネル酸化膜）、
浮遊ゲート電極、ゲート電極間絶縁膜、制御ゲート電
極、素子分離絶縁膜等の形成方法は、上述した形成方法
に限定されるものではない。
【０１９９】また、本発明は、ＥＥＰＲＯＭセル、凸型
ＭＯＳトランジスタ、基板埋め込み型キャパシタ以外の
他の容量部を有する半導体素子を複数有する半導体装置
にも適用できるその他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
【０２００】
【発明の効果】以上詳述したように、本発明（請求項１
〜請求項６）によれば、第１の導電層、絶縁膜および第
２の導電層の加工寸法精度で決まる上記絶縁膜を介して
対向する第１の導電膜と第２の導電膜との対向面積の容
量部間のばらつきよりも、容量の容量部間のばらつきを
小さく抑えることができ、これにより、微細化が進んで
も、素子間の特性ばらつきを小さく抑えることができる
ようになる。
【０２０１】本発明（請求項７）によれば、ゲート絶縁
膜およびゲート電極間絶縁膜の形状を自己整合的に決定
でき、これにより、ゲート絶縁膜の形状とゲート電極間
絶縁膜の形状とのばらつきを小さくできるので、メモリ
セルの微細化が進むことによる容量（カップリング比）
のばらつきの増大を防止できる。
【図面の簡単な説明】
【図１】第１の実施形態に係るＮＡＮＤ型のＥＥＰＲＯ
Ｍのメモリセルの形成方法を示す断面図
【図２】第１の実施形態の方法に従い作製されたメモリ
セルのカップリング比のばらつきに起因したしきい値電
圧分布のばらつきを示す図
【図３】ＬＯＣＯＳ素子分離を用いて作製された従来の
メモリセルのカップリング比のばらつきに起因したしき
い値分布のばらつきを示す図
【図４】第２の実施形態に係るＮＡＮＤ型のＥＥＰＲＯ
Ｍのメモリセルの形成方法を示す断面図
【図５】第３の実施形態に係るＮＡＮＤ型のＥＥＰＲＯ
Ｍのメモリセルの形成方法を示す断面図
【図６】第４の実施形態に係るＮＡＮＤ型のＥＥＰＲＯ
Ｍのメモリセルの形成方法を示す断面図
【図７】第５の実施形態に係るＮＡＮＤ型のＥＥＰＲＯ
Ｍのメモリセルの形成方法を示す断面図
【図８】本発明の効果を示すカップリング比のばらつき
に起因したしきい値電圧のばらつきを示す分布図
【図９】第６の実施形態の変形例を示す断面図
【図１０】第６の実施形態に係るＮＡＮＤ型のＥＥＰＲ
ＯＭのメモリセルの形成方法を示す断面図
【図１１】第７の実施形態に係る凸型ＭＯＳトランジス
タの形成方法を示す断面図
【図１２】第８の実施形態に係る基板埋込み型キャパシ
タの形成方法を示す工程断面図
【図１３】第８の実施形態の基板埋込み型キャパシタの
変形例を示す断面図
【図１４】テーパ角と規格化制御ゲート電圧との関係を
示す特性図
【図１５】第５の実施形態の変形例を説明するための断
面図
【図１６】第５の実施形態の変形例を説明するための断
面図
【図１７】本発明を図２２の従来の凸型ＭＯＳトランジ
スタに適用した例を示す断面図
【図１８】本発明を図２３の従来の基板埋め込み型キャ
パシタに適用した例を示す断面図
【図１９】ＬＯＣＯＳ法により素子分離絶縁膜を形成し
た従来技術のメモリセルの構造を示す断面図
【図２０】埋込み素子分離法により素子分離絶縁膜を形
成した従来のメモリセルの構造を示す断面図
【図２１】埋込み素子分離法により素子分離絶縁膜を形
成した従来の他のメモリセルの構造を示す断面図
【図２２】埋込み素子分離法により素子分離絶縁膜を形
成した従来の凸型ＭＯＳトランジスタの構造を示す断面
図
【図２３】埋込み素子分離法により素子分離絶縁膜を形
成した従来の基板埋込み型キャパシタの形成方法を示す
工程断面図
【符号の説明】
１０…シリコン層 １１…ｐ型シリコン基板 １２…素子分離絶縁膜 １３…素子形成領域用の溝 １４…ゲート絶縁膜 １５…浮遊ゲート電極 １６…ゲート電極間絶縁膜 １７…制御ゲート電極 １８…ｎ型拡散層領域 ２１…ｐ型シリコン基板 ２２…ゲート絶縁膜 ２３…浮遊ゲート電極 ２４…素子分離溝 ２５…素子分離絶縁膜 ２６…ゲート電極間絶縁膜 ２７…制御ゲート電極 ２８…ｎ型拡散層領域 ３１…ｐ型シリコン基板 ３２…ゲート絶縁膜 ３３…浮遊ゲート電極 ３４…素子分離溝 ３５…素子分離絶縁膜 ３６…ゲート電極間絶縁膜 ３７…制御ゲート電極 ３８…ｎ型拡散層領域 ４０…シリコン層 ４１…ｐ型シリコン基板 ４２…素子分離絶縁膜 ４３…素子形成領域用の溝 ４４…ゲート絶縁膜 ４５…浮遊ゲート電極 ４６…ゲート電極間絶縁膜 ４７…制御ゲート電極 ４８…ｎ型拡散層領域 ５０…素子分離溝 ５１…ｐ型シリコン基板 ５２…ゲート絶縁膜 ５３…浮遊ゲート電極 ５３ａ…第１のリンドープト多結晶シリコン膜 ５３ｂ…第２のリンドープト多結晶シリコン膜 ５３ｃ…第３のリンドープト多結晶シリコン膜 ５４…素子分離絶縁膜 ５５…ゲート電極間絶縁膜 ５５ｂ…第１の薄いシリコン酸化膜 ５５ｃ…シリコン窒化膜 ５５ｄ…第２の薄いシリコン酸化膜 ５６…制御ゲート電極 ５７…ｎ型拡散層領域 ７０…素子分離溝 ７１…ｐ型シリコン基板 ７２…ゲート絶縁膜 ７３…浮遊ゲート電極 ７４…素子分離絶縁膜 ７５…ゲート電極間絶縁膜 ７５ａ…第１のシリコン窒化膜 ７５ｂ…シリコン酸化窒化膜 ７５ｃ…第２のシリコン窒化膜 ７５ｄ…シリコン酸化膜 ７６…制御ゲート電極 ７７…ｎ型拡散層領域

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】絶縁膜を挟んで対向する第１および第２の
    導電層からなる容量部を複数有し、 各容量部は、その絶縁膜の一部が該絶縁膜の他の部分よ
    りも単位面積当たりの容量が小さく、 かつ各容量部の前記単位面積当たりの容量が小さい部分
    以外の前記絶縁膜を介して対向する前記第１の導電層と
    前記第２の導電層との対向面積を資料とする標準偏差
    が、各容量部の全ての前記絶縁膜を介して対向する前記
    第１の導電層と前記第２の導電層との対向面積を資料と
    する標準偏差よりも小さいことを特徴とする半導体装
    置。
  2. 【請求項２】半導体基板と、この半導体基板上に形成さ
    れ、凸部および凹部のうち少なくとも一つを有する第１
    の導電層と、この第１の導電層の前記凸部および凹部の
    うち少なくとも一つの表面に形成された絶縁膜と、この
    絶縁膜を介して前記第１の導電層の前記凸部および凹部
    のうち少なくとも一つに対向して形成された第２の導電
    層とから構成される容量部とを備え、前記第１の導電層
    は第１層およびこの第１層上に形成された第２層とから
    なり、前記絶縁膜は、前記容量部の容量を実質的に決定
    する第１の単位面積当りの容量を有する第１領域と、こ
    の第１領域の第１の単位面積当たりの容量よりも小さな
    第２の単位面積当りの容量を有する第２領域とからな
    り、この第２領域は、前記凸部および凹部のうち少なく
    とも一つを形成する前記第１の導電層の前記第１層表面
    に形成されたことを特徴とする半導体装置。
  3. 【請求項３】前記容量部は不揮発性半導体記憶セルのも
    のであり、前記第１の導電層は浮遊ゲート電極、前記絶
    縁膜はこの浮遊ゲート電極の上面および１対の側面に形
    成されたゲート電極間絶縁膜、前記第２の導電層はこの
    ゲート電極間絶縁膜上に形成された制御ゲート電極であ
    ることを特徴とする請求項１または請求項２の記載の半
    導体装置。
  4. 【請求項４】前記容量部は凸型ＭＯＳトランジスタのも
    のであり、前記第１の導電層はその対向する側面にそれ
    ぞれチャネルが形成される凸型活性層、前記絶縁膜はこ
    の凸型活性層のゲート幅方向の表面に形成されたゲート
    絶縁膜、前記第２の導電層はこのゲート絶縁膜上に形成
    されたゲート電極であることを特徴とする請求項１また
    は請求項２に記載の半導体装置。
  5. 【請求項５】前記容量部は埋め込み型キャパシタのもの
    であり、前記第１の導電層は表面に凹部を有する導電層
    からなる第１のキャパシタ電極、前記第２の導電層は前
    記凹部を充填する第２のキャパシタ電極、前記絶縁膜は
    前記凹部の内面に形成され、前記第１のキャパシタ電極
    と前記第２のキャパシタ電極とで挟まれたキャパシタ絶
    縁膜であることを特徴とする請求項１または請求項２に
    記載の半導体装置。
  6. 【請求項６】前記単位面積当りの容量が小さい部分の絶
    縁膜の膜厚は他の部分のそれよりも大きいか、または前
    記単位面積当りの容量が小さい部分の絶縁膜の誘電率は
    他の部分のそれよりも小さいことを特徴とする請求項１
    または請求項２に記載の半導体装置。
  7. 【請求項７】半導体基板上に形成されたゲート絶縁膜
    と、 このゲート絶縁膜上に形成された浮遊ゲート電極と、 この浮遊ゲート電極上に形成されたゲート電極間絶縁膜
    と、 このゲート電極間絶縁膜上に形成され、前記浮遊ゲート
    電極と対向する前記半導体基板の表面にチャネル領域を
    誘起するとともに、前記浮遊ゲート電極内の電荷量を制
    御する制御ゲート電極とを具備してなり、 前記浮遊ゲート電極は、前記ゲート絶縁膜から前記ゲー
    ト電極間絶縁膜に向かって間隔が広くなる少なくとも１
    対の対向面を有することを特徴とする半導体装置。
  8. 【請求項８】基板上に第１の導電層を形成した後、この
    第１の導電層を加工して前記基板上に複数の凸部および
    凹部の少なくとも一方を形成する工程と、 前記第１の導電層からなる複数の凸部の表面および凹部
    の内面の少なくとも一方において、前記基板側の部分が
    他の部分よりも不純物濃度が高くなるように、不純物を
    導入する工程と、 前記複数の凸部の表面もしくは凹部の内面を酸化して該
    面にそれぞれ前記基板側の部分が他の部分よりも厚い絶
    縁膜、または前記複数の凸部の表面および凹部の内面を
    酸化して該面にそれぞれ前記基板側の部分が他の部分よ
    りも厚い絶縁膜を形成する工程と、 これら絶縁膜を介して前記複数の凸部の表面もしくは凹
    部の内面、または前記複数の凸部の表面および凹部の内
    面にそれぞれ対向する第２の導電層を形成する工程とを
    有することを特徴とする半導体装置の製造方法。
  9. 【請求項９】基板上に第１の導電層を形成した後、この
    第１の導電層を加工して前記基板上に複数の凸部および
    凹部の少なくとも一方を形成する工程と、 窒素を含むガスを前記第１の導電層が形成された領域に
    供給して、前記第１の導電層からなる複数の凸部の表面
    および凹部の内面の少なくとも一方を、前記基板側の部
    分が他の部分よりも平均窒素濃度が低くなるように窒化
    する工程と、 前記複数の凸部の表面もしくは凹部の内面を酸化して該
    面にそれぞれ前記基板側の部分が他の部分よりも厚い絶
    縁膜、または前記複数の凸部の表面および凹部の内面を
    酸化して該面にそれぞれ前記基板側の部分が他の部分よ
    りも厚い絶縁膜を形成する工程と、 これら絶縁膜を介して前記複数の凸部の表面もしくは凹
    部の内面、または前記複数の凸部の表面および凹部の内
    面にそれぞれ対向する第２の導電層を形成する工程とを
    有することを特徴とする半導体装置の製造方法。
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