JPH0722195B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
- Publication number
- JPH0722195B2 JPH0722195B2 JP60183310A JP18331085A JPH0722195B2 JP H0722195 B2 JPH0722195 B2 JP H0722195B2 JP 60183310 A JP60183310 A JP 60183310A JP 18331085 A JP18331085 A JP 18331085A JP H0722195 B2 JPH0722195 B2 JP H0722195B2
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- JP
- Japan
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- film
- gate electrode
- forming
- floating gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は不揮発性半導体記憶装置の製造方法に関し、特
に浮遊ゲート電極を有する不揮発性半導体記憶装置の製
造方法に関する。
に浮遊ゲート電極を有する不揮発性半導体記憶装置の製
造方法に関する。
浮遊ゲート型不揮発性半導体記憶装置は、半導体基体上
にソース・ドレイン拡散領域と、ソース・ドレイン拡散
領域間のチャネル領域上にゲート絶縁膜を介して、外部
から電気的に絶縁された浮遊ゲート電極と、この浮遊ゲ
ート電極上に絶縁膜を介して制御ゲート電極を具備する
ものが一般的に使用されている。
にソース・ドレイン拡散領域と、ソース・ドレイン拡散
領域間のチャネル領域上にゲート絶縁膜を介して、外部
から電気的に絶縁された浮遊ゲート電極と、この浮遊ゲ
ート電極上に絶縁膜を介して制御ゲート電極を具備する
ものが一般的に使用されている。
このような二層ゲート構造の浮遊ゲート型不揮発性半導
体記憶装置を小型化する為の手段として例えば、特開昭
54−137982に「半導体装置及びその製造方法」として述
べられた装置がある。これは、浮遊ゲート電極が素子間
分離用のフィールド絶縁膜上にオーバラップしないよう
にすることでチャネルに垂直方向の装置の寸法を小さく
できるものである。
体記憶装置を小型化する為の手段として例えば、特開昭
54−137982に「半導体装置及びその製造方法」として述
べられた装置がある。これは、浮遊ゲート電極が素子間
分離用のフィールド絶縁膜上にオーバラップしないよう
にすることでチャネルに垂直方向の装置の寸法を小さく
できるものである。
またこの様な構造を実現する手段として「半導体基板表
面に第１絶縁膜を介して第１浮遊ゲートとなる第１の半
導体層を形成し、この半導体層上に選択酸化のマスクと
なる第２絶縁膜を形成し、ソース・ドレイン・チャネル
領域形成用表面以外のフィールド領域上の第２絶縁膜及
び第１半導体層を除去し、残存する第２絶縁膜をマスク
として基板を酸化処理することによってフィールド領域
に厚いフィールド絶縁膜を形成する」という製造方法が
提案されている。
面に第１絶縁膜を介して第１浮遊ゲートとなる第１の半
導体層を形成し、この半導体層上に選択酸化のマスクと
なる第２絶縁膜を形成し、ソース・ドレイン・チャネル
領域形成用表面以外のフィールド領域上の第２絶縁膜及
び第１半導体層を除去し、残存する第２絶縁膜をマスク
として基板を酸化処理することによってフィールド領域
に厚いフィールド絶縁膜を形成する」という製造方法が
提案されている。
上述した従来の浮遊ゲート型不揮発性半導体記憶装置の
製造方法では、素子分離領域の形成方法を選択酸化法に
よっているので、設計的にはフィールド領域上に浮遊ゲ
ートがオーバラップしないようにしたとしても、実質的
には選択酸化時に厚い酸化膜が浮遊ゲート電極下のチャ
ネル領域中にもぐり込んで形成され（一般的にバーズビ
ークと呼ばれる）、このバーズビークの大きさだけ装置
の実効チャネル幅が減少する。この為に従来の不揮発性
半導体記憶装置においては、所望の実効チャネル幅を確
保するのに、設計上バーズビークの大きさを見込んでチ
ャネル幅を大きくせねばならず、装置の小型化に適さな
いという欠点があった。
製造方法では、素子分離領域の形成方法を選択酸化法に
よっているので、設計的にはフィールド領域上に浮遊ゲ
ートがオーバラップしないようにしたとしても、実質的
には選択酸化時に厚い酸化膜が浮遊ゲート電極下のチャ
ネル領域中にもぐり込んで形成され（一般的にバーズビ
ークと呼ばれる）、このバーズビークの大きさだけ装置
の実効チャネル幅が減少する。この為に従来の不揮発性
半導体記憶装置においては、所望の実効チャネル幅を確
保するのに、設計上バーズビークの大きさを見込んでチ
ャネル幅を大きくせねばならず、装置の小型化に適さな
いという欠点があった。
本発明の目的は、上述の従来の不揮発性半導体記憶装置
の製造方法の欠点を取り除き、浮遊ゲート電極が絶縁膜
上にオーバラップしないような、小型化に適した構造の
不揮発性半導体記憶装置の製造方法を提供することにあ
る。
の製造方法の欠点を取り除き、浮遊ゲート電極が絶縁膜
上にオーバラップしないような、小型化に適した構造の
不揮発性半導体記憶装置の製造方法を提供することにあ
る。
本発明の不揮発性半導体記憶装置の製造方法は、半導体
基板の一主面上に第１の絶縁膜を介して浮遊ゲート電極
になる第１の導電膜を形成する工程と、前記第１の導電
膜の一主面上に第２の絶縁膜を形成する工程と、素子形
成領域を覆うパターンのマスク材をマスクにして前記第
２の絶縁膜、前記第１の導電膜、前記第１の絶縁膜及び
前記半導体基体を順次エッチングして溝を形成する工程
と、前記マスク材を除去し、前記第２の絶縁膜とは異な
る材質の絶縁物を前記溝を埋めつくしながら前記第２の
絶縁膜上に形成する工程と、前記第２の絶縁膜の表面が
露出するまで前記絶縁物をエッチバックすることにより
前記溝の外に形成された前記絶縁物を除去する工程と、
前記第２の絶縁膜を除去して前記第１導電膜の表面を露
出させる工程と、露出した前記第１導電膜の表面に第３
の絶縁膜を形成した後に制御ゲート電極として働く第２
の導電膜を全面に形成する工程と、前記第２の導電膜、
前記第３の絶縁膜、前記第１の導電膜を前記溝の延伸す
る方向と直交する方向にエッチングして制御ゲート電極
および浮遊ゲート電極を形成する工程と、前記制御ゲー
ト電極に整合したソース・ドレイン領域を前記半導体基
体に形成する工程とを有することを特徴とする。
基板の一主面上に第１の絶縁膜を介して浮遊ゲート電極
になる第１の導電膜を形成する工程と、前記第１の導電
膜の一主面上に第２の絶縁膜を形成する工程と、素子形
成領域を覆うパターンのマスク材をマスクにして前記第
２の絶縁膜、前記第１の導電膜、前記第１の絶縁膜及び
前記半導体基体を順次エッチングして溝を形成する工程
と、前記マスク材を除去し、前記第２の絶縁膜とは異な
る材質の絶縁物を前記溝を埋めつくしながら前記第２の
絶縁膜上に形成する工程と、前記第２の絶縁膜の表面が
露出するまで前記絶縁物をエッチバックすることにより
前記溝の外に形成された前記絶縁物を除去する工程と、
前記第２の絶縁膜を除去して前記第１導電膜の表面を露
出させる工程と、露出した前記第１導電膜の表面に第３
の絶縁膜を形成した後に制御ゲート電極として働く第２
の導電膜を全面に形成する工程と、前記第２の導電膜、
前記第３の絶縁膜、前記第１の導電膜を前記溝の延伸す
る方向と直交する方向にエッチングして制御ゲート電極
および浮遊ゲート電極を形成する工程と、前記制御ゲー
ト電極に整合したソース・ドレイン領域を前記半導体基
体に形成する工程とを有することを特徴とする。
上述のように、本発明においては、シリコン基体に溝を
掘り、この溝の内部を絶縁材料で埋め込む方法で素子分
離領域の形成を行ない、かつ、その溝と自己整合的に浮
遊ゲート電極を形成することによって、全く素子分離領
域上に浮遊ゲート電極が延在せず、更に選択酸化法のよ
うにバーズビークの発生もないから実効チャネル幅が減
少することはない。
掘り、この溝の内部を絶縁材料で埋め込む方法で素子分
離領域の形成を行ない、かつ、その溝と自己整合的に浮
遊ゲート電極を形成することによって、全く素子分離領
域上に浮遊ゲート電極が延在せず、更に選択酸化法のよ
うにバーズビークの発生もないから実効チャネル幅が減
少することはない。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例により得られた不揮発性半導
体記憶装置の平面図，第２図及び第３図は第１図のＡ−
Ａ′線及びＢ−Ｂ′線における要部の断面図である。
体記憶装置の平面図，第２図及び第３図は第１図のＡ−
Ａ′線及びＢ−Ｂ′線における要部の断面図である。
第１図〜第３図において、Ｐ型シリコン基体１上にはソ
ース・ドレイン拡散領域10と第１の絶縁膜である第１ゲ
ートシリコン酸化膜２を介して第１の導電膜である多結
晶シリコン膜からなる浮遊ゲート電極３が形成されてお
り、この浮遊ゲート電極３上には第２の絶縁膜である第
２ゲートシリコン酸化膜８を介して第２の導電膜である
多結晶シリコン膜からなる制御ゲート電極９が形成され
ている。またＰ型シリコン基体１上には、内部にPSG膜
７が埋め込まれた素子間分離用の溝５が設けられてい
る。
ース・ドレイン拡散領域10と第１の絶縁膜である第１ゲ
ートシリコン酸化膜２を介して第１の導電膜である多結
晶シリコン膜からなる浮遊ゲート電極３が形成されてお
り、この浮遊ゲート電極３上には第２の絶縁膜である第
２ゲートシリコン酸化膜８を介して第２の導電膜である
多結晶シリコン膜からなる制御ゲート電極９が形成され
ている。またＰ型シリコン基体１上には、内部にPSG膜
７が埋め込まれた素子間分離用の溝５が設けられてい
る。
そして浮遊ゲート電極３は、ソース・ドレイン拡散領域
10の端部においては制御ゲート電極９と自己整合的に形
成されており、又ソース・ドレイン拡散領域10間のチャ
ネル領域側端部では溝５により自己整合的に形成されて
いる。尚、11はソース・ドレイン拡散領域10をAl配線12
に接続する為のコンタクト孔である。
10の端部においては制御ゲート電極９と自己整合的に形
成されており、又ソース・ドレイン拡散領域10間のチャ
ネル領域側端部では溝５により自己整合的に形成されて
いる。尚、11はソース・ドレイン拡散領域10をAl配線12
に接続する為のコンタクト孔である。
このように構成された本発明の一実施例により得られた
不揮発性半導体記憶装置においては、素子分離領域の形
成がPSG膜７等が埋め込まれた溝５により行なわれる
為、素子間分離領域が浮遊ゲート電極３とオーバーラッ
プすることはない。
不揮発性半導体記憶装置においては、素子分離領域の形
成がPSG膜７等が埋め込まれた溝５により行なわれる
為、素子間分離領域が浮遊ゲート電極３とオーバーラッ
プすることはない。
次に本発明の一実施例について図面を用いて説明する。
第４図（ａ）〜（ｅ）は上記一実施例を説明するための
工程順に示した半導体チップの断面図である。
工程順に示した半導体チップの断面図である。
まず第４図（ａ）に示すように、Ｐ型シリコン基体１上
に第１の絶縁膜である第１ゲートシリコン酸化膜２を熱
酸化によって約300Åの厚さに形成し、次いで将来浮遊
ゲート電極３となる第１の導電膜である第１の多結晶シ
リコン膜3Aを通常の気相成長法によって約2000Åの厚さ
に成長し、Ｎ型導電型不純物であるリンを添加する。次
いでマスク材の１部となるシリコン窒化膜４を約3000Å
の厚さに成長する。
に第１の絶縁膜である第１ゲートシリコン酸化膜２を熱
酸化によって約300Åの厚さに形成し、次いで将来浮遊
ゲート電極３となる第１の導電膜である第１の多結晶シ
リコン膜3Aを通常の気相成長法によって約2000Åの厚さ
に成長し、Ｎ型導電型不純物であるリンを添加する。次
いでマスク材の１部となるシリコン窒化膜４を約3000Å
の厚さに成長する。
次に第４図（ｂ）に示すように、フォトレジスト（図示
せず）をマスクとして、異方性のリアクティブイオンエ
ッチング技術によって、将来素子間分離領域となる領域
上のシリコン窒化膜４、多結晶シリコン膜3A、シリコン
酸化膜２を順次エッチング除去し、露出したシリコン基
体１の表面を異方性のリアクティブイオンエッチング法
によって約1.5μｍの深さに堀削し、素子間分離用の溝
５を形成し、フォトレジストを除去する。この溝５によ
り浮遊ゲート電極３が自己整合的に形成される。この第
４図（ｂ）は第１図Ａ−Ａ′線部に対応した断面図であ
り、以下第４図（ｃ）〜（ｅ）も第１図Ａ−Ａ′部の断
面図である。
せず）をマスクとして、異方性のリアクティブイオンエ
ッチング技術によって、将来素子間分離領域となる領域
上のシリコン窒化膜４、多結晶シリコン膜3A、シリコン
酸化膜２を順次エッチング除去し、露出したシリコン基
体１の表面を異方性のリアクティブイオンエッチング法
によって約1.5μｍの深さに堀削し、素子間分離用の溝
５を形成し、フォトレジストを除去する。この溝５によ
り浮遊ゲート電極３が自己整合的に形成される。この第
４図（ｂ）は第１図Ａ−Ａ′線部に対応した断面図であ
り、以下第４図（ｃ）〜（ｅ）も第１図Ａ−Ａ′部の断
面図である。
次に第４図（ｃ）に示すように、熱酸化法によって溝５
の側面、底面、及び浮遊ゲート電極３の側面に約300Å
のシリコン酸化膜６を形成する。このシリコン酸化膜は
６は、溝５を埋め込む絶縁材料の１部となる。その後シ
リコン基体１表面全面に約３μｍの厚さに通常の気相成
長法によってPSG膜７を形成する。ここで全面に成長さ
せるPSG膜は次工程の熱処理による表面平担化を容易に
する為であり、PSG膜の代りにホウ素とリンを含むホウ
素リンシリカガラス膜等を用いることができる。ここで
は、10mol％のリン濃度のPSG膜を用いた。
の側面、底面、及び浮遊ゲート電極３の側面に約300Å
のシリコン酸化膜６を形成する。このシリコン酸化膜は
６は、溝５を埋め込む絶縁材料の１部となる。その後シ
リコン基体１表面全面に約３μｍの厚さに通常の気相成
長法によってPSG膜７を形成する。ここで全面に成長さ
せるPSG膜は次工程の熱処理による表面平担化を容易に
する為であり、PSG膜の代りにホウ素とリンを含むホウ
素リンシリカガラス膜等を用いることができる。ここで
は、10mol％のリン濃度のPSG膜を用いた。
次に、第４図（ｄ）に示すように、1000℃の酸化性雰囲
気中で熱処理を行うと、PSG膜７は流動性を有するよう
になり、表面張力によって表面が概略平担となる。上述
のように本実施例では、素子間分離用の溝５を埋め込む
のに、PSG膜を気相成長法によって堆積させたが、溝５
の埋め込みは他の種々の方法によることができる。例え
ばスパッタリング法によってシリコン酸化膜を堆積させ
ることや、スピンオン法によって有機系の絶縁膜を付着
させることによっても可能である。
気中で熱処理を行うと、PSG膜７は流動性を有するよう
になり、表面張力によって表面が概略平担となる。上述
のように本実施例では、素子間分離用の溝５を埋め込む
のに、PSG膜を気相成長法によって堆積させたが、溝５
の埋め込みは他の種々の方法によることができる。例え
ばスパッタリング法によってシリコン酸化膜を堆積させ
ることや、スピンオン法によって有機系の絶縁膜を付着
させることによっても可能である。
次に第４図（ｅ）に示すように、PSG膜を選択的にエッ
チングできるウエット又はドライエッチング方法、例え
ばHF系のウエットエッチング法或はCF4系のプラズマエ
ッチング法等によってシリコン窒化膜４が露出するまで
PSG膜７をエッチングする。次いでシリコン窒化膜４を
熱リン酸によって除去すると、溝５内にのみPSG膜７が
残される。このエッチング工程において、シリコン窒化
膜４はオーバーエッチングによってPSG膜の表面が浮遊
ゲート電極３の表面よりも低くなり、表面の平坦性が損
なわれるのを防止するのに用いられる。即ち、シリコン
窒化膜４の厚み分だけエッチング時のオーバーエッチン
グが許されプロセスマージンが広がる。
チングできるウエット又はドライエッチング方法、例え
ばHF系のウエットエッチング法或はCF4系のプラズマエ
ッチング法等によってシリコン窒化膜４が露出するまで
PSG膜７をエッチングする。次いでシリコン窒化膜４を
熱リン酸によって除去すると、溝５内にのみPSG膜７が
残される。このエッチング工程において、シリコン窒化
膜４はオーバーエッチングによってPSG膜の表面が浮遊
ゲート電極３の表面よりも低くなり、表面の平坦性が損
なわれるのを防止するのに用いられる。即ち、シリコン
窒化膜４の厚み分だけエッチング時のオーバーエッチン
グが許されプロセスマージンが広がる。
以上の工程によって、素子間分離用の溝５中のPSG膜７
の表面と浮遊ゲート電極３の表面がほぼ同じ高さに平坦
化され、かつ分離用の溝５と浮遊ゲート電極３が自己整
合的に形成された形状が得られる。
の表面と浮遊ゲート電極３の表面がほぼ同じ高さに平坦
化され、かつ分離用の溝５と浮遊ゲート電極３が自己整
合的に形成された形状が得られる。
次に、熱酸化法により、第１の多結晶シリコン膜3Aの露
出面上に、第２の絶縁膜である第２のゲートシリコン酸
化膜８を約300Åの厚さに形成する。続いて、全面に第
２の導電膜である第２の多結晶シリコン膜を、約5000Å
の厚さに成長させる。
出面上に、第２の絶縁膜である第２のゲートシリコン酸
化膜８を約300Åの厚さに形成する。続いて、全面に第
２の導電膜である第２の多結晶シリコン膜を、約5000Å
の厚さに成長させる。
以後の工程は、第２図及び第３図を用いて説明する。
フォトレジストをマスクとして（図示せず）、第２の多
結晶シリコン膜、第２の多結晶シリコン膜のパターニン
グを行ない、第２の多結晶シリコン膜からなる制御ゲー
ト電極９を形成する。次に、この制御ゲート電極９をマ
スクにして上記第２のゲートシリコン酸化膜８をエッチ
ングする。さらに、この制御ゲート電極９をマスクにし
て上記第１の多結晶シリコン膜3Aをエッチングして、第
１の多結晶シリコン膜からなる浮遊ゲート電極３を形成
する。次いでこの多層膜をマスクとしてシリコン基体１
にＮ型不純物である砒素を５×1015／cm2のドーズ量で
イオン打ち込みしてソース・ドレイン拡散領域10を形成
する。
結晶シリコン膜、第２の多結晶シリコン膜のパターニン
グを行ない、第２の多結晶シリコン膜からなる制御ゲー
ト電極９を形成する。次に、この制御ゲート電極９をマ
スクにして上記第２のゲートシリコン酸化膜８をエッチ
ングする。さらに、この制御ゲート電極９をマスクにし
て上記第１の多結晶シリコン膜3Aをエッチングして、第
１の多結晶シリコン膜からなる浮遊ゲート電極３を形成
する。次いでこの多層膜をマスクとしてシリコン基体１
にＮ型不純物である砒素を５×1015／cm2のドーズ量で
イオン打ち込みしてソース・ドレイン拡散領域10を形成
する。
この様にして形成された浮遊ゲート電極３と制御ゲート
電極９はチャネルのソース・ドレイン領域の端部で自己
整合的に形状が決定されたものとなる。
電極９はチャネルのソース・ドレイン領域の端部で自己
整合的に形状が決定されたものとなる。
以後、層間絶縁膜の形成、コンタクト孔形成、Al配線の
形成等の工程を経て、第１図〜第３図に示した不揮発性
半導体記憶装置が完成する。
形成等の工程を経て、第１図〜第３図に示した不揮発性
半導体記憶装置が完成する。
以上詳細に説明したように本発明は、素子間分離用の溝
を浮遊ゲート電極と自己整合的に形成しかつ、浮遊ゲー
ト電極を制御ゲート電極と自己整合的に形成することに
よって、浮遊ゲート電極をソース・ドレイン領域間のチ
ャネル上のみに局在させることができる。従って素子分
離領域の形成を選択酸化法によって達成する場合のバー
ズビークに起因する不都合も取り除かれる。本発明によ
れば二層ゲート構造の浮遊ゲート型不揮発性半導体記憶
装置としては平面的に最小面積の装置が得られる。
を浮遊ゲート電極と自己整合的に形成しかつ、浮遊ゲー
ト電極を制御ゲート電極と自己整合的に形成することに
よって、浮遊ゲート電極をソース・ドレイン領域間のチ
ャネル上のみに局在させることができる。従って素子分
離領域の形成を選択酸化法によって達成する場合のバー
ズビークに起因する不都合も取り除かれる。本発明によ
れば二層ゲート構造の浮遊ゲート型不揮発性半導体記憶
装置としては平面的に最小面積の装置が得られる。
第１図は本発明の一実施例により得られた不揮発性半導
体記憶装置の平面図、第２図及び第３図は第１図のＡ−
Ａ′線及びＢ−Ｂ′線における要部の断面図、第４図は
本発明の一実施例を説明するための工程順の断面図であ
る。 １……Ｐ型シリコン基体、２……第１ゲートシリコン酸
化膜、３……浮遊ゲート電極、４……シリコン窒化膜、
５……溝、６……シリコン酸化膜、７……PSG膜、８…
…第２ゲートシリコン酸化膜、９……制御ゲート電極、
10……ソース・ドレイン拡散領域、11……コンタクト
孔、12……Al配線。
体記憶装置の平面図、第２図及び第３図は第１図のＡ−
Ａ′線及びＢ−Ｂ′線における要部の断面図、第４図は
本発明の一実施例を説明するための工程順の断面図であ
る。 １……Ｐ型シリコン基体、２……第１ゲートシリコン酸
化膜、３……浮遊ゲート電極、４……シリコン窒化膜、
５……溝、６……シリコン酸化膜、７……PSG膜、８…
…第２ゲートシリコン酸化膜、９……制御ゲート電極、
10……ソース・ドレイン拡散領域、11……コンタクト
孔、12……Al配線。
Claims (1)
- 【請求項１】半導体基板の一主面上に第１の絶縁膜を介
して浮遊ゲート電極になる第１の導電膜を形成する工程
と、前記第１の導電膜の一主面上に第２の絶縁膜を形成
する工程と、素子形成領域を覆うパターンのマスク材を
マスクにして前記第２の絶縁膜、前記第１の導電膜、前
記第１の絶縁膜及び前記半導体基体を順次エッチングし
て溝を形成する工程と、前記マスク材を除去し、前記第
２の絶縁膜とは異なる材質の絶縁物を前記溝を埋めつく
しながら前記第２の絶縁膜上に形成する工程と、前記第
２の絶縁膜の表面が露出するまで前記絶縁物をエッチバ
ックすることにより前記溝の外に形成された前記絶縁物
を除去する工程と、前記第２の絶縁膜を除去して前記第
１導電膜の表面を露出させる工程と、露出した前記第１
導電膜の表面に第３の絶縁膜を形成した後に制御ゲート
電極として働く第２の導電膜を全面に形成する工程と、
前記第２の導電膜、前記第３の絶縁膜、前記第１の導電
膜を前記溝の延伸する方向と直交する方向にエッチング
して制御ゲート電極および浮遊ゲート電極を形成する工
程と、前記制御ゲート電極に整合したソース・ドレイン
領域を前記半導体基体に形成する工程とを有する不揮発
性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60183310A JPH0722195B2 (ja) | 1985-08-20 | 1985-08-20 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60183310A JPH0722195B2 (ja) | 1985-08-20 | 1985-08-20 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6243180A JPS6243180A (ja) | 1987-02-25 |
| JPH0722195B2 true JPH0722195B2 (ja) | 1995-03-08 |
Family
ID=16133448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60183310A Expired - Lifetime JPH0722195B2 (ja) | 1985-08-20 | 1985-08-20 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722195B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62163376A (ja) * | 1986-01-14 | 1987-07-20 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
| JPS62176170A (ja) * | 1986-01-29 | 1987-08-01 | Fujitsu Ltd | 半導体装置の製造方法 |
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-
1985
- 1985-08-20 JP JP60183310A patent/JPH0722195B2/ja not_active Expired - Lifetime
Also Published As
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|---|---|
| JPS6243180A (ja) | 1987-02-25 |
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