JPS62176170A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62176170A JPS62176170A JP61015814A JP1581486A JPS62176170A JP S62176170 A JPS62176170 A JP S62176170A JP 61015814 A JP61015814 A JP 61015814A JP 1581486 A JP1581486 A JP 1581486A JP S62176170 A JPS62176170 A JP S62176170A
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- Japan
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- insulating film
- semiconductor substrate
- polysilicon layer
- gate
- layer
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 21
- 229920005591 polysilicon Polymers 0.000 abstract description 21
- 239000004020 conductor Substances 0.000 abstract 7
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 2
- 206010011224 Cough Diseases 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明にかかる半導体装置の製造方法は、半導体基板上
に第1の絶縁膜を形成する段階、該第1の絶縁膜上に第
1の導電層を形成する段階、フローティングゲートとな
るべき領域を除く該第1の導電層とその下部の該第1の
絶縁膜および更にその下部の半導体基板をエツチングす
ることによって該半導体基板上に多数の溝を形成する段
階、線溝の表面に第2の絶縁膜を形成する段階、該フロ
ーティングゲートとなるべき該第1の導電層上に第3の
絶縁膜を形成する段階、ならびに該第3の絶縁膜上にコ
ントロールゲートとなるべき第2の導電層を形成する段
階とをそなえており、該第1の導電層のエツチング領域
とトランジスタのチャネル領域との位置合せを自動的に
行うことができ、その結果微細で精密なメモリセルトラ
ンジスタを形成することができる。
に第1の絶縁膜を形成する段階、該第1の絶縁膜上に第
1の導電層を形成する段階、フローティングゲートとな
るべき領域を除く該第1の導電層とその下部の該第1の
絶縁膜および更にその下部の半導体基板をエツチングす
ることによって該半導体基板上に多数の溝を形成する段
階、線溝の表面に第2の絶縁膜を形成する段階、該フロ
ーティングゲートとなるべき該第1の導電層上に第3の
絶縁膜を形成する段階、ならびに該第3の絶縁膜上にコ
ントロールゲートとなるべき第2の導電層を形成する段
階とをそなえており、該第1の導電層のエツチング領域
とトランジスタのチャネル領域との位置合せを自動的に
行うことができ、その結果微細で精密なメモリセルトラ
ンジスタを形成することができる。
本発明は半導体装置の製造方法に関し、特に大容量EP
l?OMに適したメモリセルトランジスタの製造方法に
関する。
l?OMに適したメモリセルトランジスタの製造方法に
関する。
第2図は従来技術におけるこの種のメモリセルトランジ
スタの製造工程を例示するもので、P型半導体基板11
上に先ずフィールド酸化膜14が形成され、次いで1層
目のゲート酸化膜121が形成され、更に該1層目のゲ
ート酸化膜121の上部に1層目のポリシリコン層13
が形成される。
スタの製造工程を例示するもので、P型半導体基板11
上に先ずフィールド酸化膜14が形成され、次いで1層
目のゲート酸化膜121が形成され、更に該1層目のゲ
ート酸化膜121の上部に1層目のポリシリコン層13
が形成される。
(第2図(A)参照)、次いで第2図(B)に示すよう
に、該ポリシリコン層13のうちで、該半導体基板11
のチャネル形成領域(相隣るフィールド酸化膜14の間
の領域でイオン打込などの手段によってソース・ドレイ
ン拡散領域が形成される領域)の上部に位置する部分(
フローティングゲートとなるべき部分)を残して該ポリ
シリコン層13がエツチングにより除去される。次いで
第2図(C)に示すように該残された1層目のポリシリ
コン層(フローティングゲート)13の上部に2層目の
ゲート酸化膜122が形成され、フィールド酸化膜14
の上部で1層目のゲート酸化膜121と符号12で示す
ように一体化される。そして咳2層目のゲート酸化IQ
122の上部に、コントロールゲートとなる2層目のポ
リシリコン層15が形成される。
に、該ポリシリコン層13のうちで、該半導体基板11
のチャネル形成領域(相隣るフィールド酸化膜14の間
の領域でイオン打込などの手段によってソース・ドレイ
ン拡散領域が形成される領域)の上部に位置する部分(
フローティングゲートとなるべき部分)を残して該ポリ
シリコン層13がエツチングにより除去される。次いで
第2図(C)に示すように該残された1層目のポリシリ
コン層(フローティングゲート)13の上部に2層目の
ゲート酸化膜122が形成され、フィールド酸化膜14
の上部で1層目のゲート酸化膜121と符号12で示す
ように一体化される。そして咳2層目のゲート酸化IQ
122の上部に、コントロールゲートとなる2層目のポ
リシリコン層15が形成される。
上述したような従来技術による製造方法においては、1
層目のポリシリコン層13をエツチングしてトランジス
タのチャネル形成領域の上部にフローティングゲートを
形成するにあたり、該ポリシリコン層(フローティング
ゲート)13と該チャネル形成領域との間に位置ずれを
生じて正確に位置合せすることが困難であり、そのため
成る程度の余裕を考慮する必要があり、したがってそれ
だけセルトランジスタを小型化することが困難となり、
HFROMの大容量化に伴ってセルトランジスタを小型
化したいという要求を十分にみたすことができないとい
う問題点があった。
層目のポリシリコン層13をエツチングしてトランジス
タのチャネル形成領域の上部にフローティングゲートを
形成するにあたり、該ポリシリコン層(フローティング
ゲート)13と該チャネル形成領域との間に位置ずれを
生じて正確に位置合せすることが困難であり、そのため
成る程度の余裕を考慮する必要があり、したがってそれ
だけセルトランジスタを小型化することが困難となり、
HFROMの大容量化に伴ってセルトランジスタを小型
化したいという要求を十分にみたすことができないとい
う問題点があった。
本発明は上述した問題点を解決するためになされたもの
で、フローティングゲートとなるべき導電層(ポリシリ
コン層)とトランジスタのチャネル形成領域とを自動的
に位置合せすることができ、特に大容量UPROMに適
した微細なメモリセルトランジスタを容易正確に製造す
ることができるようにしたものである。
で、フローティングゲートとなるべき導電層(ポリシリ
コン層)とトランジスタのチャネル形成領域とを自動的
に位置合せすることができ、特に大容量UPROMに適
した微細なメモリセルトランジスタを容易正確に製造す
ることができるようにしたものである。
上記問題点を解決するために本発明によれば、半導体基
板上に第1の絶縁膜(第1のゲート絶縁膜)を形成する
段階、該第1の絶縁膜上に第1の導電層を形成する段階
、フローティングゲートとなるべき領域を除(該第1の
導電層とその下部の該第1の絶縁膜および更にその下部
の半導体基板をエツチングすることによって該半導体基
板上に多数の溝を形成する段階、線溝の表面にフィール
ド絶縁膜となるべき第2の絶縁膜を形成する段階、該フ
ローティングゲートとなるべき該第1の導電層上に第3
のvA縁膜(第2のゲート絶縁膜)を形成する段階、な
らびに該第3の絶縁膜上にコントロールゲートとなるべ
き第2の導電層を形成する段階とをそなえた半導体装置
の製造方法が提供される。
板上に第1の絶縁膜(第1のゲート絶縁膜)を形成する
段階、該第1の絶縁膜上に第1の導電層を形成する段階
、フローティングゲートとなるべき領域を除(該第1の
導電層とその下部の該第1の絶縁膜および更にその下部
の半導体基板をエツチングすることによって該半導体基
板上に多数の溝を形成する段階、線溝の表面にフィール
ド絶縁膜となるべき第2の絶縁膜を形成する段階、該フ
ローティングゲートとなるべき該第1の導電層上に第3
のvA縁膜(第2のゲート絶縁膜)を形成する段階、な
らびに該第3の絶縁膜上にコントロールゲートとなるべ
き第2の導電層を形成する段階とをそなえた半導体装置
の製造方法が提供される。
上記構成によれば、フローティングゲートとなるべき領
域を除く第1の導電層とその下部の第1の絶縁膜および
更にその下部の半導体基板をエツチングすることによっ
て該半導体基板上に多数の溝を形成し、線溝の表面にフ
ィールド絶縁膜となるべき第2の絶縁膜を形成するため
、相隣るフィールド絶縁膜の間の半導体基板(すなわち
チャネル形成領域)と線溝の間の残されたフローティン
グゲートとなるべき該第1の導電層とが線溝の形成によ
って自動的に位置合せされ、したがって位置ずれを考慮
しての余裕をとる必要がなくなり、それだけ微細なメモ
リセルトランジスタが確実に形成される。
域を除く第1の導電層とその下部の第1の絶縁膜および
更にその下部の半導体基板をエツチングすることによっ
て該半導体基板上に多数の溝を形成し、線溝の表面にフ
ィールド絶縁膜となるべき第2の絶縁膜を形成するため
、相隣るフィールド絶縁膜の間の半導体基板(すなわち
チャネル形成領域)と線溝の間の残されたフローティン
グゲートとなるべき該第1の導電層とが線溝の形成によ
って自動的に位置合せされ、したがって位置ずれを考慮
しての余裕をとる必要がなくなり、それだけ微細なメモ
リセルトランジスタが確実に形成される。
第1図は本発明の1実施例としてのメモリセルトランジ
スタの製造工程を示すもので、先ず第1図(A)に示す
ように、P型半導体基板1の上部に第1の薄いゲート絶
縁膜2 (通常SiO□)が形成され更にその上部に第
1の導電層3 (通常ポリシリコン層)が形成される。
スタの製造工程を示すもので、先ず第1図(A)に示す
ように、P型半導体基板1の上部に第1の薄いゲート絶
縁膜2 (通常SiO□)が形成され更にその上部に第
1の導電層3 (通常ポリシリコン層)が形成される。
次いで第1図(B)に示すようにフローティングゲート
となるべき領域を除く該第1の導電層とその下部の該第
1の絶縁膜および更にその下部の半導体基板をエツチン
グすることによって該半導体基板上に、例えば深さ1μ
程度の多数の溝4を形成する。
となるべき領域を除く該第1の導電層とその下部の該第
1の絶縁膜および更にその下部の半導体基板をエツチン
グすることによって該半導体基板上に、例えば深さ1μ
程度の多数の溝4を形成する。
更に第1図(c)に示すように、上記第1図(B)の工
程によって形成された溝4の表面および相隣る溝4の間
に残された第1の導電層3の表面に第2の絶縁膜(通常
SiO□)5が形成され、更に該第2の絶縁膜5が形成
された溝の残部を例えばポリシリコン層7で埋める。な
おこの第2の絶縁膜5のうち線溝4の表面に形成された
部分は所謂フィールド絶縁膜として機能させるものであ
り、したがって該第2の絶縁膜は比較的厚く形成される
。またその表面に該第2の絶縁膜が形成された溝の残部
を埋める材質としては特にポリシリコン層に限定される
わけではないが、線溝が比較的深く形成されていること
からポリシリコン層7で埋めるのが製造プロセス上容易
である。次いで第1図(D)に示すように該第2の絶縁
膜5のうち、相隣る溝4の間の該第1の導電層(フロー
ティングゲート)3上に形成された該第2の絶縁膜をエ
ツチングで取除き、該第1の導電層(フローティングゲ
ート)3上およびポリシリコン層7の上部に改めて薄い
第3の絶縁膜(第2のゲート絶縁膜で通常SiO□)6
を全面的に形成する。そしてその後、第1図(E)に示
すように該第2のゲート絶縁膜6の上部にコントロール
ゲートとなる第2の導電層(ポリシリコン層)8が形成
される。したがって第1図(E)から明らかなように、
相隣る溝の間に形成された第1の導電層(フローティン
グゲート)3と、線溝の表面に形成された第2の絶縁膜
(フィールド絶縁膜)5の間の半導体基板に形成される
チャネル形成領域とは、相隣る溝の間で自動的に位置合
せされることになり、したがって位置ずれを考慮しての
余裕をとる必要は全くなくなる。
程によって形成された溝4の表面および相隣る溝4の間
に残された第1の導電層3の表面に第2の絶縁膜(通常
SiO□)5が形成され、更に該第2の絶縁膜5が形成
された溝の残部を例えばポリシリコン層7で埋める。な
おこの第2の絶縁膜5のうち線溝4の表面に形成された
部分は所謂フィールド絶縁膜として機能させるものであ
り、したがって該第2の絶縁膜は比較的厚く形成される
。またその表面に該第2の絶縁膜が形成された溝の残部
を埋める材質としては特にポリシリコン層に限定される
わけではないが、線溝が比較的深く形成されていること
からポリシリコン層7で埋めるのが製造プロセス上容易
である。次いで第1図(D)に示すように該第2の絶縁
膜5のうち、相隣る溝4の間の該第1の導電層(フロー
ティングゲート)3上に形成された該第2の絶縁膜をエ
ツチングで取除き、該第1の導電層(フローティングゲ
ート)3上およびポリシリコン層7の上部に改めて薄い
第3の絶縁膜(第2のゲート絶縁膜で通常SiO□)6
を全面的に形成する。そしてその後、第1図(E)に示
すように該第2のゲート絶縁膜6の上部にコントロール
ゲートとなる第2の導電層(ポリシリコン層)8が形成
される。したがって第1図(E)から明らかなように、
相隣る溝の間に形成された第1の導電層(フローティン
グゲート)3と、線溝の表面に形成された第2の絶縁膜
(フィールド絶縁膜)5の間の半導体基板に形成される
チャネル形成領域とは、相隣る溝の間で自動的に位置合
せされることになり、したがって位置ずれを考慮しての
余裕をとる必要は全くなくなる。
本発明によれば、フローティングゲートとなるべき第1
の導電層とトランジスタのチャネル形成領域とが自動的
に位置合せされ、位置ずれを考慮しての余裕をとる必要
が全くなくなるから、特に人界31EFROMに適した
微細なメモリセルトランジスタを確実に製造することが
できる。
の導電層とトランジスタのチャネル形成領域とが自動的
に位置合せされ、位置ずれを考慮しての余裕をとる必要
が全くなくなるから、特に人界31EFROMに適した
微細なメモリセルトランジスタを確実に製造することが
できる。
第1図(A)乃至(E)は、本発明にかがる半導体装置
の製造方法の1実施例を説明する図、第2図(A)乃至
(C)は、従来技術における半導体装置の製造工程を例
示する図である。 (符号の説明) 1:半導体基板 2:第1の絶縁膜(第1のゲート絶縁膜)3:第1の導
電層(フローティングゲート)5:厚い第2の絶縁膜(
フィールド絶縁膜)6:第3の絶縁膜(第2のゲート絶
縁膜)8:第2の導電層(コントロールゲート)11:
半導体基板 121:第1のゲート絶縁膜 122:第2のゲート絶縁膜 13:フローティングゲート 14:フィールド絶縁膜 15:コントロールゲート
の製造方法の1実施例を説明する図、第2図(A)乃至
(C)は、従来技術における半導体装置の製造工程を例
示する図である。 (符号の説明) 1:半導体基板 2:第1の絶縁膜(第1のゲート絶縁膜)3:第1の導
電層(フローティングゲート)5:厚い第2の絶縁膜(
フィールド絶縁膜)6:第3の絶縁膜(第2のゲート絶
縁膜)8:第2の導電層(コントロールゲート)11:
半導体基板 121:第1のゲート絶縁膜 122:第2のゲート絶縁膜 13:フローティングゲート 14:フィールド絶縁膜 15:コントロールゲート
Claims (1)
- 1、半導体基板上に第1の絶縁膜を形成する段階、該第
1の絶縁膜上に第1の導電層を形成する段階、フローテ
ィングゲートとなるべき領域を除く該第1の導電層とそ
の下部の該第1の絶縁膜および更にその下部の半導体基
板をエッチングすることによって該半導体基板上に多数
の溝を形成する段階、該溝の表面に第2の絶縁膜を形成
する段階、該フローティングゲートとなるべき該第1の
導電層上に第3の絶縁膜を形成する段階、ならびに該第
3の絶縁膜上にコントロールゲートとなるべき第2の導
電層を形成する段階とをそなえることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61015814A JPS62176170A (ja) | 1986-01-29 | 1986-01-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61015814A JPS62176170A (ja) | 1986-01-29 | 1986-01-29 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62176170A true JPS62176170A (ja) | 1987-08-01 |
Family
ID=11899312
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61015814A Pending JPS62176170A (ja) | 1986-01-29 | 1986-01-29 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62176170A (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5742169A (en) * | 1980-08-26 | 1982-03-09 | Toshiba Corp | Production of semiconductor device |
JPS59178773A (ja) * | 1983-03-30 | 1984-10-11 | Toshiba Corp | 半導体装置の製造方法 |
JPS6243180A (ja) * | 1985-08-20 | 1987-02-25 | Nec Corp | 不揮発性半導体記憶装置 |
-
1986
- 1986-01-29 JP JP61015814A patent/JPS62176170A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5742169A (en) * | 1980-08-26 | 1982-03-09 | Toshiba Corp | Production of semiconductor device |
JPS59178773A (ja) * | 1983-03-30 | 1984-10-11 | Toshiba Corp | 半導体装置の製造方法 |
JPS6243180A (ja) * | 1985-08-20 | 1987-02-25 | Nec Corp | 不揮発性半導体記憶装置 |
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