JPS62176170A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62176170A JPS62176170A JP61015814A JP1581486A JPS62176170A JP S62176170 A JPS62176170 A JP S62176170A JP 61015814 A JP61015814 A JP 61015814A JP 1581486 A JP1581486 A JP 1581486A JP S62176170 A JPS62176170 A JP S62176170A
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- Japan
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- insulating film
- semiconductor substrate
- polysilicon layer
- gate
- layer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 21
- 229920005591 polysilicon Polymers 0.000 abstract description 21
- 239000004020 conductor Substances 0.000 abstract 7
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 2
- 206010011224 Cough Diseases 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明にかかる半導体装置の製造方法は、半導体基板上
に第１の絶縁膜を形成する段階、該第１の絶縁膜上に第
１の導電層を形成する段階、フローティングゲートとな
るべき領域を除く該第１の導電層とその下部の該第１の
絶縁膜および更にその下部の半導体基板をエツチングす
ることによって該半導体基板上に多数の溝を形成する段
階、線溝の表面に第２の絶縁膜を形成する段階、該フロ
ーティングゲートとなるべき該第１の導電層上に第３の
絶縁膜を形成する段階、ならびに該第３の絶縁膜上にコ
ントロールゲートとなるべき第２の導電層を形成する段
階とをそなえており、該第１の導電層のエツチング領域
とトランジスタのチャネル領域との位置合せを自動的に
行うことができ、その結果微細で精密なメモリセルトラ
ンジスタを形成することができる。
に第１の絶縁膜を形成する段階、該第１の絶縁膜上に第
１の導電層を形成する段階、フローティングゲートとな
るべき領域を除く該第１の導電層とその下部の該第１の
絶縁膜および更にその下部の半導体基板をエツチングす
ることによって該半導体基板上に多数の溝を形成する段
階、線溝の表面に第２の絶縁膜を形成する段階、該フロ
ーティングゲートとなるべき該第１の導電層上に第３の
絶縁膜を形成する段階、ならびに該第３の絶縁膜上にコ
ントロールゲートとなるべき第２の導電層を形成する段
階とをそなえており、該第１の導電層のエツチング領域
とトランジスタのチャネル領域との位置合せを自動的に
行うことができ、その結果微細で精密なメモリセルトラ
ンジスタを形成することができる。
本発明は半導体装置の製造方法に関し、特に大容量ＥＰ
ｌ？ＯＭに適したメモリセルトランジスタの製造方法に
関する。
ｌ？ＯＭに適したメモリセルトランジスタの製造方法に
関する。
第２図は従来技術におけるこの種のメモリセルトランジ
スタの製造工程を例示するもので、Ｐ型半導体基板１１
上に先ずフィールド酸化膜１４が形成され、次いで１層
目のゲート酸化膜１２１が形成され、更に該１層目のゲ
ート酸化膜１２１の上部に１層目のポリシリコン層１３
が形成される。
スタの製造工程を例示するもので、Ｐ型半導体基板１１
上に先ずフィールド酸化膜１４が形成され、次いで１層
目のゲート酸化膜１２１が形成され、更に該１層目のゲ
ート酸化膜１２１の上部に１層目のポリシリコン層１３
が形成される。
（第２図（Ａ）参照）、次いで第２図（Ｂ）に示すよう
に、該ポリシリコン層１３のうちで、該半導体基板１１
のチャネル形成領域（相隣るフィールド酸化膜１４の間
の領域でイオン打込などの手段によってソース・ドレイ
ン拡散領域が形成される領域）の上部に位置する部分（
フローティングゲートとなるべき部分）を残して該ポリ
シリコン層１３がエツチングにより除去される。次いで
第２図（Ｃ）に示すように該残された１層目のポリシリ
コン層（フローティングゲート）１３の上部に２層目の
ゲート酸化膜１２２が形成され、フィールド酸化膜１４
の上部で１層目のゲート酸化膜１２１と符号１２で示す
ように一体化される。そして咳２層目のゲート酸化ＩＱ
１２２の上部に、コントロールゲートとなる２層目のポ
リシリコン層１５が形成される。
に、該ポリシリコン層１３のうちで、該半導体基板１１
のチャネル形成領域（相隣るフィールド酸化膜１４の間
の領域でイオン打込などの手段によってソース・ドレイ
ン拡散領域が形成される領域）の上部に位置する部分（
フローティングゲートとなるべき部分）を残して該ポリ
シリコン層１３がエツチングにより除去される。次いで
第２図（Ｃ）に示すように該残された１層目のポリシリ
コン層（フローティングゲート）１３の上部に２層目の
ゲート酸化膜１２２が形成され、フィールド酸化膜１４
の上部で１層目のゲート酸化膜１２１と符号１２で示す
ように一体化される。そして咳２層目のゲート酸化ＩＱ
１２２の上部に、コントロールゲートとなる２層目のポ
リシリコン層１５が形成される。
上述したような従来技術による製造方法においては、１
層目のポリシリコン層１３をエツチングしてトランジス
タのチャネル形成領域の上部にフローティングゲートを
形成するにあたり、該ポリシリコン層（フローティング
ゲート）１３と該チャネル形成領域との間に位置ずれを
生じて正確に位置合せすることが困難であり、そのため
成る程度の余裕を考慮する必要があり、したがってそれ
だけセルトランジスタを小型化することが困難となり、
ＨＦＲＯＭの大容量化に伴ってセルトランジスタを小型
化したいという要求を十分にみたすことができないとい
う問題点があった。
層目のポリシリコン層１３をエツチングしてトランジス
タのチャネル形成領域の上部にフローティングゲートを
形成するにあたり、該ポリシリコン層（フローティング
ゲート）１３と該チャネル形成領域との間に位置ずれを
生じて正確に位置合せすることが困難であり、そのため
成る程度の余裕を考慮する必要があり、したがってそれ
だけセルトランジスタを小型化することが困難となり、
ＨＦＲＯＭの大容量化に伴ってセルトランジスタを小型
化したいという要求を十分にみたすことができないとい
う問題点があった。
本発明は上述した問題点を解決するためになされたもの
で、フローティングゲートとなるべき導電層（ポリシリ
コン層）とトランジスタのチャネル形成領域とを自動的
に位置合せすることができ、特に大容量ＵＰＲＯＭに適
した微細なメモリセルトランジスタを容易正確に製造す
ることができるようにしたものである。
で、フローティングゲートとなるべき導電層（ポリシリ
コン層）とトランジスタのチャネル形成領域とを自動的
に位置合せすることができ、特に大容量ＵＰＲＯＭに適
した微細なメモリセルトランジスタを容易正確に製造す
ることができるようにしたものである。
上記問題点を解決するために本発明によれば、半導体基
板上に第１の絶縁膜（第１のゲート絶縁膜）を形成する
段階、該第１の絶縁膜上に第１の導電層を形成する段階
、フローティングゲートとなるべき領域を除（該第１の
導電層とその下部の該第１の絶縁膜および更にその下部
の半導体基板をエツチングすることによって該半導体基
板上に多数の溝を形成する段階、線溝の表面にフィール
ド絶縁膜となるべき第２の絶縁膜を形成する段階、該フ
ローティングゲートとなるべき該第１の導電層上に第３
のｖＡ縁膜（第２のゲート絶縁膜）を形成する段階、な
らびに該第３の絶縁膜上にコントロールゲートとなるべ
き第２の導電層を形成する段階とをそなえた半導体装置
の製造方法が提供される。
板上に第１の絶縁膜（第１のゲート絶縁膜）を形成する
段階、該第１の絶縁膜上に第１の導電層を形成する段階
、フローティングゲートとなるべき領域を除（該第１の
導電層とその下部の該第１の絶縁膜および更にその下部
の半導体基板をエツチングすることによって該半導体基
板上に多数の溝を形成する段階、線溝の表面にフィール
ド絶縁膜となるべき第２の絶縁膜を形成する段階、該フ
ローティングゲートとなるべき該第１の導電層上に第３
のｖＡ縁膜（第２のゲート絶縁膜）を形成する段階、な
らびに該第３の絶縁膜上にコントロールゲートとなるべ
き第２の導電層を形成する段階とをそなえた半導体装置
の製造方法が提供される。
上記構成によれば、フローティングゲートとなるべき領
域を除く第１の導電層とその下部の第１の絶縁膜および
更にその下部の半導体基板をエツチングすることによっ
て該半導体基板上に多数の溝を形成し、線溝の表面にフ
ィールド絶縁膜となるべき第２の絶縁膜を形成するため
、相隣るフィールド絶縁膜の間の半導体基板（すなわち
チャネル形成領域）と線溝の間の残されたフローティン
グゲートとなるべき該第１の導電層とが線溝の形成によ
って自動的に位置合せされ、したがって位置ずれを考慮
しての余裕をとる必要がなくなり、それだけ微細なメモ
リセルトランジスタが確実に形成される。
域を除く第１の導電層とその下部の第１の絶縁膜および
更にその下部の半導体基板をエツチングすることによっ
て該半導体基板上に多数の溝を形成し、線溝の表面にフ
ィールド絶縁膜となるべき第２の絶縁膜を形成するため
、相隣るフィールド絶縁膜の間の半導体基板（すなわち
チャネル形成領域）と線溝の間の残されたフローティン
グゲートとなるべき該第１の導電層とが線溝の形成によ
って自動的に位置合せされ、したがって位置ずれを考慮
しての余裕をとる必要がなくなり、それだけ微細なメモ
リセルトランジスタが確実に形成される。
第１図は本発明の１実施例としてのメモリセルトランジ
スタの製造工程を示すもので、先ず第１図（Ａ）に示す
ように、Ｐ型半導体基板１の上部に第１の薄いゲート絶
縁膜２ （通常ＳｉＯ□）が形成され更にその上部に第
１の導電層３ （通常ポリシリコン層）が形成される。
スタの製造工程を示すもので、先ず第１図（Ａ）に示す
ように、Ｐ型半導体基板１の上部に第１の薄いゲート絶
縁膜２ （通常ＳｉＯ□）が形成され更にその上部に第
１の導電層３ （通常ポリシリコン層）が形成される。
次いで第１図（Ｂ）に示すようにフローティングゲート
となるべき領域を除く該第１の導電層とその下部の該第
１の絶縁膜および更にその下部の半導体基板をエツチン
グすることによって該半導体基板上に、例えば深さ１μ
程度の多数の溝４を形成する。
となるべき領域を除く該第１の導電層とその下部の該第
１の絶縁膜および更にその下部の半導体基板をエツチン
グすることによって該半導体基板上に、例えば深さ１μ
程度の多数の溝４を形成する。
更に第１図（ｃ）に示すように、上記第１図（Ｂ）の工
程によって形成された溝４の表面および相隣る溝４の間
に残された第１の導電層３の表面に第２の絶縁膜（通常
ＳｉＯ□）５が形成され、更に該第２の絶縁膜５が形成
された溝の残部を例えばポリシリコン層７で埋める。な
おこの第２の絶縁膜５のうち線溝４の表面に形成された
部分は所謂フィールド絶縁膜として機能させるものであ
り、したがって該第２の絶縁膜は比較的厚く形成される
。またその表面に該第２の絶縁膜が形成された溝の残部
を埋める材質としては特にポリシリコン層に限定される
わけではないが、線溝が比較的深く形成されていること
からポリシリコン層７で埋めるのが製造プロセス上容易
である。次いで第１図（Ｄ）に示すように該第２の絶縁
膜５のうち、相隣る溝４の間の該第１の導電層（フロー
ティングゲート）３上に形成された該第２の絶縁膜をエ
ツチングで取除き、該第１の導電層（フローティングゲ
ート）３上およびポリシリコン層７の上部に改めて薄い
第３の絶縁膜（第２のゲート絶縁膜で通常ＳｉＯ□）６
を全面的に形成する。そしてその後、第１図（Ｅ）に示
すように該第２のゲート絶縁膜６の上部にコントロール
ゲートとなる第２の導電層（ポリシリコン層）８が形成
される。したがって第１図（Ｅ）から明らかなように、
相隣る溝の間に形成された第１の導電層（フローティン
グゲート）３と、線溝の表面に形成された第２の絶縁膜
（フィールド絶縁膜）５の間の半導体基板に形成される
チャネル形成領域とは、相隣る溝の間で自動的に位置合
せされることになり、したがって位置ずれを考慮しての
余裕をとる必要は全くなくなる。
程によって形成された溝４の表面および相隣る溝４の間
に残された第１の導電層３の表面に第２の絶縁膜（通常
ＳｉＯ□）５が形成され、更に該第２の絶縁膜５が形成
された溝の残部を例えばポリシリコン層７で埋める。な
おこの第２の絶縁膜５のうち線溝４の表面に形成された
部分は所謂フィールド絶縁膜として機能させるものであ
り、したがって該第２の絶縁膜は比較的厚く形成される
。またその表面に該第２の絶縁膜が形成された溝の残部
を埋める材質としては特にポリシリコン層に限定される
わけではないが、線溝が比較的深く形成されていること
からポリシリコン層７で埋めるのが製造プロセス上容易
である。次いで第１図（Ｄ）に示すように該第２の絶縁
膜５のうち、相隣る溝４の間の該第１の導電層（フロー
ティングゲート）３上に形成された該第２の絶縁膜をエ
ツチングで取除き、該第１の導電層（フローティングゲ
ート）３上およびポリシリコン層７の上部に改めて薄い
第３の絶縁膜（第２のゲート絶縁膜で通常ＳｉＯ□）６
を全面的に形成する。そしてその後、第１図（Ｅ）に示
すように該第２のゲート絶縁膜６の上部にコントロール
ゲートとなる第２の導電層（ポリシリコン層）８が形成
される。したがって第１図（Ｅ）から明らかなように、
相隣る溝の間に形成された第１の導電層（フローティン
グゲート）３と、線溝の表面に形成された第２の絶縁膜
（フィールド絶縁膜）５の間の半導体基板に形成される
チャネル形成領域とは、相隣る溝の間で自動的に位置合
せされることになり、したがって位置ずれを考慮しての
余裕をとる必要は全くなくなる。
本発明によれば、フローティングゲートとなるべき第１
の導電層とトランジスタのチャネル形成領域とが自動的
に位置合せされ、位置ずれを考慮しての余裕をとる必要
が全くなくなるから、特に人界３１ＥＦＲＯＭに適した
微細なメモリセルトランジスタを確実に製造することが
できる。
の導電層とトランジスタのチャネル形成領域とが自動的
に位置合せされ、位置ずれを考慮しての余裕をとる必要
が全くなくなるから、特に人界３１ＥＦＲＯＭに適した
微細なメモリセルトランジスタを確実に製造することが
できる。
第１図（Ａ）乃至（Ｅ）は、本発明にかがる半導体装置
の製造方法の１実施例を説明する図、第２図（Ａ）乃至
（Ｃ）は、従来技術における半導体装置の製造工程を例
示する図である。 （符号の説明） １：半導体基板 ２：第１の絶縁膜（第１のゲート絶縁膜）３：第１の導
電層（フローティングゲート）５：厚い第２の絶縁膜（
フィールド絶縁膜）６：第３の絶縁膜（第２のゲート絶
縁膜）８：第２の導電層（コントロールゲート）１１：
半導体基板 １２１：第１のゲート絶縁膜 １２２：第２のゲート絶縁膜 １３：フローティングゲート １４：フィールド絶縁膜 １５：コントロールゲート
の製造方法の１実施例を説明する図、第２図（Ａ）乃至
（Ｃ）は、従来技術における半導体装置の製造工程を例
示する図である。 （符号の説明） １：半導体基板 ２：第１の絶縁膜（第１のゲート絶縁膜）３：第１の導
電層（フローティングゲート）５：厚い第２の絶縁膜（
フィールド絶縁膜）６：第３の絶縁膜（第２のゲート絶
縁膜）８：第２の導電層（コントロールゲート）１１：
半導体基板 １２１：第１のゲート絶縁膜 １２２：第２のゲート絶縁膜 １３：フローティングゲート １４：フィールド絶縁膜 １５：コントロールゲート
Claims (1)
- １、半導体基板上に第１の絶縁膜を形成する段階、該第
１の絶縁膜上に第１の導電層を形成する段階、フローテ
ィングゲートとなるべき領域を除く該第１の導電層とそ
の下部の該第１の絶縁膜および更にその下部の半導体基
板をエッチングすることによって該半導体基板上に多数
の溝を形成する段階、該溝の表面に第２の絶縁膜を形成
する段階、該フローティングゲートとなるべき該第１の
導電層上に第３の絶縁膜を形成する段階、ならびに該第
３の絶縁膜上にコントロールゲートとなるべき第２の導
電層を形成する段階とをそなえることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61015814A JPS62176170A (ja) | 1986-01-29 | 1986-01-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61015814A JPS62176170A (ja) | 1986-01-29 | 1986-01-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62176170A true JPS62176170A (ja) | 1987-08-01 |
Family
ID=11899312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61015814A Pending JPS62176170A (ja) | 1986-01-29 | 1986-01-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62176170A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5742169A (en) * | 1980-08-26 | 1982-03-09 | Toshiba Corp | Production of semiconductor device |
| JPS59178773A (ja) * | 1983-03-30 | 1984-10-11 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6243180A (ja) * | 1985-08-20 | 1987-02-25 | Nec Corp | 不揮発性半導体記憶装置 |
-
1986
- 1986-01-29 JP JP61015814A patent/JPS62176170A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5742169A (en) * | 1980-08-26 | 1982-03-09 | Toshiba Corp | Production of semiconductor device |
| JPS59178773A (ja) * | 1983-03-30 | 1984-10-11 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6243180A (ja) * | 1985-08-20 | 1987-02-25 | Nec Corp | 不揮発性半導体記憶装置 |
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