JPH01138763A

JPH01138763A - 静電誘導半導体装置の製法

Info

Publication number: JPH01138763A
Application number: JP1282888A
Authority: JP
Inventors: Takuji Keno; 毛野　拓治; Kazushi Kataoka; 万士片岡; Yoshishige Hayashi; 林　良茂
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1987-07-22
Filing date: 1988-01-23
Publication date: 1989-05-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は静電誘導半導体装置の製法に関する〔従来の
技術〕静電誘導半導体装置として、例えば、第９図にみるよう
に、静電誘導トランジスタ４０がある。

静電誘導トランジスタ４０は、絶縁層分離基板４１にお
ける単結晶島状領域４２に設けられている。単結晶島状
領域４２は絶縁層４３を介してポリシリコン層４４内に
設けられている。単結晶島状領域４２の表面（−側）に
は、ソース領域４５を挟むかたちでゲート領域４６が形
成されているとともに、ドレイン領域４７が形成されて
いる。電流通路はソース領域４５とドレイン領域４７間
に形成される。静電誘導トランジスタ４０がノーマリイ
・オンタイプの場合、ゲート電極４８がオープンの状態
でドレイン・ソース間に電流Ｉが流れる。

ところで、従来、静電誘導トランジスタ４０では、しき
い値電圧のバラツキの範囲が大きいという問題がある。

上記静電誘導トランジスタ４０において、しきい値電圧
とは、ドレイン・ソース間に所定の電圧（例えば、４Ｖ
）をかけた状態で電流ｌが所定の電流値（例えば、ｌμ
Ａ）を下回る時のゲート電圧である。このしきい値電圧
は、第１０図に示ずゲート領域４６の間隔Ｗで定まる。

従来、つぎのような理由で、この間隔Ｗを中々所定の値
に揃えられないのである。

ゲート領域４６は、後で形成されるソース領域４５側方
の所定の位置まで達するように不純物を拡散することに
より形成される。通常、不純物は深さ方向に拡散しつつ
側方に拡散して前記所定の位置にまで達するのであるが
、その際、不純物の拡散速度は、深さ方向と幅（横）方
向とで異なっており、深さ方向の方が幅方向よりも１．
３倍くらい速いとされている。これにより拡散処理の条
件を定めているのであるが、拡散は、例えば、１１００
℃の温度下で１５時間といったような高温・長時間処理
のため、予測どおりの拡散結果が中々得られない。予測
よりも幅方向の拡散距離が増大しがちで、しかも、増大
のバラツキが数十％の範囲にわたる。これに伴って、ゲ
ート領域の間隔Ｗ、つまりはしきい値電圧が大きくバラ
ツクという不都合が起きてしまうのである。

〔発明が解決しようとする課題〕

この発明は、前記事情に鑑み、しきい値電圧のバラツキ
の範囲が極く小さくなるように静電誘導半導体装置を製
造することが容易にできる方法を提供することを目的と
する。

〔課題を解決するための手段〕

前記課題を解決するために、請求項１の発明は、ソース
領域とゲート領域が半導体基板の一側に形成されている
静電誘導半導体装置を得るにあたり、表面において前記
ソース領域用の個所を挟むようにして溝が設けられた半
導体ウェハを用いるようにし、この溝にゲート領域を形
成するための不純物拡散を行うようにする。

請求項２の発明は、上記構成に加えて、溝の幅寸法が深
さ寸法よりも大きい、つまり溝が浅くなっている。

請求項３の発明は、ソース領域とゲート領域が半導体基
板の一側に形成されている静電誘導半導体装置を得るに
あたり、表面において前記ソース領域用の個所を挟むよ
うにして溝が設けられた半導体ウェハを用いるようにし
、この溝にゲート領域を形成するための半導体層を積層
成長させるようにする。

〔作　　　用〕

請求項１．２記載の発明においては、溝が設けられてい
る分、所定の幅方向の拡散到達位置に近い位置から不純
物拡散が開始する。したがって、不純物−を極く浅く拡
散するだけで所定の位置に達する。つまり、溝のある分
だけ拡散距離が短くなるのである。したがって、拡散距
離のバラツキの範囲が小さくなり、ゲート領域の間隔が
所定の値に揃うことになる。さらに、不純物の拡散距離
が短くて不純物を浅く拡散させればよいので、処理時間
の短縮、あるいは、処理温度の低減も可能となる。

請求項２記載の発明は、前記作用に加えて、溝が浅（な
っている分、ゲート領域の不必要な拡散が防がれるため
に、ゲート接合面積が小さくなる請求項３の発明では、
ゲート領域が溝に積層成長させられるので、ゲート領域
の端は溝の略側面に常に位置することになる。したがっ
て、ゲート領域の間隔のバラツキは、隣合う溝の側面間
寸法のバラツキで決まることになる。隣合う溝は、所定
の位置関係を精度よく保って形成されるので、ゲート領
域の間隔のバラツキが少なくなる。

〔実　施　例〕

以下、この発明にかかる静電誘導半導体装置の製法を、
その−例をあられす図面を参照しながら詳しく説明する
。

（第１実施例）第１図（ａ）〜（Ｃ）は、請求項１の発明にかかる製法
の一側による静電誘導トランジスタの製造におけるゲー
ト領域形成工程を順を追ってあられす。第２図は、この
静電誘導トランジスタの完成状態をあられす。

第１図（ａ）にみるように、窓２が明いたマスク３を備
え、絶縁層分離基板からなる半導体ウェハ素・材ｌに異
方性エツチングを施すと、第１図（ｂ）にみるように、
単結晶島状領域１ａの表面の窓２の下には溝４が形成さ
れる。単結晶島状領域１ａは絶縁層１ｂを介してポリシ
リコン層ＩＣ内に設けられており、かつ、表面が（１０
０）面となっている。溝４で挟まれた未エツチング個所
は台形状となっていて、この頂部にソース領域が設けら
れる。なお、マスク３は、例えば、半導体ウェハ素材１
の表面を酸化することにより形成したＳｉ０ｇ膜に窓を
明けたものが用いられる。異方性エツチングは、例えば
、ＫＯＨ系のエツチング液を用いてなされる。

請求項１の発明は、このように、ソース領域用の個所を
挟むようにして溝４が表面に設けられた半導体ウェハ１
′を用いて、静電誘導トランジスタ（半導体装置）を作
成するのである。

溝４形成の後、窓２からゲート領域を形成するための不
純物（例えば、ボロン）をイオン注入等により溝４表面
に供給し、ついで、この不純物を熱拡散して、第１図（
Ｃ１にみるように、ゲート領域６を形成する。

その後、電極コンタクトがとれるように、不純物を注入
拡散してＮＩ層としたソース領域７とドレイン領域８の
形成を行うとともに、絶縁層９の形成を行い、さらに、
ゲート電極ｌＯ１ソース電極１１およびドレイン電極１
２を形成し、第２図にみるように、静電誘導トランジス
タ１５を完成させる。完成したトランジスタ１５では、
第２図にみるように、半導体基板１４の一側にゲート領
域６とソース領域７が設けられた構成となっている。

この発明では、上にみたように、溝４を設けておいてか
らゲート領域の形成のための不純物の拡散がなされてお
り、前述のように、ゲート領域間の間隔のバラツキが少
ない。また、不純物の拡散距離が短いため、拡散処理時
間の短縮や処理温度の低減も可能である。

（第２実施例）続いて、請求項２の発明にかかる製法の一側である第２
実施例の説明をおこなう。

静電誘導半導体装置では、高速化も要望されている。静
電誘導半導体装置として、例えば、静電誘導サイリスタ
がある。第１１図にみるように、従来の静電誘導サイリ
スタ５０は、半導体基板５１の一側にカソード（ソース
）領域５２を挟むかたちでゲート領域５３が形成されて
いて、他側にアノード領域５２が形成されている。電流
通路はカソード領域５２とアノード領域５４間に形成さ
れる。前記のように、通常、不純物の拡散速度は、深さ
方向の方が幅方向よりも速い。したがって、不純物が横
方向の所定の位置に達した時点では、不純物は必要以上
に深い位置にまで達している。この不必要な深さ方向の
拡散によって大きく広がった領域骨に応じてゲート接合
面積（ゲート領域の表面積）が大きくなってしまう。

第１２図にみる埋め込みゲート領域５３′を備えた静電
誘導サイリスタ５０′がある。このサイリスタ５０′は
略球状のゲート領域５３′が半導体基板５１’内に埋ま
っていて、領域５３′表面がすべて接合面となっている
から、やはり、ゲート接合面積が大きくなってしまう。

ゲート接合面積が大きいと、これに応じて、ゲート容量
が大きくなり、高速化が阻まれる。つぎに説明する実施
例では、上記のようなしきい値電圧のバラツキの範囲の
縮小だけでなく、ゲート接合面積も減らすことができる
。

第３図（３）〜（ｆ）は、第２実施例による静電誘導サ
イリスクの製造に゛おけるゲート領域形成工程を順を追
っモあられす、第４図は、この静電誘導サイリスタの完
成状態をあられす。

第３図（ａ）にみるように、窓２２・・・２２が明いた
マスク２３を備えたシリコン単結晶ウェハ素材２１に選
択メサ・エツチングを施すと、第３図（ｂｌにみるよう
に、窓２２・・・２２の下に溝２４・・・２４が形成さ
れる。溝２４．２４で挟まれた未エツチング個所は台形
（メサ）状となっていて、この頂部にカソード領域が設
けられる。なお、マスク２３は、例えば、半導体ウェハ
素材２１の表面を酸化することにより形成したＳｉｎ、
膜に窓を明けたものが用いられる。選択メサ・エツチン
グは、例えば、フッ酸と硝酸の混酸からなるエツチング
液を用いてなされる。

ａ２４・・・２４は、底浅の溝であって、幅（横）方向
寸法が深さ方向寸法よりも大きい。この実施例では、幅
方向寸法１１が深さ方向寸法Ｉ！２の約２倍以上になっ
ている。この実施例は、このように、カソード領域用の
個所を挟むようにして幅方向寸法が深さ方向寸法より大
きい溝２４が表面に設けられた半導体ウェハ２１′を用
いて、ａ主誘導サイリスクを作成するのである。

溝２４・・・２４形成の後、第３図（Ｃ）にみるように
、窓２２・・・２２からゲート領域を形成するための不
純物（ボロン）供給源を予め溝２４表面に供給する。こ
こでいう、溝２４表面への不純物供給源の供給とは、例
えば、不純物を溝２４の表面に掻く浅く拡散するか、も
しくは、不純物を溝２４の表面に蒸着する等して、最終
拡散位置のずっと手前の位置に不純物を留めるように与
えることを意味する。不純物供給の後、第３図（ｄｌに
みるように、マスク２３を除去する。

マスク２３除去の後、半導体ウェハ２１′を熱処理する
。熱処理は、第３図（ｅ）にみるように、不純物２５を
所定の位置まで拡散させゲート領域２６・・・２６を形
成すると同時にウェハ２１′表面に絶縁層となる酸化膜
（ＳｉＯＪＷ）　２７を形成するためである。ついで、
溝２４・・・２４で挟まれた個所の上の酸化膜２７に、
第３図（ｆ）にみるように、窓２８・・・２８を明け、
各窓２８から不純物を拡散して、カソード領域２９・・
・２９を各台形状個所の頂部に形成する。このＮ゛層か
らなるカソード領域２９の形成は、カソード電極のオー
ミックコンタクト用のものである。厳密な意味では、こ
のＮ＋層の表面におけるカソード電極との接触領域がカ
ソード領域であるといえる。この後、第４図にみるよう
に、電極３０．３１等を形成する。

以上、第２実施例の要部工程を述べたが、完成したサイ
リスタ３５では、第４図にみるように、半導体基板３４
の一側にゲート領域２６とカソード領域２９が設けられ
、他側にアノード領域（ドレイン領域）３２が設けられ
た構成となっている。ゲート領域２６とカソード領域２
９には、酸化膜２７を通して電極３０．３１が設けられ
、アノード領域３２には電極３３が設けられている。な
お、アノード領域３２の形成については述べなかったが
、例えば、溝２４を形成する前に、半導体ウェハ素材２
１の裏面を逆導電方の領域に変えるように不純物拡散を
行うことにより形成するか、あるいは、ゲート領域２６
の形成と同時に不純物拡散を行って形成するようにする
。

この実施例では、上にみたように、幅方向寸法が深・さ
方向寸法よりも大きい溝２４を設けておいてからゲート
領域の形成のための不純物の拡散がなされている。その
ため、所定の幅（横）方向の拡散到達位置に近づいた位
置から不純物拡散が開始する。したがって、不純物が所
定の到達位置に達するまでに要する時間が短い。このよ
うに拡散処理時間が短いと、深さ方向の拡散が進む度合
が少ない。もちろん、深さ方向の拡散開始位置も従来よ
り深い位置から始まるけれども、深さ方向の拡散開始位
置が前に進んだ以上に、深さ方向の拡散距離の縮小が図
れるので、拡散時間の短縮により、基板表面からみた深
さ方向の不純物到達位置を、従来よりも浅いところにも
ってくることができるのである。溝２４は深さ方向寸法
が幅方向寸法よりも短かいと、深さ方向の拡散開始位置
が前に進む距離よりも拡散時間短縮による深さ方向の拡
散距離縮小が上回るのである。深さ方向の拡散が従来よ
りも浅いと、ゲート接合面積が少なくなり、そのため、
ゲート容量が小さくなって高速化が図れるのである。

なお、上記実施例のように、マスク２３や酸化膜２７が
Ｓｔｏｗからなり、ゲート領域２６形成用の不純物がボ
ロン（Ｂ）である場合、以下のように、ゲート接合面積
をより少なくすることができる。ボロンの５ｉｆｔへの
偏析係数が大きいので、ＳｔｏｗとＳｔウェハの界面付
近Ｒ，Ｒ’では、ボロンがＳｔＯ□内に拡散されＳｔウ
ェハ内での濃度が薄くなり、第３図（ｅｌの部分拡大図
にみるように、偏析効果がないと、ゲート領域２６の端
の拡散が一点鎖線で示す位置まで進むが、偏析効果が大
きいと不純物拡散到達位置が内側に寄り、その分だけゲ
ート接合面積が小さくなるのである。

（第３実施例）続いて、請求項２の発明にかかる製法の他の例である第
３実施例について説明する。

第５図（ａｌ〜（ｄ）は、第３実施例により静電誘導ト
ランジスタを作成する様子を工程順にあられす。

第５図（ａｌにみるように、窓６２・・・６２が明いた
マスク６３を備えたシリコン単結晶ウェハ素材６１にエ
ツチング（ＫＯＨによる異方性エツチング）を施すと、
第５回申）にみるように、窓６２・・・６２の下に溝６
４・・・６４が形成される。溝６４．６４で挟まれた未
エツチング個所は台形（メサ）状となっていて、この頂
部にカソード領域が設けられる。なお、マスク６３は、
Ｎ型用不純物であるリン（Ｐ）を含むリン・ドープ酸化
ＩＪ　（例えば、ＰＳＧ膜）からなる。

溝６４・・・６４は、底浅の溝であって、幅（横）方向
寸法が深さ方向寸法よりも大きくなっている。この実施
例も、このように、カソード領域用の個所を挟むように
して幅方向寸法が深さ方向寸法より大きい溝６４が表面
に設けられた半導体ウェハ６１’を用いて、静電誘導ト
ランジスタを作成する。

溝６４・・・６４形成の後、第５図（Ｃ）にみるように
、ボロン（Ｂ）を溝６４に拡散しゲート領域６５である
２層を積層成長させる。この拡散工程は、例えば、１１
００℃といったような高温処理である。そのため、拡散
工程で、溝６４．６４で挟まれた台形状個所にはマスク
６３からリンが拡散され、ソース領域６６であるＮ９層
ができる。つまり、ゲート領域６５とソース領域６６が
同時に形成されるのである。

最終的には、第５図（ｄｌにみるように、絶縁層６７、
ゲート電極６８、ソース電極６９、および、ドレイン電
極７０等を形成する。

第３実施例では、上にみたように、溝６４を設けておい
て、ゲート領域６５の形成のための不純物の拡散がなさ
れているので、ゲート領域６５の間隔のバラツキが少な
い。また、溝６４は、幅方向寸法が深さ方向寸法よりも
大きいため、小ゲート容量の高速化に通したトランジス
タとなる。

なお、第３実施例では、ゲート領域６５とソース領域６
６がひとつのマスク６３だけで形成されている。従来は
、ゲート領域を形成しておいて、もう−度、ソース領域
形成個所に窓のあるマスクに変えていた。つまり、ゲー
ト領域形成時とソース領域形成時とでマスクが異なるの
である。そのため、マスクがずれゲート領域とソース領
域の位置関係にずれを起こすことがあり、ずれが起きる
と、しきい値電圧のバラツキやゲート・ソース間の耐圧
不良が生じる。ひとつのマスクで事足りる上記実施例は
、これらの問題が起きる心配がない（第４実施例）続いて、請求項２の発明にかかる製法のもうひとつの例
である第４実施例を説明する。

第６図（ａ）〜（ｄｌは、第４実施例により静電誘導ト
ランジスタを作成する様子を工程順にあられす。

第６図（ａ）にみるように、表面にエピタキシャル成長
させたＮ＋層を有するシリコンウェハ素材７１に酸化膜
を形成し、所定の個所に窓７２・・・７２を明けてマス
ク７３を完成させ、このウェハ素材７１にエツチング（
ＫＯＨによる異方性エツチング）をＮ°層よりも深く施
して、第６図（ｂ）にみるように、窓７２・・・７２の
下に溝７４・・・７４を形成する。溝７４．７４で挟ま
れた未エツチング個所は台形（メサ）状となっていて、
この頂部に残るＮ″層がカソード領域７６になっている
。

溝７４・・・７４は、底浅の溝であって、幅（横）方向
寸法が深さ方向寸法よりも大きくなっている、この実施
例も、このように、カソード領域用の個所を挟むように
して幅方向寸法が深さ方向寸法より大きい溝７４が表面
に設けられた半導体ウェハ７１′を用いて、静電誘導ト
ランジスタを作成する。なお、これまでの実施例から分
かるように、カソード領域（ソース領域）用の個所、と
は領域がすでに事実上形成されている場合と、これから
形成される場合の両方を含むものである。

溝７４・・・７４形成の後、第６図（Ｃ）にみるように
、ボロン（Ｂ）を拡散して、溝７４にゲート領域７５で
あるＰ層を形成する。

このようにして、ゲート領域７５とソース７６を形成し
た後、最終的には、第６図（ｄ）にみるように、絶縁層
７７、ゲート電極７８、ソース電極７９、および、ドレ
イン電極８０等を形成する。

第４実施例でも、第３実施例と同様、ゲート領域７５の
間隔のバラツキが少ない。また、溝７４が幅方向寸法が
深さ方向寸法よりも大きいため、小ゲート容量の高速化
トランジスタに通し、しかも、ゲート領域７５とソース
領域７６がひとつのマスク７３でもって形成されており
、マスクずれによるゲート領域とソース領域の間の位置
関係のずれが阻止できる。従来のような膜形成、窓明け
の必要なカソード領域用のＮ゛層形成の工程も要らない
。

（第５実施例）続いて、請求項３の発明にかかる静電誘導半導体装置の
製法の一側である第５実施例について説明する。

第７図（ａ）〜（ｄｌは、第５実施例により静電誘導ト
ランジスタを作成する様子を工程順にあられす。

第７図（ａ）にみるように、窓８２・・・８２が明いた
マスク８３を備えたシリコン単結晶ウェハ素材８１にエ
ツチング（ＫＯＨによる異方性エツチング）を施して、
第７図（ｂ）にみるように、窓８２・・・８２の下に溝
８４・・・８４を形成する。ｉ８４．８４で挟まれた未
エツチング個所は台形（メサ）状となって゛いて、この
頂部にカソード領域が設けられる。なお、マスク８３は
、Ｎ型用不純物であるリン（Ｐ）を含むリン・ドープ酸
化膜（例えば、ＰＳＧ膜）からなる。

溝８４・・・８４は、底浅の溝であって、幅（横）方向
寸法が深さ方向寸法よりも大きくなっている。この実施
例も、このように、カソード領域用の個所を挟むように
して幅方向寸法が深さ方向寸法より大きい溝８４が表面
に設けられた半導体ウェハ８１′を用いて、静電誘導ト
ランジスタを作成する。

＠８４・・・８４形成の後、第７図（Ｃ）にみるように
、選択エピタキシャル法により、溝８４内にゲート領域
８５であるＰ層を積層成長させる。この選択エビタキシ
ャル工程は、例えば、１０５０℃といったような高温処
理である。そのため、溝８４．８４で挟まれた台形状個
所にはマスク８３からリンが拡散され、ソース領域８６
であるＮ＋層を形成する。つまり、ゲート領域８５とソ
ース領域８６が同時に形成されるのである。

最終的には、第７図（ｄ）にみるように、ｋＮ＆Ｍ　８
７、ゲート電極８８、ソース電極８９、および、ドレイ
ン電橋９０等を形成する。

この実施例では、上にみたように、溝８４を設けておい
て、ゲート領域８５を溝８４のうちに積層成長させるよ
うにしているため、ゲート領域８５の端が溝８４の側面
になる。つまり、ゲート領域８５の間隔が溝８４の側面
の位置精度で決まるが、谷溝８４はひとつのマスクで所
定の位置関係を保って明けられた窓の下に正確に形成さ
れていて、谷溝８４の側面の位置精度はすこぶる良好で
ある。したがって、ゲート領域８５の間隔のバラツキが
少なくなる。また、Ｉ＠８４が幅方向寸法が深さ方向寸
法よりも大きいため、ゲート接合面積が少なくなり、ゲ
ート容量が小さくなって高速化に適する。

なお、上記実施例では、ゲート領域８５とソース領域８
６がひとつのマスク８３でもって形成されている。従来
は、ゲート領域を形成しておいて、もう−度、ソース領
域個所に窓のあるマスクを形成していた。そのため、マ
スクがずれゲート領域とソース領域の間の位置関係がず
れ、しきい値電圧のバラツキやゲート・ソース間の耐圧
不良が・生じてしまたが、ひとつのマスクで事足りる第
５実施例は、これらの問題が起きる心配がない。

（第６実施例）続いて、請求項３の発明にかかる静電誘導半導体装置の
製法の他の例である第６実施例を説明する。

第８図（ａ）〜（ｄ）は、第６実施例により静電誘導ト
ランジスタを作成する様子を工程順にあられす。

第８図（ａｌにみるように、表面にエピタキシャル成長
させたＮ″層を有するシリコンウェハ素材９１に酸化膜
を形成し、所定の個所に窓９２・・・９２を明けてマス
ク９３を完成させ、このウェハ素材９１にエツチング（
ＫＯＨによる異方性エツチング）をＮ゛層よりも深く施
して、第８図（ｂｌにみるように、窓９２・・・９２の
下に溝９４・・・９４が形成される。溝９４．９４で挟
まれた未エツチング個所は台形（メサ）状となっていて
、この頂部に残るＮ°層がカソード領域９６となる。

溝９４・・・９４は、底浅の溝であって、幅（横）方向
寸法が深さ方向寸法よりも大きくなっている。この実施
例も、このように、カソード領域用の個所を挟むように
して幅方向寸法が深さ方向寸法より大きい−ａ９４が表
面に設けられた半導体ウェハ９１′を用いて、静電誘導
トランジスタを作成する。

溝９４・・・９４形成の後、第８図（Ｃ）にみるように
、選択エピタキシャル法により、溝９４のうちにゲート
領域９５である２層を積層成長させる。

ゲート領域９５とソース９６を形成した後、最終的には
、第８図（ｄｌにみるように、絶縁層９７、ゲート電極
９８、ソース電極９９、および、ドレイン電極１００等
を形成する。

第６実施例でも、第５実施例と同様、溝９４を設けてお
いて、ゲート領域９５を溝９４のうらに積層成長させて
いるため、ゲート領域９５．９５の間隔のバラツキが少
ない。また、溝９４が幅方向寸法が深さ方向寸法よりも
大きいため、小ゲート容量の高速化トランジスタに適す
る。

なお、第６実施例でも、ゲート領域９５とソース領域９
６がひとつのマスク９３でもって形成されており、マス
クずれによるゲート領域とソース領域の間の位置関係の
ずれが阻止できる。従来のような膜形成、窓明けの必要
なカソード領域用のＮ゛層形成の工程も要らない。

なお、上記第３〜６実施例において、溝を、等方性ドラ
イエツチングや等方性ウェットエツチングでもって形成
し、深さと幅が等しい等方形状の溝としてもよい。また
、６１“、７１＃、８１“、９１“は半導体基板である
。

この発明は、上記実施例に限らない。半導体ウェハ素材
がシリコン単結晶以外の材料を使っているものでもよい
。また、溝の形状が、例えば、矩形状といった他の形状
であってもよい。あるいは、請求項３の発明の製法で、
サイリスタを製造してもよい。なお、言うまでもないが
、静電誘導半導体装置がサイリスタの場合、トランジス
タではソース領域にあたる個所がカソード領域と通称さ
れ、ドレイン領域にあたる個所がアノード領域と通称さ
れる。

〔発明の効果〕

請求項１〜３の発明は、ゲート領域の間隔のバラツキが
少なくなるため、得られた静電誘導半導体装置のしきい
値電圧が従来よりも良く揃う。

さらに、請求項２の発明は、ゲート接合面積を小さ（で
きるため、半導体装置の高速化が図れる

【図面の簡単な説明】

第１図（ａｌ〜（Ｃ１は、請求項１の発明の製法の一側
により静電誘導トランジスタを製造するときの様子を順
を追ってあられす説明図、第２図は、完成状態のトラン
ジスタをあられす模式的断面図、第３図（ａｌ〜（ｆ）
は、請求項２の発明の製法の一側により静電誘導サイリ
スクを製造するときの様子を順を追ってあられす説明図
、第４図は、完成状態のサイリスクをあられす模式的断
面図、第５図＋ａｌ〜（ｄｌ、および、第６図（ａ）〜
（ｄ）は、それぞれ、請求項２の発明の製法の他の例に
より静電誘導トランジスタを製造するときの様子を順を
追ってあられす説明図、第７図（ａｌ〜（ｄ）は、請求
項３の発明の製法の一側により静電誘導トランジスタを
製造するときの様子を順を追ってあられす説明図、第８
図（ａ）〜（ｄｌは、請求項３の発明の製法の他の例に
より静電誘導トランジスタを製造するときの様子を順を
追ってあられす説明図、第９図は、従来の静電誘導トラ
ンジスタの概略構成図、第１０図は、このトランジスタ
の部分拡大図、第１１図、および、第１２図は、それぞ
れ、従来の静電誘導サイリスクの概略構成図である。１′、２１′、６１’、７１′、８１’、９１′・・・
半導体ウェハ　　４．２４．６４．７４．８４．９４・
・・溝　　６．２６．６５．７５．８５．９５・・・ゲ
ート領域　　１４．３４．６１“、７１“、８１“、９
１“・・・半導体基板代理人　弁理士　　松　本　武　彦「−Ｃ− ＣＤ　　　　　　　　　　　　　　　　　　ＣＤト　　
司　　　　　　　　　　　　　Ｄ糠Ｑ　　　　　　　　　　　　　　　　　　　　　℃第９
図第１０図：Ｊ１１図第１２図

Claims

【特許請求の範囲】１、半導体基板の一側にソース領域を挟む形でゲート領
域が形成されている静電誘導半導体装置を得るにあたり
、表面において前記ソース領域用の個所を挟むようにし
て溝が設けられた半導体ウェハを用いるようにし、この
溝にゲート領域を形成するための不純物拡散を行うこと
を特徴とする静電誘導半導体装置の製法。２、半導体基板の一側にソース領域を挟む形でゲート領
域が形成されている静電誘導半導体装置を得るにあたり
、表面において前記ソース領域用の個所を挟むようにし
て溝が設けられていて同溝の幅方向寸法が深さ方向寸法
よりも大きくなっている半導体ウェハを用いるようにし
、この溝にゲート領域を形成するための不純物拡散を行
うことを特徴とする静電誘導半導体装置の製法。３、半導体基板の一側にソース領域を挟む形でゲート領
域が形成されている静電誘導半導体装置を得るにあたり
、表面において前記ソース領域用の個所を挟むようにし
て溝が設けられた半導体ウェハを用いるようにし、この
溝のうちにゲート領域を積層成長させるようにすること
を特徴とする静電誘導半導体装置の製法。