JPH06350104A - 静電誘導型半導体装置 - Google Patents
静電誘導型半導体装置Info
- Publication number
- JPH06350104A JPH06350104A JP13311293A JP13311293A JPH06350104A JP H06350104 A JPH06350104 A JP H06350104A JP 13311293 A JP13311293 A JP 13311293A JP 13311293 A JP13311293 A JP 13311293A JP H06350104 A JPH06350104 A JP H06350104A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor device
- electrode
- electrostatic induction
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 高周波特性を維持できると共に、面積効率の
優れた静電誘導型半導体装置を提供するものである。 【構成】 Ｎ- ドレイン層２とＮソース層４との間にＰ
+ 埋め込み棒状ゲート３を埋め込んだ静電誘導型半導体
装置におけるゲート電極引出し構造を改良し、最上層の
Ｎソース層４に孤立した複数の電極取出し穴５を設け、
それらの電極取出し穴５を電極形成用金属膜で互いに連
結してゲート電極を形成している。
優れた静電誘導型半導体装置を提供するものである。 【構成】 Ｎ- ドレイン層２とＮソース層４との間にＰ
+ 埋め込み棒状ゲート３を埋め込んだ静電誘導型半導体
装置におけるゲート電極引出し構造を改良し、最上層の
Ｎソース層４に孤立した複数の電極取出し穴５を設け、
それらの電極取出し穴５を電極形成用金属膜で互いに連
結してゲート電極を形成している。
Description
【０００１】
【産業上の利用分野】本発明は、埋め込みゲート構造の
静電誘導型半導体装置に関する。
静電誘導型半導体装置に関する。
【０００２】
【従来の技術】従来、大電力用の静電誘導型半導体装置
には、高耐圧化や圧接マウントによる大電力化に適して
いる等の理由により、専ら埋め込みゲート構造が採用さ
れている。又、最近では大電力と高速性との両方を同時
に兼ね備える要求が強くなっており、中にはソース層を
細分割化した構造を採用し、許容損失Ｐｔが４００〜５
００Ｗ程度で遮断周波数Ｆｔが数１０ＭＨｚのものも開
発されている。
には、高耐圧化や圧接マウントによる大電力化に適して
いる等の理由により、専ら埋め込みゲート構造が採用さ
れている。又、最近では大電力と高速性との両方を同時
に兼ね備える要求が強くなっており、中にはソース層を
細分割化した構造を採用し、許容損失Ｐｔが４００〜５
００Ｗ程度で遮断周波数Ｆｔが数１０ＭＨｚのものも開
発されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た静電誘導型半導体装置の場合、ソース層を細分割化す
る方式を採用しているので、素子面積中のゲート電極引
出し帯の面積がソース面積よりも約２５％大きくなり、
面積効率が悪くなるという欠点がある。
た静電誘導型半導体装置の場合、ソース層を細分割化す
る方式を採用しているので、素子面積中のゲート電極引
出し帯の面積がソース面積よりも約２５％大きくなり、
面積効率が悪くなるという欠点がある。
【０００４】本発明は、かかる問題点を解決すべくなさ
れたもので、その技術的課題は、高周波特性を維持でき
ると共に、面積効率の優れた静電誘導型半導体装置を提
供することにある。
れたもので、その技術的課題は、高周波特性を維持でき
ると共に、面積効率の優れた静電誘導型半導体装置を提
供することにある。
【０００５】
【課題を解決するための手段】本発明によれば、所定種
の導電型のドレイン層及びソース層の間に該所定種とは
反対種の導電型のゲート層を埋め込んで成る静電誘導型
半導体装置において、ソース層は最上層に位置すると共
に、孤立した複数の電極取出し穴を有し、更に、複数の
電極取出し穴を通してゲート層に接続され、且つ互いに
連結されたゲート電極を含む静電誘導型半導体装置が得
られる。
の導電型のドレイン層及びソース層の間に該所定種とは
反対種の導電型のゲート層を埋め込んで成る静電誘導型
半導体装置において、ソース層は最上層に位置すると共
に、孤立した複数の電極取出し穴を有し、更に、複数の
電極取出し穴を通してゲート層に接続され、且つ互いに
連結されたゲート電極を含む静電誘導型半導体装置が得
られる。
【０００６】又、本発明によれば、所定種の導電型のド
レイン層及びソース層の間に該所定種とは反対種の導電
型のゲート層を埋め込んで成る静電誘導型半導体装置に
おいて、ソース層は最上層に位置すると共に、孤立した
複数の電極取出し穴を有し、更に、複数の電極取出し穴
の内面にゲート層と同一導電型の不純物を拡散させると
共に、該ゲート層と同一導電型の導電層を該複数の電極
取出し穴内に設けることにより、該ゲート層と接続され
たゲート電極を含む静電誘導型半導体装置が得られる。
レイン層及びソース層の間に該所定種とは反対種の導電
型のゲート層を埋め込んで成る静電誘導型半導体装置に
おいて、ソース層は最上層に位置すると共に、孤立した
複数の電極取出し穴を有し、更に、複数の電極取出し穴
の内面にゲート層と同一導電型の不純物を拡散させると
共に、該ゲート層と同一導電型の導電層を該複数の電極
取出し穴内に設けることにより、該ゲート層と接続され
たゲート電極を含む静電誘導型半導体装置が得られる。
【０００７】更に、本発明によれば、上記静電誘導型半
導体装置において、ゲート電極のうちの電極取出し穴内
の層は、複数の電極取出し穴に対するポリシリコンの選
択的な成長により形成され、ソース層とゲート層とが平
坦化された静電誘導型半導体装置が得られる。
導体装置において、ゲート電極のうちの電極取出し穴内
の層は、複数の電極取出し穴に対するポリシリコンの選
択的な成長により形成され、ソース層とゲート層とが平
坦化された静電誘導型半導体装置が得られる。
【０００８】
【実施例】以下に実施例を挙げ、本発明の静電誘導型半
導体装置について、図面を参照して詳細に説明する。
導体装置について、図面を参照して詳細に説明する。
【０００９】図１は、本発明の第１実施例に係る静電誘
導型トランジスタ素子の中途構成を示したもので、同図
（ａ）はその平面図であり、同図（ｂ），（ｃ），
（ｄ），（ｅ）はそれぞれ同図（ａ）におけるＡ−Ａ´
方向，Ｂ−Ｂ´方向，Ｃ−Ｃ´方向，Ｄ−Ｄ´方向にお
ける断面図である。
導型トランジスタ素子の中途構成を示したもので、同図
（ａ）はその平面図であり、同図（ｂ），（ｃ），
（ｄ），（ｅ）はそれぞれ同図（ａ）におけるＡ−Ａ´
方向，Ｂ−Ｂ´方向，Ｃ−Ｃ´方向，Ｄ−Ｄ´方向にお
ける断面図である。
【００１０】この静電誘導型トランジスタ素子の製造過
程では、先ずＮ+ シリコン基板であるＮ+ ドレインオー
ミック層１上にＮ- エピタキシャル成長によりＮ- ドレ
イン層２を成長させてＮ- オンＮ+ 構造のシリコンウェ
ハーを得た後、このシリコンウェハーの表面に熱酸化膜
技術と写真食刻技術とを用いて選択的にゲート用の窓開
けを行うことにより、埋め込み棒状ゲート３を形成す
る。因みに、シリコンウェハーはＮ- シリコン基板であ
るＮ- ドレイン層２の裏面からリンやアンチモンを拡散
させてＮ+ ドレインオーミック層１を形成して得るよう
にしても良い。
程では、先ずＮ+ シリコン基板であるＮ+ ドレインオー
ミック層１上にＮ- エピタキシャル成長によりＮ- ドレ
イン層２を成長させてＮ- オンＮ+ 構造のシリコンウェ
ハーを得た後、このシリコンウェハーの表面に熱酸化膜
技術と写真食刻技術とを用いて選択的にゲート用の窓開
けを行うことにより、埋め込み棒状ゲート３を形成す
る。因みに、シリコンウェハーはＮ- シリコン基板であ
るＮ- ドレイン層２の裏面からリンやアンチモンを拡散
させてＮ+ ドレインオーミック層１を形成して得るよう
にしても良い。
【００１１】次に、ＢＢｒ3 等によるＰ形選択拡散を施
して棒状ゲート３をＰ+ と成すと共に、埋め込みＰ+ 平
板電極３´を形成し、その上にＳｉＣｌ4 等によるＮ形
エピタキシャル成長により最上層となるＮソース層４を
形成した後、更にＮソース層４上のＰ+ 平板電極３´に
対応する部分に、通常の写真食刻技術と沸酸硝酸系のシ
リコンエッチングとを用いて複数の電極取出し穴５と枠
状の電極取出し穴５´とを形成する。
して棒状ゲート３をＰ+ と成すと共に、埋め込みＰ+ 平
板電極３´を形成し、その上にＳｉＣｌ4 等によるＮ形
エピタキシャル成長により最上層となるＮソース層４を
形成した後、更にＮソース層４上のＰ+ 平板電極３´に
対応する部分に、通常の写真食刻技術と沸酸硝酸系のシ
リコンエッチングとを用いて複数の電極取出し穴５と枠
状の電極取出し穴５´とを形成する。
【００１２】図２は、この静電誘導型トランジスタ素子
の中途製品に金属配線パターン（電極金属膜）を施した
静電誘導型トランジスタの構成を示したもので、同図
（ａ）はその平面図であり、同図（ｂ），（ｃ），
（ｄ），（ｅ）はそれぞれ同図（ａ）におけるＥ−Ｅ´
方向，Ｆ−Ｆ´方向，Ｇ−Ｇ´方向，Ｈ−Ｈ´方向にお
ける断面図である。
の中途製品に金属配線パターン（電極金属膜）を施した
静電誘導型トランジスタの構成を示したもので、同図
（ａ）はその平面図であり、同図（ｂ），（ｃ），
（ｄ），（ｅ）はそれぞれ同図（ａ）におけるＥ−Ｅ´
方向，Ｆ−Ｆ´方向，Ｇ−Ｇ´方向，Ｈ−Ｈ´方向にお
ける断面図である。
【００１３】ここでは更に所定方向（縦方向）における
電極取出し穴５同士と枠状の電極取出し穴５´上の一縁
部とが連結されるように、各電極取出し穴５，５´上に
アルミニウム等の金属膜を膜成して枠状のゲート電極８
及び櫛状のゲート電極６を形成すると共に、ゲート電極
６と分離されて入り組んだ形にソース電極７を形成す
る。又、ＳｉＯ2 スパッタ膜やポリイミド膜等の絶縁被
膜９により、Ｆ−Ｆ´方向領域でゲート電極６とソース
電極７との間を層間絶縁する。
電極取出し穴５同士と枠状の電極取出し穴５´上の一縁
部とが連結されるように、各電極取出し穴５，５´上に
アルミニウム等の金属膜を膜成して枠状のゲート電極８
及び櫛状のゲート電極６を形成すると共に、ゲート電極
６と分離されて入り組んだ形にソース電極７を形成す
る。又、ＳｉＯ2 スパッタ膜やポリイミド膜等の絶縁被
膜９により、Ｆ−Ｆ´方向領域でゲート電極６とソース
電極７との間を層間絶縁する。
【００１４】この構造の静電誘導型半導体装置の場合、
従来のものに比べてＰ+ 平板電極３´の面積が１０％以
下となるため、素子の面積効率が１５％以上向上する。
従来のものに比べてＰ+ 平板電極３´の面積が１０％以
下となるため、素子の面積効率が１５％以上向上する。
【００１５】次に、本発明の第２実施例を説明する。図
３（ａ）〜（ｆ）は第２実施例に係る静電誘導型トラン
ジスタの製造工程をそれぞれ段階別に部分側面図により
示したものである。（ａ）に示す初期段階では先の実施
例と同様なＮ- オンＮ+ 構造のシリコンウェハー上にＰ
+ 平板電極３´，Ｎソース層４を設けた状態の中途構成
におけるＮソース層４上にＳｉＯ2 膜の選択開孔を通常
の写真食刻手法で行っている。（ｂ）に示す次段階では
フッ酸，硝酸系のシリコンエッチング液によりＰ+ 平板
電極３´が露出されるように電極取出し穴５を形成して
いる。
３（ａ）〜（ｆ）は第２実施例に係る静電誘導型トラン
ジスタの製造工程をそれぞれ段階別に部分側面図により
示したものである。（ａ）に示す初期段階では先の実施
例と同様なＮ- オンＮ+ 構造のシリコンウェハー上にＰ
+ 平板電極３´，Ｎソース層４を設けた状態の中途構成
におけるＮソース層４上にＳｉＯ2 膜の選択開孔を通常
の写真食刻手法で行っている。（ｂ）に示す次段階では
フッ酸，硝酸系のシリコンエッチング液によりＰ+ 平板
電極３´が露出されるように電極取出し穴５を形成して
いる。
【００１６】（ｃ）に示す中間段階では（ｂ）の状態か
らＢＢｒ3 等の液体拡散源を用いて電極取出し穴５の内
部表面にＰ+ 拡散を施してＰ+ 拡散層１０を形成してい
る。（ｄ）に示す次段階では（ｃ）の状態から例えばＳ
ｉＣｌ4 を用いて１０００℃以下の低温度条件下でエピ
タキシャル成長等により電極取出し穴５の内部にポリシ
リコン層１１を形成している。このポリシリコン層１１
はＣＶＤ法等によっても形成することができる。ポリシ
リコン層１１を成長した後、引き続いてＢＢｒ3 等の拡
散源を用いてポリシリコン層１１をＰ+ 層に変える。
らＢＢｒ3 等の液体拡散源を用いて電極取出し穴５の内
部表面にＰ+ 拡散を施してＰ+ 拡散層１０を形成してい
る。（ｄ）に示す次段階では（ｃ）の状態から例えばＳ
ｉＣｌ4 を用いて１０００℃以下の低温度条件下でエピ
タキシャル成長等により電極取出し穴５の内部にポリシ
リコン層１１を形成している。このポリシリコン層１１
はＣＶＤ法等によっても形成することができる。ポリシ
リコン層１１を成長した後、引き続いてＢＢｒ3 等の拡
散源を用いてポリシリコン層１１をＰ+ 層に変える。
【００１７】（ｅ）に示す後期段階では全面をＳｉＯ2
で被覆している。（ｆ）に示す最終段階では（ｅ）の状
態からＮ+ ソースオーミック層１２を形成するための窓
開けと、ＰｏＣｌ3 を拡散源とするＮ+ 拡散とを行った
後、各電極用のＳｉＯ2 膜を開孔してＡｌ等の電極金属
を真空蒸着やスパッタ等により形成し、通常の写真食刻
手法によりゲート電極金属膜とソース電極金属膜とを分
離し、ゲート電極６，ソース電極７を形成する。
で被覆している。（ｆ）に示す最終段階では（ｅ）の状
態からＮ+ ソースオーミック層１２を形成するための窓
開けと、ＰｏＣｌ3 を拡散源とするＮ+ 拡散とを行った
後、各電極用のＳｉＯ2 膜を開孔してＡｌ等の電極金属
を真空蒸着やスパッタ等により形成し、通常の写真食刻
手法によりゲート電極金属膜とソース電極金属膜とを分
離し、ゲート電極６，ソース電極７を形成する。
【００１８】この構成の静電誘導型半導体装置によれ
ば、電極取出し穴５が埋められて平坦化されるため、配
線パターンの厚さ（金属膜の厚さ）を余り厚くしなくて
も済み、パターン形成の歩留りも良好となる。表１は、
この静電誘導型半導体装置に対する性能検査の結果を従
来のものと比較して示したものである。
ば、電極取出し穴５が埋められて平坦化されるため、配
線パターンの厚さ（金属膜の厚さ）を余り厚くしなくて
も済み、パターン形成の歩留りも良好となる。表１は、
この静電誘導型半導体装置に対する性能検査の結果を従
来のものと比較して示したものである。
【００１９】
【表１】
【００２０】表１からは、この静電誘導型半導体装置の
場合、ソース面積／素子面積，許容損失ＰT ，遮断周波
数ＦT 及び動作切り換え時間（オンオフ時間）が従来の
ものと比べて改善されていることが判る。このことは、
本実施例の静電誘導型半導体装置によれば、高周波特性
を維持したまま素子の面積効率を向上させることができ
ると共に、高速大電力に適応し得ることを示唆してい
る。
場合、ソース面積／素子面積，許容損失ＰT ，遮断周波
数ＦT 及び動作切り換え時間（オンオフ時間）が従来の
ものと比べて改善されていることが判る。このことは、
本実施例の静電誘導型半導体装置によれば、高周波特性
を維持したまま素子の面積効率を向上させることができ
ると共に、高速大電力に適応し得ることを示唆してい
る。
【００２１】尚、第１及び第２の実施例では静電誘導型
トランジスタに関して説明したが、例えば静電誘導型サ
イリスタ等，他の静電誘導型半導体装置を構成すること
もできる。
トランジスタに関して説明したが、例えば静電誘導型サ
イリスタ等，他の静電誘導型半導体装置を構成すること
もできる。
【００２２】
【発明の効果】以上に説明したように、本発明の静電誘
導型半導体装置によれば、埋め込みゲート構造のゲート
電極引出し構造を改良しているので、高周波特性を維持
したまま素子の面積効率を向上させることができると共
に、高速大電力に十分適応可能になる。
導型半導体装置によれば、埋め込みゲート構造のゲート
電極引出し構造を改良しているので、高周波特性を維持
したまま素子の面積効率を向上させることができると共
に、高速大電力に十分適応可能になる。
【図１】本発明の第１実施例に係る静電誘導型半導体素
子の中途構成を示したもので、同図（ａ）はその平面図
であり、同図（ｂ），（ｃ），（ｄ），（ｅ）はそれぞ
れ同図（ａ）における異なる方向に関しての断面図であ
る。
子の中途構成を示したもので、同図（ａ）はその平面図
であり、同図（ｂ），（ｃ），（ｄ），（ｅ）はそれぞ
れ同図（ａ）における異なる方向に関しての断面図であ
る。
【図２】図１に示す静電誘導型トランジスタ素子の中途
製品に金属配線パターンを施した静電誘導型トランジス
タの構成を示したもので、同図（ａ）はその平面図であ
り、同図（ｂ），（ｃ），（ｄ），（ｅ）はそれぞれ同
図（ａ）における異なる方向に関しての断面図である。
製品に金属配線パターンを施した静電誘導型トランジス
タの構成を示したもので、同図（ａ）はその平面図であ
り、同図（ｂ），（ｃ），（ｄ），（ｅ）はそれぞれ同
図（ａ）における異なる方向に関しての断面図である。
【図３】（ａ）〜（ｆ）は本発明の第２実施例に係る静
電誘導型トランジスタの製造工程をそれぞれ段階別に部
分側面図により示したものである。
電誘導型トランジスタの製造工程をそれぞれ段階別に部
分側面図により示したものである。
１ Ｎ+ ドレインオーミック層 ２ Ｎ- ドレイン層 ３ 棒状ゲート ３´ Ｐ+ 平板電極 ４ Ｎソース層 ５，５´ 電極取出し穴 ６，８ ゲート電極 ７ ソース電極 ９ 絶縁膜 １０ Ｐ+ 拡散層 １１ ポリシリコン層 １２ Ｎ+ ソースオーミック層
Claims (3)
- 【請求項１】 所定種の導電型のドレイン層及びソース
層の間に該所定種とは反対種の導電型のゲート層を埋め
込んで成る静電誘導型半導体装置において、前記ソース
層は最上層に位置すると共に、孤立した複数の電極取出
し穴を有し、更に、前記複数の電極取出し穴を通して前
記ゲート層に接続され、且つ互いに連結されたゲート電
極を含むことを特徴とする静電誘導型半導体装置。 - 【請求項２】 所定種の導電型のドレイン層及びソース
層の間に該所定種とは反対種の導電型のゲート層を埋め
込んで成る静電誘導型半導体装置において、前記ソース
層は最上層に位置すると共に、孤立した複数の電極取出
し穴を有し、更に、前記複数の電極取出し穴の内面に前
記ゲート層と同一導電型の不純物を拡散させると共に、
該ゲート層と同一導電型の導電層を該複数の電極取出し
穴内に設けることにより、該ゲート層と接続されたゲー
ト電極を含むことを特徴とする静電誘導型半導体装置。 - 【請求項３】 請求項２記載の静電誘導型半導体装置に
おいて、前記ゲート電極のうちの前記電極取出し穴内の
導電層は、前記複数の電極取出し穴に対するポリシリコ
ンの選択的な成長により形成され、前記ソース層と前記
ゲート層とが平坦化されたことを特徴とする静電誘導型
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5133112A JP2916975B2 (ja) | 1993-06-03 | 1993-06-03 | 静電誘導型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5133112A JP2916975B2 (ja) | 1993-06-03 | 1993-06-03 | 静電誘導型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06350104A true JPH06350104A (ja) | 1994-12-22 |
| JP2916975B2 JP2916975B2 (ja) | 1999-07-05 |
Family
ID=15097094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5133112A Expired - Fee Related JP2916975B2 (ja) | 1993-06-03 | 1993-06-03 | 静電誘導型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2916975B2 (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5350684A (en) * | 1976-10-19 | 1978-05-09 | Mitsubishi Electric Corp | Vertical junction type field effect transistor |
| JPS53147469A (en) * | 1977-05-27 | 1978-12-22 | Nippon Telegr & Teleph Corp <Ntt> | Vertical field effect transistor and production of the same |
| JPS5951575A (ja) * | 1982-09-17 | 1984-03-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH01138763A (ja) * | 1987-07-22 | 1989-05-31 | Matsushita Electric Works Ltd | 静電誘導半導体装置の製法 |
| JPH0395973A (ja) * | 1989-09-07 | 1991-04-22 | Matsushita Electric Works Ltd | 切り込みゲート構造の形成方法 |
| JPH06232419A (ja) * | 1993-01-29 | 1994-08-19 | Shodenryoku Kosoku Tsushin Kenkyusho:Kk | リセスゲート型静電誘導トランジスタ及びその製造方法 |
-
1993
- 1993-06-03 JP JP5133112A patent/JP2916975B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5350684A (en) * | 1976-10-19 | 1978-05-09 | Mitsubishi Electric Corp | Vertical junction type field effect transistor |
| JPS53147469A (en) * | 1977-05-27 | 1978-12-22 | Nippon Telegr & Teleph Corp <Ntt> | Vertical field effect transistor and production of the same |
| JPS5951575A (ja) * | 1982-09-17 | 1984-03-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH01138763A (ja) * | 1987-07-22 | 1989-05-31 | Matsushita Electric Works Ltd | 静電誘導半導体装置の製法 |
| JPH0395973A (ja) * | 1989-09-07 | 1991-04-22 | Matsushita Electric Works Ltd | 切り込みゲート構造の形成方法 |
| JPH06232419A (ja) * | 1993-01-29 | 1994-08-19 | Shodenryoku Kosoku Tsushin Kenkyusho:Kk | リセスゲート型静電誘導トランジスタ及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2916975B2 (ja) | 1999-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5432104A (en) | Method for fabricating a vertical bipolar transistor with reduced parasitic capacitance between base and collector regions | |
| JP2599550B2 (ja) | 横型バイポーラ・トランジスタの製造方法 | |
| JPH06177154A (ja) | Ｍｏｓ ｆｅｔの製造方法と構造 | |
| US4738624A (en) | Bipolar transistor structure with self-aligned device and isolation and fabrication process therefor | |
| JPS6252963A (ja) | バイポ−ラトランジスタの製造方法 | |
| JPS5974674A (ja) | 絶縁ゲ−ト半導体装置とその製造法 | |
| JPH04280456A (ja) | 半導体装置及びその製造方法 | |
| US5913130A (en) | Method for fabricating a power device | |
| JPH06350104A (ja) | 静電誘導型半導体装置 | |
| JPH04240733A (ja) | 薄膜トランジスタの製造方法 | |
| JPS5828731B2 (ja) | ゼツエンキバンジヨウヘノ シリコンソウサクセイホウホウ | |
| JPH0669430A (ja) | 半導体装置の製造方法 | |
| JP3321527B2 (ja) | 半導体装置の製造方法 | |
| JPS58159348A (ja) | 半導体装置の分離方法 | |
| JPS6230494B2 (ja) | ||
| JP2880892B2 (ja) | 半導体装置の製造方法 | |
| JP3703427B2 (ja) | Ｍｏｓ電界効果トランジスタ | |
| JPS59215741A (ja) | 半導体集積回路装置の製造方法 | |
| JPH01214064A (ja) | 絶縁ゲート電界効果トランジスタおよびその製造方法 | |
| JPS5815944B2 (ja) | 半導体装置 | |
| JPS58197882A (ja) | 半導体装置の製造方法 | |
| JP2812282B2 (ja) | 半導体装置の製造方法 | |
| JPH01187864A (ja) | バイポーラトランジスタおよびその製造方法 | |
| JPH0332232B2 (ja) | ||
| JPS62219916A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990310 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |