JPH06232419A - リセスゲート型静電誘導トランジスタ及びその製造方法 - Google Patents
リセスゲート型静電誘導トランジスタ及びその製造方法Info
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- JPH06232419A JPH06232419A JP1397293A JP1397293A JPH06232419A JP H06232419 A JPH06232419 A JP H06232419A JP 1397293 A JP1397293 A JP 1397293A JP 1397293 A JP1397293 A JP 1397293A JP H06232419 A JPH06232419 A JP H06232419A
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Abstract
(57)【要約】
【目的】本発明は、ゲート抵抗の低減、ゲート・ドレイ
ン間静電容量の低減及びゲート・ソース間静電容量の低
減により、動作周波数をトランジスタの品質を損なうこ
となく向上させ得るリセスゲート型静電誘導トランジス
タ及びその製造方法を提供することを目的とする。 【構成】本発明は、高抵抗シリコン気相エピタキシャル
層２２にＵ溝２３を形成し、このＵ溝２３にゲート２８
を形成するリセスゲート型静電誘導トランジスタにおい
て、前記ゲート２８を前記Ｕ溝２３の端部より張り出さ
ないように形成すると共にゲート配線をタングステン薄
膜３０によりタングステンメタル配線にしたものであ
る。
ン間静電容量の低減及びゲート・ソース間静電容量の低
減により、動作周波数をトランジスタの品質を損なうこ
となく向上させ得るリセスゲート型静電誘導トランジス
タ及びその製造方法を提供することを目的とする。 【構成】本発明は、高抵抗シリコン気相エピタキシャル
層２２にＵ溝２３を形成し、このＵ溝２３にゲート２８
を形成するリセスゲート型静電誘導トランジスタにおい
て、前記ゲート２８を前記Ｕ溝２３の端部より張り出さ
ないように形成すると共にゲート配線をタングステン薄
膜３０によりタングステンメタル配線にしたものであ
る。
Description
【０００１】
【産業上の利用分野】本発明はシリコンエピタキシャル
層にＵ溝を切り込み、その底部に制御電極であるゲート
を形成するリセスゲート型静電誘導トランジスタ及びそ
の製造方法に関するものである。
層にＵ溝を切り込み、その底部に制御電極であるゲート
を形成するリセスゲート型静電誘導トランジスタ及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】近年、無線通信の分野においては、これ
までのアナログ信号を使った通信からデジタル信号を使
った通信が脚光を浴びている。特に、次世代デジタル無
線通信として１〜３ＧＨｚ（ギガヘルツ）の周波数を使
った携帯移動通信が計画されている。静電誘導トランジ
スタ（ＳＩＴ）は、既にパワー用高周波素子として実用
化されているが、その不飽和３極管電圧電流特性から予
測される線形性、低歪特性、また素子構造からくる高周
波動作性など優れた特徴を有するデバイスである。次世
代デジタル無線通信における線形変調信号の増幅には増
幅回路の低歪特性が必須で、ＳＩＴは正に線形変調信号
の高周波低歪増幅素子として最適であり、近年、注目を
集めている。
までのアナログ信号を使った通信からデジタル信号を使
った通信が脚光を浴びている。特に、次世代デジタル無
線通信として１〜３ＧＨｚ（ギガヘルツ）の周波数を使
った携帯移動通信が計画されている。静電誘導トランジ
スタ（ＳＩＴ）は、既にパワー用高周波素子として実用
化されているが、その不飽和３極管電圧電流特性から予
測される線形性、低歪特性、また素子構造からくる高周
波動作性など優れた特徴を有するデバイスである。次世
代デジタル無線通信における線形変調信号の増幅には増
幅回路の低歪特性が必須で、ＳＩＴは正に線形変調信号
の高周波低歪増幅素子として最適であり、近年、注目を
集めている。
【０００３】ＳＩＴに関してはいろいろな構造が提案・
実用化されているが、これまでに通信用パワー素子とし
て、シリコンの気相エピタキシャル成長層にＵ型の溝を
切り込み、その底部に制御電極であるゲートを形成した
リセスゲート型ＳＩＴの開発が行われている。リセスゲ
ート型ＳＩＴは、比較的構造が簡単な上、製造工程数が
少なく、製造が容易である。したがって、リセスゲート
型ＳＩＴが３ＧＨｚ程度まで動作周波数を改善する事が
できれば、工業的に非常に有益であると考えられる。
実用化されているが、これまでに通信用パワー素子とし
て、シリコンの気相エピタキシャル成長層にＵ型の溝を
切り込み、その底部に制御電極であるゲートを形成した
リセスゲート型ＳＩＴの開発が行われている。リセスゲ
ート型ＳＩＴは、比較的構造が簡単な上、製造工程数が
少なく、製造が容易である。したがって、リセスゲート
型ＳＩＴが３ＧＨｚ程度まで動作周波数を改善する事が
できれば、工業的に非常に有益であると考えられる。
【０００４】図３は従来のリセスゲート型ＳＩＴの断面
構造図であり、図４（イ）〜（ヘ）は同じく製造工程図
である。即ち、シリコン基板１上に高抵抗シリコン気相
エピタキシャル層２を形成し、酸化によりシリコン酸化
膜３を形成した後、ドライエッチングによりエピタキシ
ャル層２にＵ溝４を切り込む。酸化および異方性ドライ
エッチング技術により切り込んだＵ溝４の側壁部にのみ
保護膜５を形成する。イオン注入と高温熱処理により、
ゲート拡散層６を形成し、ゲート拡散層６と同種の不純
物を固溶限近くまでドープした低抵抗多結晶シリコン７
をＣＶＤ（化学的気相堆積）法により形成する。フォト
工程とドライエッチ工程により、Ｕ溝４部分を埋め込む
形で、その部分と配線の引き出し部以外の多結晶シリコ
ン７を取り除く。さらに、タングステン（Ｗ）の選択Ｃ
ＶＤ法により多結晶シリコン７部分にのみタングステン
薄膜を形成し、熱処理によりタングステンシリサイド
（ＷＳｉ2 ）８を形成する。ＣＶＤ法によりシリコン酸
化膜を堆積して、ソース部分の開孔を行い、イオン注入
によりソース拡散層９を形成する。ＣＶＤ法により層間
絶縁膜１０を形成し、スパッタ等によりアルミニウム薄
膜を堆積して配線１１を形成する。最後に保護膜１２を
形成する。
構造図であり、図４（イ）〜（ヘ）は同じく製造工程図
である。即ち、シリコン基板１上に高抵抗シリコン気相
エピタキシャル層２を形成し、酸化によりシリコン酸化
膜３を形成した後、ドライエッチングによりエピタキシ
ャル層２にＵ溝４を切り込む。酸化および異方性ドライ
エッチング技術により切り込んだＵ溝４の側壁部にのみ
保護膜５を形成する。イオン注入と高温熱処理により、
ゲート拡散層６を形成し、ゲート拡散層６と同種の不純
物を固溶限近くまでドープした低抵抗多結晶シリコン７
をＣＶＤ（化学的気相堆積）法により形成する。フォト
工程とドライエッチ工程により、Ｕ溝４部分を埋め込む
形で、その部分と配線の引き出し部以外の多結晶シリコ
ン７を取り除く。さらに、タングステン（Ｗ）の選択Ｃ
ＶＤ法により多結晶シリコン７部分にのみタングステン
薄膜を形成し、熱処理によりタングステンシリサイド
（ＷＳｉ2 ）８を形成する。ＣＶＤ法によりシリコン酸
化膜を堆積して、ソース部分の開孔を行い、イオン注入
によりソース拡散層９を形成する。ＣＶＤ法により層間
絶縁膜１０を形成し、スパッタ等によりアルミニウム薄
膜を堆積して配線１１を形成する。最後に保護膜１２を
形成する。
【０００５】
【発明が解決しようとする課題】上記リセスゲート型Ｓ
ＩＴの動作周波数特性の一例として、電力利得の周波数
依存性を図５に示す。動作周波数に対して３ｄＢ／ｏｃ
ｔで減衰している電力利得を最大安定利得（ＭＳＧ）と
称し、これに対して６ｄＢ／ｏｃｔで減衰している電力
利得を最大有能電力利得（ＭＡＧ）と称する。また、Ｍ
ＳＧからＭＡＧへと変化する周波数をｆk=1 とする。Ｍ
ＳＧ，ＭＡＧ，ｆk=1 は、トランジスタの動作周波数性
能を論じる際の一般的な指標である。
ＩＴの動作周波数特性の一例として、電力利得の周波数
依存性を図５に示す。動作周波数に対して３ｄＢ／ｏｃ
ｔで減衰している電力利得を最大安定利得（ＭＳＧ）と
称し、これに対して６ｄＢ／ｏｃｔで減衰している電力
利得を最大有能電力利得（ＭＡＧ）と称する。また、Ｍ
ＳＧからＭＡＧへと変化する周波数をｆk=1 とする。Ｍ
ＳＧ，ＭＡＧ，ｆk=1 は、トランジスタの動作周波数性
能を論じる際の一般的な指標である。
【０００６】リセスゲート型ＳＩＴの動作周波数を向上
するためには、図５において、ＭＳＧを図中の上矢印Ａ
１の高利得方向に、しかもｆk=1 を右矢印Ａ２の高周波
側にもっていかなければならない。ＳＩＴの高周波等価
回路は基本的にはπ型等価回路である。このπ型等価回
路にゲート、ソース、ドレインそれぞれに抵抗とインダ
クタンスを追加した等価回路を考えて、検討した結果、 （１）ゲート抵抗Ｒｇとゲート・ソース間静電容量Ｃｇ
ｓの低減による周波数ｆk=1 の高周波側への移動 （２）ゲート・ドレイン間容量Ｃｇｄの低減に基づくＭ
ＳＧの高利得化 によって、高動作周波数化が達成可能であることがわか
った。
するためには、図５において、ＭＳＧを図中の上矢印Ａ
１の高利得方向に、しかもｆk=1 を右矢印Ａ２の高周波
側にもっていかなければならない。ＳＩＴの高周波等価
回路は基本的にはπ型等価回路である。このπ型等価回
路にゲート、ソース、ドレインそれぞれに抵抗とインダ
クタンスを追加した等価回路を考えて、検討した結果、 （１）ゲート抵抗Ｒｇとゲート・ソース間静電容量Ｃｇ
ｓの低減による周波数ｆk=1 の高周波側への移動 （２）ゲート・ドレイン間容量Ｃｇｄの低減に基づくＭ
ＳＧの高利得化 によって、高動作周波数化が達成可能であることがわか
った。
【０００７】ゲート抵抗Ｒｇに関しては、従来構造では
タングステン・シリサイド（ＷＳｉ2 ）／多結晶シリコ
ンの二層構造（図３の７，８）をゲート配線材料に採用
していた。従って、ゲート抵抗Ｒｇを低減するために
は、ゲート配線材料として、これよりも低抵抗な配線材
料への変更を行わなければならない。しかも、デバイス
の品質上配線に要求される高いマイグレイション耐性、
段差部の被覆性、シリコンとの良好なオーミックコンタ
クトなどを満足する材料でなければならない。近年、注
目を集めているチタンやモリブデンなどの高融点金属が
かなり有望な配線材料であると考えられる。
タングステン・シリサイド（ＷＳｉ2 ）／多結晶シリコ
ンの二層構造（図３の７，８）をゲート配線材料に採用
していた。従って、ゲート抵抗Ｒｇを低減するために
は、ゲート配線材料として、これよりも低抵抗な配線材
料への変更を行わなければならない。しかも、デバイス
の品質上配線に要求される高いマイグレイション耐性、
段差部の被覆性、シリコンとの良好なオーミックコンタ
クトなどを満足する材料でなければならない。近年、注
目を集めているチタンやモリブデンなどの高融点金属が
かなり有望な配線材料であると考えられる。
【０００８】ゲート・ソース間静電容量Ｃｇｓおよびゲ
ート・ドレイン間静電容量Ｃｇｄの低減は、基本的には
微細加工の問題である。図６（ａ）を用いて説明する。
ゲートを形成するＵ溝４とＵ溝４の間にソース拡散層９
が形成される。Ｕ溝４とＵ溝４の間隔をマスクゲート間
隔Ｌ１と呼び、ゲート拡散層６間の間隔を実効ゲート間
隔Ｌ２と呼ぶことにする。ＳＩＴの特性はこの実効ゲー
ト間隔Ｌ２に大きく左右され、電圧増幅度、相互コンダ
クタンス等が影響される。一般的には実効ゲート間隔Ｌ
２が狭い程、電圧増幅度、相互コンダクタンスが大き
く、デバイスの特性上は望ましい。
ート・ドレイン間静電容量Ｃｇｄの低減は、基本的には
微細加工の問題である。図６（ａ）を用いて説明する。
ゲートを形成するＵ溝４とＵ溝４の間にソース拡散層９
が形成される。Ｕ溝４とＵ溝４の間隔をマスクゲート間
隔Ｌ１と呼び、ゲート拡散層６間の間隔を実効ゲート間
隔Ｌ２と呼ぶことにする。ＳＩＴの特性はこの実効ゲー
ト間隔Ｌ２に大きく左右され、電圧増幅度、相互コンダ
クタンス等が影響される。一般的には実効ゲート間隔Ｌ
２が狭い程、電圧増幅度、相互コンダクタンスが大き
く、デバイスの特性上は望ましい。
【０００９】一般的な光ステッパ装置では最小パターン
寸法は１μｍ±０．３μｍ程度である。リセスゲート型
ＳＩＴの平面的な構造は、細長いソースとゲートをそれ
ぞれ交互に配したものとなっている（後述する図２の
（ニ）参照）。今仮に、実効ゲート間隔２μｍのＳＩＴ
を考え、最小加工寸法を１μｍ、フォト工程の精度を
０．３μｍであるとする。この場合、ソース配線幅、ゲ
ート配線幅として１．６μｍが必要となる。このとき、
マスクゲート間隔としては４μｍ前後必要である。マス
クゲート間隔Ｌ１＝４μｍで実効ゲート間隔Ｌ２＝２μ
ｍを得るには、ゲート拡散層６がＵ溝４端から１μｍ張
りだした構造となる（図６（ａ））。この張りだしたゲ
ート拡散層６部分により形成される、ゲート・ソース間
およびゲート・ドレイン間静電容量が冗長な部分であ
る。したがって、マスクゲート間隔Ｌ１と実効ゲート間
隔Ｌ２が同程度になることが望ましい。
寸法は１μｍ±０．３μｍ程度である。リセスゲート型
ＳＩＴの平面的な構造は、細長いソースとゲートをそれ
ぞれ交互に配したものとなっている（後述する図２の
（ニ）参照）。今仮に、実効ゲート間隔２μｍのＳＩＴ
を考え、最小加工寸法を１μｍ、フォト工程の精度を
０．３μｍであるとする。この場合、ソース配線幅、ゲ
ート配線幅として１．６μｍが必要となる。このとき、
マスクゲート間隔としては４μｍ前後必要である。マス
クゲート間隔Ｌ１＝４μｍで実効ゲート間隔Ｌ２＝２μ
ｍを得るには、ゲート拡散層６がＵ溝４端から１μｍ張
りだした構造となる（図６（ａ））。この張りだしたゲ
ート拡散層６部分により形成される、ゲート・ソース間
およびゲート・ドレイン間静電容量が冗長な部分であ
る。したがって、マスクゲート間隔Ｌ１と実効ゲート間
隔Ｌ２が同程度になることが望ましい。
【００１０】本発明は上記の事情に鑑みてなされたもの
で、ゲート抵抗の低減、ゲート・ドレイン間静電容量の
低減及びゲート・ソース間静電容量の低減により、動作
周波数をトランジスタの品質を損なうことなく向上させ
得るリセスゲート型静電誘導トランジスタ及びその製造
方法を提供することを目的とする。
で、ゲート抵抗の低減、ゲート・ドレイン間静電容量の
低減及びゲート・ソース間静電容量の低減により、動作
周波数をトランジスタの品質を損なうことなく向上させ
得るリセスゲート型静電誘導トランジスタ及びその製造
方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は上記課題を解決
するために、シリコンエピタキシャル層にＵ溝を形成
し、このＵ溝にゲート拡散層を形成するリセスゲート型
静電誘導トランジスタにおいて、前記ゲート拡散層を前
記Ｕ溝の端部より張り出さないように形成し、且つゲー
ト配線をタングステンメタル配線にしたものである。
するために、シリコンエピタキシャル層にＵ溝を形成
し、このＵ溝にゲート拡散層を形成するリセスゲート型
静電誘導トランジスタにおいて、前記ゲート拡散層を前
記Ｕ溝の端部より張り出さないように形成し、且つゲー
ト配線をタングステンメタル配線にしたものである。
【００１２】又、シリコン基板にシリコンエピタキシャ
ル層を形成する工程と、この工程により形成したエピタ
キシャル層にＵ溝を形成する工程と、この工程により形
成したＵ溝側壁部のみにシリコン酸化膜よりなる保護膜
を形成する工程と、この工程の後ソースを形成する部分
のシリコン酸化膜を開孔する工程と、この工程の後前記
Ｕ溝および開孔のシリコン露出部分を酸化してシリコン
酸化膜を形成する工程と、この工程の後配線引き出しの
ための下敷きとして多結晶シリコン部を形成する工程
と、この工程の後前記Ｕ溝および開孔のシリコンエピタ
キシャル層にソース拡散層およびゲート拡散層を形成す
る工程と、この工程の後前記Ｕ溝および開孔底部のシリ
コン酸化膜を除去する工程と、この工程の後前記ソース
拡散層、ゲート拡散層及び多結晶シリコン部にタングス
テン薄膜を形成して配線する工程とを具備することを特
徴とするものである。
ル層を形成する工程と、この工程により形成したエピタ
キシャル層にＵ溝を形成する工程と、この工程により形
成したＵ溝側壁部のみにシリコン酸化膜よりなる保護膜
を形成する工程と、この工程の後ソースを形成する部分
のシリコン酸化膜を開孔する工程と、この工程の後前記
Ｕ溝および開孔のシリコン露出部分を酸化してシリコン
酸化膜を形成する工程と、この工程の後配線引き出しの
ための下敷きとして多結晶シリコン部を形成する工程
と、この工程の後前記Ｕ溝および開孔のシリコンエピタ
キシャル層にソース拡散層およびゲート拡散層を形成す
る工程と、この工程の後前記Ｕ溝および開孔底部のシリ
コン酸化膜を除去する工程と、この工程の後前記ソース
拡散層、ゲート拡散層及び多結晶シリコン部にタングス
テン薄膜を形成して配線する工程とを具備することを特
徴とするものである。
【００１３】
【作用】本発明は、ゲート配線材料をタングステンメタ
ル配線にすることによりゲート抵抗を低減し、選択タン
グステンＣＶＤおよび多結晶シリコン下敷きによるトラ
ンジスタ部配線の自己整合的な形成に伴う実質的な微細
加工限界の向上によりゲート・ドレイン間およびゲート
・ソース間の静電容量を低減することにより、リセスゲ
ート型ＳＩＴの動作周波数特性をトランジスタの品質を
損なうこと無く向上させることが可能となった。
ル配線にすることによりゲート抵抗を低減し、選択タン
グステンＣＶＤおよび多結晶シリコン下敷きによるトラ
ンジスタ部配線の自己整合的な形成に伴う実質的な微細
加工限界の向上によりゲート・ドレイン間およびゲート
・ソース間の静電容量を低減することにより、リセスゲ
ート型ＳＩＴの動作周波数特性をトランジスタの品質を
損なうこと無く向上させることが可能となった。
【００１４】
【実施例】以下図面を参照して本発明の実施例を詳細に
説明する。
説明する。
【００１５】図１は本発明によるリセスゲート型ＳＩＴ
の断面構造図であり、図２（イ）〜（ヘ）は同じく製造
工程図である。尚、図２（ニ）は平面図であり、その他
は断面図である。即ち、シリコン基板２１に高抵抗シリ
コン気相エピタキシャル層２２を成長させ、酸化してＵ
溝２３を切り込む。再度酸化、ドライエッチングを施し
てＵ溝２３側壁部のみにシリコン酸化膜よりなる保護膜
２４を形成する。ここまでの工程の流れは従来技術と同
様である。続いて、ソース形成のためシリコン酸化膜よ
りなる保護膜２４に開孔２５をドライエッチングにより
形成し、Ｕ溝２３および開孔２５のシリコン露出部分を
酸化して数百オングストローム程度のシリコン酸化膜２
６を形成する。さらに、２０００オングストローム程度
の高抵抗多結晶シリコンをＣＶＤ法により堆積し、配線
引き出しのための下敷きとして多結晶シリコン部２７を
形成する。この後、イオン注入技術、高温熱処理によ
り、前記Ｕ溝２３および開孔２５のシリコンエピタキシ
ャル層２２にソース２９およびゲート２８の拡散層を形
成して、Ｕ溝２３、ソース開孔２５底部の薄いシリコン
酸化膜２６を除去する。ここで、タングステン選択ＣＶ
Ｄ法により、ゲート２８、ソース２９、多結晶シリコン
部２７にのみ、同時にタングステン薄膜３０を成長させ
る。層間絶縁膜としてＣＶＤ法により、シリコン酸化膜
を堆積させ、配線接続のための層間絶縁膜の開孔後、ア
ルミニウム薄膜をスパッタ法等により堆積し、配線３１
を形成する。最後に、保護膜３２を形成する。
の断面構造図であり、図２（イ）〜（ヘ）は同じく製造
工程図である。尚、図２（ニ）は平面図であり、その他
は断面図である。即ち、シリコン基板２１に高抵抗シリ
コン気相エピタキシャル層２２を成長させ、酸化してＵ
溝２３を切り込む。再度酸化、ドライエッチングを施し
てＵ溝２３側壁部のみにシリコン酸化膜よりなる保護膜
２４を形成する。ここまでの工程の流れは従来技術と同
様である。続いて、ソース形成のためシリコン酸化膜よ
りなる保護膜２４に開孔２５をドライエッチングにより
形成し、Ｕ溝２３および開孔２５のシリコン露出部分を
酸化して数百オングストローム程度のシリコン酸化膜２
６を形成する。さらに、２０００オングストローム程度
の高抵抗多結晶シリコンをＣＶＤ法により堆積し、配線
引き出しのための下敷きとして多結晶シリコン部２７を
形成する。この後、イオン注入技術、高温熱処理によ
り、前記Ｕ溝２３および開孔２５のシリコンエピタキシ
ャル層２２にソース２９およびゲート２８の拡散層を形
成して、Ｕ溝２３、ソース開孔２５底部の薄いシリコン
酸化膜２６を除去する。ここで、タングステン選択ＣＶ
Ｄ法により、ゲート２８、ソース２９、多結晶シリコン
部２７にのみ、同時にタングステン薄膜３０を成長させ
る。層間絶縁膜としてＣＶＤ法により、シリコン酸化膜
を堆積させ、配線接続のための層間絶縁膜の開孔後、ア
ルミニウム薄膜をスパッタ法等により堆積し、配線３１
を形成する。最後に、保護膜３２を形成する。
【００１６】本実施例では、六フッ化タングステン（Ｗ
Ｆ6 ）とシラン（ＳｉＨ4 ）を用いた選択タングステン
ＣＶＤ技術を積極的に活用し、自己整合的プロセスを構
築する。
Ｆ6 ）とシラン（ＳｉＨ4 ）を用いた選択タングステン
ＣＶＤ技術を積極的に活用し、自己整合的プロセスを構
築する。
【００１７】ゲート抵抗Ｒｇに関しては、タングステン
メタル配線３０を採用することにより従来構造のＷＳｉ
2 ／多結晶シリコンの二層構造配線（図３の７，８）よ
りも約１桁程度低くする事が可能となる。また、従来配
線材料としてよく用いられてきたアルミニウムに比べて
マイグレイション耐性が大きい。
メタル配線３０を採用することにより従来構造のＷＳｉ
2 ／多結晶シリコンの二層構造配線（図３の７，８）よ
りも約１桁程度低くする事が可能となる。また、従来配
線材料としてよく用いられてきたアルミニウムに比べて
マイグレイション耐性が大きい。
【００１８】静電容量については、タングステンＣＶＤ
の選択成長に着目する。すなわち、タングステン薄膜が
シリコン上には成長するが、シリコン酸化膜上には成長
しないことを利用し、製造上最も微細加工が要求される
トランジスタ部分のソースおよびゲートの形成におい
て、それらの配線を同時に必要な部分にのみタングステ
ン配線を形成する。このとき、外部配線３１との接続の
ために必要な引き出し部分の配線に関しても、多結晶シ
リコン薄膜にて予め引き出しのための下敷きとして多結
晶シリコン部２７を形成しておき、同時に形成する。こ
のような自己整合的なプロセスを採用することによっ
て、光ステッパ装置などの設備的な限界に伴う微細加工
限界を改善することができ、図６（ｂ）の例に示すよう
なマスクゲート間隔Ｌ１１と実効ゲート間隔Ｌ１２を同
程度にする事が可能となる。
の選択成長に着目する。すなわち、タングステン薄膜が
シリコン上には成長するが、シリコン酸化膜上には成長
しないことを利用し、製造上最も微細加工が要求される
トランジスタ部分のソースおよびゲートの形成におい
て、それらの配線を同時に必要な部分にのみタングステ
ン配線を形成する。このとき、外部配線３１との接続の
ために必要な引き出し部分の配線に関しても、多結晶シ
リコン薄膜にて予め引き出しのための下敷きとして多結
晶シリコン部２７を形成しておき、同時に形成する。こ
のような自己整合的なプロセスを採用することによっ
て、光ステッパ装置などの設備的な限界に伴う微細加工
限界を改善することができ、図６（ｂ）の例に示すよう
なマスクゲート間隔Ｌ１１と実効ゲート間隔Ｌ１２を同
程度にする事が可能となる。
【００１９】また、タングステンＣＶＤは減圧下での薄
膜成長技術であるため、段差部の被覆性も良好である。
しかも、従来のアルミニウムによる配線と比較して、タ
ングステンはアルミニウムよりも仕事関数が低く、シリ
コン素面に存在する１０オングストローム程度のシリコ
ン酸化膜をタングステン薄膜の初期成長過程において還
元することができるため、ソースコンタクトの抵抗を安
定にかつ小さくすることが可能である。
膜成長技術であるため、段差部の被覆性も良好である。
しかも、従来のアルミニウムによる配線と比較して、タ
ングステンはアルミニウムよりも仕事関数が低く、シリ
コン素面に存在する１０オングストローム程度のシリコ
ン酸化膜をタングステン薄膜の初期成長過程において還
元することができるため、ソースコンタクトの抵抗を安
定にかつ小さくすることが可能である。
【００２０】
【発明の効果】以上述べたように本発明によれば、ゲー
ト配線材料をタングステンメタル配線にすることにより
ゲート抵抗を低減し、選択タングステンＣＶＤおよび多
結晶シリコン下敷きによるトランジスタ部配線の自己整
合的な形成に伴う実質的な微細加工限界の向上によりゲ
ート・ドレイン間およびゲート・ソース間の静電容量を
低減することにより、リセスゲート型ＳＩＴの動作周波
数特性をトランジスタの品質を損なうこと無く向上させ
ることが可能となった。
ト配線材料をタングステンメタル配線にすることにより
ゲート抵抗を低減し、選択タングステンＣＶＤおよび多
結晶シリコン下敷きによるトランジスタ部配線の自己整
合的な形成に伴う実質的な微細加工限界の向上によりゲ
ート・ドレイン間およびゲート・ソース間の静電容量を
低減することにより、リセスゲート型ＳＩＴの動作周波
数特性をトランジスタの品質を損なうこと無く向上させ
ることが可能となった。
【図１】本発明の一実施例に係るリセスゲート型ＳＩＴ
を示す断面構造図である。
を示す断面構造図である。
【図２】本発明の一実施例に係るリセスゲート型ＳＩＴ
の製造方法を示す工程図である。
の製造方法を示す工程図である。
【図３】従来のリセスゲート型ＳＩＴを示す断面構造図
である。
である。
【図４】従来のリセスゲート型ＳＩＴの製造方法を示す
工程図である。
工程図である。
【図５】本発明及び従来のリセスゲート型ＳＩＴを説明
するための電力利得の周波数依存性を示す特性図であ
る。
するための電力利得の周波数依存性を示す特性図であ
る。
【図６】本発明及び従来のリセスゲート型ＳＩＴを説明
するための静電容量と微細加工の説明図である。
するための静電容量と微細加工の説明図である。
２１…シリコン基板、２２…高抵抗シリコン気相エピタ
キシャル層、２３…Ｕ溝、２４…保護膜、２５…ソース
開孔、２６…シリコン酸化膜、２７…多結晶シリコン
部、２８…ゲート、２９…ソース、３０…タングステン
薄膜、３１…配線、３２…保護膜。
キシャル層、２３…Ｕ溝、２４…保護膜、２５…ソース
開孔、２６…シリコン酸化膜、２７…多結晶シリコン
部、２８…ゲート、２９…ソース、３０…タングステン
薄膜、３１…配線、３２…保護膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中井 昭暢 宮城県仙台市青葉区川内無番地 株式会社 小電力高速通信研究所内 (72)発明者 伊藤 彰 宮城県仙台市青葉区川内無番地 株式会社 小電力高速通信研究所内
Claims (3)
- 【請求項１】 シリコンエピタキシャル層にＵ溝を形成
し、このＵ溝にゲート拡散層を形成するリセスゲート型
静電誘導トランジスタにおいて、 前記ゲート拡散層を前記Ｕ溝の端部より張り出さないよ
うに形成したことを特徴とするリセスゲート型静電誘導
トランジスタ。 - 【請求項２】 シリコンエピタキシャル層にＵ溝を形成
し、このＵ溝にゲート拡散層を形成するリセスゲート型
静電誘導トランジスタにおいて、 前記ゲート拡散層を前記Ｕ溝の端部より張り出さないよ
うに形成すると共にゲート配線をタングステンメタル配
線にしたことを特徴とするリセスゲート型静電誘導トラ
ンジスタ。 - 【請求項３】 シリコン基板にシリコンエピタキシャル
層を形成する工程と、この工程により形成したエピタキ
シャル層にＵ溝を形成する工程と、この工程により形成
したＵ溝側壁部のみにシリコン酸化膜よりなる保護膜を
形成する工程と、この工程の後ソースを形成する部分の
シリコン酸化膜を開孔する工程と、この工程の後前記Ｕ
溝および開孔のシリコン露出部分を酸化してシリコン酸
化膜を形成する工程と、この工程の後配線引き出しのた
めの下敷きとして多結晶シリコン部を形成する工程と、
この工程の後前記Ｕ溝および開孔のシリコンエピタキシ
ャル層にゲート拡散層およびソース拡散層を形成する工
程と、この工程の後前記Ｕ溝および開孔底部のシリコン
酸化膜を除去する工程と、この工程の後前記ソース拡散
層、ゲート拡散層及び多結晶シリコン部にタングステン
薄膜を形成して配線する工程とを具備することを特徴と
するリセスゲート型静電誘導トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5013972A JPH0817242B2 (ja) | 1993-01-29 | 1993-01-29 | リセスゲート型静電誘導トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5013972A JPH0817242B2 (ja) | 1993-01-29 | 1993-01-29 | リセスゲート型静電誘導トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232419A true JPH06232419A (ja) | 1994-08-19 |
| JPH0817242B2 JPH0817242B2 (ja) | 1996-02-21 |
Family
ID=11848143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5013972A Expired - Lifetime JPH0817242B2 (ja) | 1993-01-29 | 1993-01-29 | リセスゲート型静電誘導トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817242B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06350104A (ja) * | 1993-06-03 | 1994-12-22 | Tokin Corp | 静電誘導型半導体装置 |
| JP2005236170A (ja) * | 2004-02-23 | 2005-09-02 | Ngk Insulators Ltd | 半導体装置 |
| WO2008118225A2 (en) * | 2006-11-30 | 2008-10-02 | Northrop Grumman Systems Corporation | Tungsten interconnect super structure for semiconductor power devices |
| JP2012109601A (ja) * | 2012-02-01 | 2012-06-07 | Ngk Insulators Ltd | 半導体装置 |
Citations (3)
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| JPS52119187A (en) * | 1976-03-31 | 1977-10-06 | Toshiba Corp | Manufacture of semiconductor |
| JPS52119188A (en) * | 1976-03-31 | 1977-10-06 | Toshiba Corp | Manufacture of semiconductor |
| JPS5411685A (en) * | 1977-06-28 | 1979-01-27 | Semiconductor Res Found | Junction type field effect semiconductor device |
-
1993
- 1993-01-29 JP JP5013972A patent/JPH0817242B2/ja not_active Expired - Lifetime
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| WO2008118225A2 (en) * | 2006-11-30 | 2008-10-02 | Northrop Grumman Systems Corporation | Tungsten interconnect super structure for semiconductor power devices |
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| JP2012109601A (ja) * | 2012-02-01 | 2012-06-07 | Ngk Insulators Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0817242B2 (ja) | 1996-02-21 |
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