JPH03215945A - Ｌｄｄ構造ｍｏｓｆｅｔの製造方法 - Google Patents
Ｌｄｄ構造ｍｏｓｆｅｔの製造方法Info
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- JPH03215945A JPH03215945A JP1106290A JP1106290A JPH03215945A JP H03215945 A JPH03215945 A JP H03215945A JP 1106290 A JP1106290 A JP 1106290A JP 1106290 A JP1106290 A JP 1106290A JP H03215945 A JPH03215945 A JP H03215945A
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Landscapes
- Drying Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明はＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
ＤｒａｉｎＳｔｒｕｃｔｕｒｅ）構造ＭＯＳＦＥＴの
製造方法に関する。
ＤｒａｉｎＳｔｒｕｃｔｕｒｅ）構造ＭＯＳＦＥＴの
製造方法に関する。
（従来の技術）
ＭＯＳＦＥＴてはゲート長を短くしていくとホットエレ
クトロン効果が生じ、所定の特性が得られなくなるため
、ゲート長が例えば１．５μｍ以下のＭＯＳＦＥＴでは
、ソース．トレインの高濃度層の内側に低濃度層を設け
てドレイン領域での高電界を緩和するようにしたＬＤＤ
構造がとられている。
クトロン効果が生じ、所定の特性が得られなくなるため
、ゲート長が例えば１．５μｍ以下のＭＯＳＦＥＴでは
、ソース．トレインの高濃度層の内側に低濃度層を設け
てドレイン領域での高電界を緩和するようにしたＬＤＤ
構造がとられている。
従来のＬＤＤ構造ＭＯＳＦＥＴの製造方法を第２図に示
す工程図を参照に説明する。
す工程図を参照に説明する。
（ｉ） ｐ型のシリコン基板１０１上にゲート酸化膜１
０２を形成し、この上に所定寸法のゲート電極１０３を
形成する（第２図ａ）。
０２を形成し、この上に所定寸法のゲート電極１０３を
形成する（第２図ａ）。
（２）次に、このゲート電極１０３をマスクとして低濃
度ドレイン層１０４を形成する（第２図ｂ）。
度ドレイン層１０４を形成する（第２図ｂ）。
（３）さらに、ＣＶＤ法によりシリコン酸化膜（Ｓｉ０
２膜）１０５をゲートｌ０３側の基板全面に形成する（
第２図Ｃ）。
２膜）１０５をゲートｌ０３側の基板全面に形成する（
第２図Ｃ）。
（４）そして、ＲＩＥ法（反応性イオンエッチング）に
より、基板上のシリコン酸化膜１０５をエッヂングして
、サイドスペーサ１０６を形成する（第２図ｄ）。
より、基板上のシリコン酸化膜１０５をエッヂングして
、サイドスペーサ１０６を形成する（第２図ｄ）。
（５）サイドスペーサ１０６部分およびゲート電極１０
３をマスクとして、イオン注入を行なって、高濃度ドレ
イン層１０７を形成ずる（第２図ｅ）。
３をマスクとして、イオン注入を行なって、高濃度ドレ
イン層１０７を形成ずる（第２図ｅ）。
（発明が解決しようとずる課Ｍ）
このように従来のＬＤＤ構造ＭＯＳＦＥＴの製造方法で
は、ＣＶＤにより形成したシリコン酸化膜１０５をＲＩ
Ｅ法によりエッチング処理してサイドスペーサ１０６を
形成しているが、このエッチング処理において下地であ
るゲート酸化膜１０２をエッチングしてしまう可能性が
ある。特にＲＩＥの分布が悪く、長時間のエッチングを
行なわなけれはならない場合には、場所によってはゲー
ト酸化膜１０２をエッヂングして下地のシリコン基板１
０１へ損傷を与えることもある。また、高濃度ドレイン
層１０７を形成する時に、ゲート酸化膜１０２の厚さが
異なると、ソース．トレインの抵抗がばらつき望ましく
ない。
は、ＣＶＤにより形成したシリコン酸化膜１０５をＲＩ
Ｅ法によりエッチング処理してサイドスペーサ１０６を
形成しているが、このエッチング処理において下地であ
るゲート酸化膜１０２をエッチングしてしまう可能性が
ある。特にＲＩＥの分布が悪く、長時間のエッチングを
行なわなけれはならない場合には、場所によってはゲー
ト酸化膜１０２をエッヂングして下地のシリコン基板１
０１へ損傷を与えることもある。また、高濃度ドレイン
層１０７を形成する時に、ゲート酸化膜１０２の厚さが
異なると、ソース．トレインの抵抗がばらつき望ましく
ない。
この発明はこのような課題を解決するためなされたもの
で、サイトスベーサ形成のためのエッヂング工程におい
て、下地に損傷を与えることなく、さらに、寸法精度の
高いサイドスペーサを制御性よく形成して、ソース，ド
レインの抵抗値ばらつきの少ないＬＤＤ構造ＭＯＳＦＥ
Ｔを製造することのできる方法を提供することを目的と
する。
で、サイトスベーサ形成のためのエッヂング工程におい
て、下地に損傷を与えることなく、さらに、寸法精度の
高いサイドスペーサを制御性よく形成して、ソース，ド
レインの抵抗値ばらつきの少ないＬＤＤ構造ＭＯＳＦＥ
Ｔを製造することのできる方法を提供することを目的と
する。
（課題を解決するための手段）
前記課題を解決するためこの発明に係るＬＤＤ構造ＭＯ
ＳＦＥＴの製造方法は、ゲート酸化膜とは種類の異なる
膜を半導体基板のゲート電極を設りた側の全面に形成し
た後に、ゲート酸化膜に対して選択比か高い条件で反応
性イオンエッチングを行なってサイドスペーサを形成す
ることを特徴とする。
ＳＦＥＴの製造方法は、ゲート酸化膜とは種類の異なる
膜を半導体基板のゲート電極を設りた側の全面に形成し
た後に、ゲート酸化膜に対して選択比か高い条件で反応
性イオンエッチングを行なってサイドスペーサを形成す
ることを特徴とする。
（作用）
ゲート酸化膜以外の膜をゲート酸化膜に対して選択比が
高い条件で反応性イオンエッヂングするので、下地に損
傷を与えることなくサイトスベーサを形成することがで
きる。
高い条件で反応性イオンエッヂングするので、下地に損
傷を与えることなくサイトスベーサを形成することがで
きる。
（実施例）
以下、この発明の実施例を添付図面に基づいて説明する
。
。
第１図はこの発明に係るＬＤＤ構造ＭＯＳＦＥＴの製造
方法を示す工程図である。
方法を示す工程図である。
（１）Ｐ型のシリコン基板１上にシリコン酸化膜からな
るゲート酸化膜２を形成し、この上からシリコン基板１
の全面にポリシリコン膜を堆積してリンをドーピングし
、このリンをドーピングしたポリシリコン膜をＲＩＥ法
によりエッチングして所定寸法のポリシリコンゲート電
極３を形成する（第１図ａ）。
るゲート酸化膜２を形成し、この上からシリコン基板１
の全面にポリシリコン膜を堆積してリンをドーピングし
、このリンをドーピングしたポリシリコン膜をＲＩＥ法
によりエッチングして所定寸法のポリシリコンゲート電
極３を形成する（第１図ａ）。
（２）次に、このポリシリコンゲート電極３をマスクと
して低濃度ドレイン層４をイオン注入等により形成する
（第１図ｂ）。
して低濃度ドレイン層４をイオン注入等により形成する
（第１図ｂ）。
（３）さらに、このポリシリコンゲート電極３に薄い酸
化膜５を形成する（第１図Ｃ）。この酸化は、ゲート酸
化膜２の膜厚が厚くならない程度に行なう。
化膜５を形成する（第１図Ｃ）。この酸化は、ゲート酸
化膜２の膜厚が厚くならない程度に行なう。
（４）次に、ゲート酸化膜２とは種類の異なる膜（例え
ばノンドープボリシコン膜）６をＣＶＤ法により基板１
のゲート電極３を設けた側の全面に形成する（第１図ｄ
）。
ばノンドープボリシコン膜）６をＣＶＤ法により基板１
のゲート電極３を設けた側の全面に形成する（第１図ｄ
）。
（５）そして、ゲート酸化膜２に対して選択比が高い条
件でＲＩＥ法により膜６をエッヂングして、サイドスペ
ーサ７を形成する（第１図Ｃ）。
件でＲＩＥ法により膜６をエッヂングして、サイドスペ
ーサ７を形成する（第１図Ｃ）。
（５）このサイドスペーサ７およびポリシリコンゲート
電極３をマスクとして、イオン注入を行ない高濃度ドレ
イン層８を形成する（第１図ｆ）。
電極３をマスクとして、イオン注入を行ない高濃度ドレ
イン層８を形成する（第１図ｆ）。
本実施例ではゲート電極３を酸化して酸化膜４を形成し
ているので、サイドスペーサ７を形成するためのエッチ
ングにおいて、ゲート電極３に損傷を与えることがない
。
ているので、サイドスペーサ７を形成するためのエッチ
ングにおいて、ゲート電極３に損傷を与えることがない
。
また、サイドスペーサ７としてノンドーブボリシリコン
を採用することにより、ゲート酸化膜２（シリコン酸化
膜）に対して選択比の高いＲＩＥを容易に行なうことが
できる。
を採用することにより、ゲート酸化膜２（シリコン酸化
膜）に対して選択比の高いＲＩＥを容易に行なうことが
できる。
例えば、 Ｃｌｌ２２０ＣＣ．Ｎ２ ３０ｃｃ．ＲＦバ
ワー６００Ｗ ．真空度６Ｐａといった条件でＲＩＥを
行なえば、ゲート酸化１１！ｉ ３に対して高い選択比
をもってサイ１−スベーサ７を形成ずるためのノン１・
−ブボリシリコンをエッチングすることかできる。なお
、サイトスベーサ７を形成するための膜６の材料は、ゲ
ート酸化膜２に対して選択性良くＲＩＥを行なえるもの
であればよく、例えばＳｉ３Ｎ４でも同様な効果を得る
ことができる。
ワー６００Ｗ ．真空度６Ｐａといった条件でＲＩＥを
行なえば、ゲート酸化１１！ｉ ３に対して高い選択比
をもってサイ１−スベーサ７を形成ずるためのノン１・
−ブボリシリコンをエッチングすることかできる。なお
、サイトスベーサ７を形成するための膜６の材料は、ゲ
ート酸化膜２に対して選択性良くＲＩＥを行なえるもの
であればよく、例えばＳｉ３Ｎ４でも同様な効果を得る
ことができる。
（発明の効果）
以上説明したように本発明に係るＬＤＤ構造ＭＯＳＦＥ
Ｔの製造方法によれは、サイトスペーサ形成用の膜とし
てゲート酸化膜とは種類の異なる膜を用いて、ゲート酸
化膜に対して選択比の高い条件でエッチング処理してサ
イドスペーサを形成するので、エッチング条件の設定お
よびエッチング工程の管理が容易となり、サブミクロン
ＭＯＳＦＥＴ用の薄いサイドスペーサを精度よく形成で
きるとともに、ゲート酸化膜に損傷を与えることなく、
また、ソース，ドレインの抵抗のばらつきが少ないＬＤ
Ｄ構造ＭＯＳＦＥＴを製造することができる。
Ｔの製造方法によれは、サイトスペーサ形成用の膜とし
てゲート酸化膜とは種類の異なる膜を用いて、ゲート酸
化膜に対して選択比の高い条件でエッチング処理してサ
イドスペーサを形成するので、エッチング条件の設定お
よびエッチング工程の管理が容易となり、サブミクロン
ＭＯＳＦＥＴ用の薄いサイドスペーサを精度よく形成で
きるとともに、ゲート酸化膜に損傷を与えることなく、
また、ソース，ドレインの抵抗のばらつきが少ないＬＤ
Ｄ構造ＭＯＳＦＥＴを製造することができる。
第１図はこの発明に係るＬＤＤ構造ＭＯＳＦＥＴの製造
方法を示す工程図、第２図は従来のＬＤＤ構造ＭＯＳＦ
ＥＴの製造方法を示す工程図である。 ２・・・ゲート酸化膜、３・・・ポリシリコンゲート電
極、４・・・低濃度ドレイン層、５・・・薄い酸化膜、
６・・・ゲート酸化膜とは種類が異なるサイドスペーサ
形成用の膜、７・・・サイドスペーサ、８・・・高漠度
ドレイン層。
方法を示す工程図、第２図は従来のＬＤＤ構造ＭＯＳＦ
ＥＴの製造方法を示す工程図である。 ２・・・ゲート酸化膜、３・・・ポリシリコンゲート電
極、４・・・低濃度ドレイン層、５・・・薄い酸化膜、
６・・・ゲート酸化膜とは種類が異なるサイドスペーサ
形成用の膜、７・・・サイドスペーサ、８・・・高漠度
ドレイン層。
Claims (1)
- ゲート酸化膜上に形成されたゲート電極およびこのゲー
ト電極の少なくとも側方に形成したサイドスペーサをマ
スクとしてイオン注入を行なって、前記ゲート酸化膜下
に所定のチャンネル間隔を確保して形成されている低濃
度ドレイン層の両側に高濃度ドレイン層を形成するＬＤ
Ｄ構造ＭＯＳＦＥＴの製造方法において、前記サイドス
ペーサは、前記ゲート酸化膜とは種類の異なる膜を半導
体基板のゲート電極を設けた側の全面に形成した後に、
前記ゲート酸化膜に対して選択比が高い条件で反応性イ
オンエッチングを行なうことにより形成することを特徴
とするＬＤＤ構造ＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1106290A JPH03215945A (ja) | 1990-01-20 | 1990-01-20 | Ｌｄｄ構造ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1106290A JPH03215945A (ja) | 1990-01-20 | 1990-01-20 | Ｌｄｄ構造ｍｏｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03215945A true JPH03215945A (ja) | 1991-09-20 |
Family
ID=11767517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1106290A Pending JPH03215945A (ja) | 1990-01-20 | 1990-01-20 | Ｌｄｄ構造ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03215945A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6468843B2 (en) | 1994-11-25 | 2002-10-22 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device having an LDD structure and a manufacturing method therefor |
-
1990
- 1990-01-20 JP JP1106290A patent/JPH03215945A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6468843B2 (en) | 1994-11-25 | 2002-10-22 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device having an LDD structure and a manufacturing method therefor |
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