JPH09321316A - 電界効果トランジスタ，及びその製造方法 - Google Patents
電界効果トランジスタ，及びその製造方法Info
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- JPH09321316A JPH09321316A JP8136310A JP13631096A JPH09321316A JP H09321316 A JPH09321316 A JP H09321316A JP 8136310 A JP8136310 A JP 8136310A JP 13631096 A JP13631096 A JP 13631096A JP H09321316 A JPH09321316 A JP H09321316A
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Abstract
(57)【要約】
【課題】 デュアルゲートＦＥＴにおいて、ゲート抵抗
を低減するために、二つのゲート電極をともに下層とこ
の下層より抵抗率の小さい導電性材料からなりゲート長
方向における長さが下層より長い上層とにより構成する
と、ＦＥＴのサイズが増大し、また寄生ドレイン抵抗が
増加する。 【解決手段】 デュアルゲートＦＥＴにおいて、第１ゲ
ート電極３を下層３ｂとこの下層３ｂより抵抗率の小さ
い導電性材料からなりゲート長方向における長さが下層
３ｂより長い上層３ａとにより構成された２層構造を有
する断面Ｔ字型の電極とし、第２ゲート電極４を単層構
造の断面矩形の電極とする。
を低減するために、二つのゲート電極をともに下層とこ
の下層より抵抗率の小さい導電性材料からなりゲート長
方向における長さが下層より長い上層とにより構成する
と、ＦＥＴのサイズが増大し、また寄生ドレイン抵抗が
増加する。 【解決手段】 デュアルゲートＦＥＴにおいて、第１ゲ
ート電極３を下層３ｂとこの下層３ｂより抵抗率の小さ
い導電性材料からなりゲート長方向における長さが下層
３ｂより長い上層３ａとにより構成された２層構造を有
する断面Ｔ字型の電極とし、第２ゲート電極４を単層構
造の断面矩形の電極とする。
Description
【０００１】
【発明の属する技術分野】この発明は、電界効果トラン
ジスタ（以下、ＦＥＴと記す）に関し、特に二つのゲー
ト電極を備えたデュアルゲートＦＥＴに関するものであ
る。
ジスタ（以下、ＦＥＴと記す）に関し、特に二つのゲー
ト電極を備えたデュアルゲートＦＥＴに関するものであ
る。
【０００２】
【従来の技術】図１４に従来のデュアルゲートＦＥＴの
断面図を示す。このデュアルゲートＦＥＴは、半絶縁性
ＧａＡｓ基板１上に形成されたｎ型ＧａＡｓ活性層２
と、この活性層２にオーミック接触するように形成され
た厚さ２００ｎｍのＡｕＧｅ／Ｎｉからなるソース電極
５，及びドレイン電極６と、これらの電極の間のソース
電極側に形成された第１ゲート電極１０３と、ドレイン
電極側に形成された第２ゲート電極１０４とを備えたも
のである。なお、ゲート電極１０３，１０４はｎ型Ｇａ
Ａｓ活性層２とショットキー接触している。デュアルゲ
ートＦＥＴを増幅器に用いる場合は、第１ゲート電極１
０３に高周波信号を入力し、第２ゲート電極にはソース
−ドレイン間の電流を制御するための直流電圧を印加
し、また、このＦＥＴをミキサに用いる場合は、第１ゲ
ート電極，第２ゲート電極のいずれにも高周波信号を入
力する。
断面図を示す。このデュアルゲートＦＥＴは、半絶縁性
ＧａＡｓ基板１上に形成されたｎ型ＧａＡｓ活性層２
と、この活性層２にオーミック接触するように形成され
た厚さ２００ｎｍのＡｕＧｅ／Ｎｉからなるソース電極
５，及びドレイン電極６と、これらの電極の間のソース
電極側に形成された第１ゲート電極１０３と、ドレイン
電極側に形成された第２ゲート電極１０４とを備えたも
のである。なお、ゲート電極１０３，１０４はｎ型Ｇａ
Ａｓ活性層２とショットキー接触している。デュアルゲ
ートＦＥＴを増幅器に用いる場合は、第１ゲート電極１
０３に高周波信号を入力し、第２ゲート電極にはソース
−ドレイン間の電流を制御するための直流電圧を印加
し、また、このＦＥＴをミキサに用いる場合は、第１ゲ
ート電極，第２ゲート電極のいずれにも高周波信号を入
力する。
【０００３】デュアルゲートＦＥＴにおいて、雑音の低
減あるいは効率の向上を図るためには、ゲート抵抗を小
さくする必要がある。このゲート抵抗低減のために、図
１５に示すように、ＷＳｉからなるゲート電極下層３
ｂ，４ｂと、ＷＳｉより抵抗率の小さいＡｕからなりゲ
ート長方向における長さが上記ゲート電極下層より長い
ゲート電極上層３ａ，４ａとで構成された２層構造を有
するゲート電極を用いることが行われていた。
減あるいは効率の向上を図るためには、ゲート抵抗を小
さくする必要がある。このゲート抵抗低減のために、図
１５に示すように、ＷＳｉからなるゲート電極下層３
ｂ，４ｂと、ＷＳｉより抵抗率の小さいＡｕからなりゲ
ート長方向における長さが上記ゲート電極下層より長い
ゲート電極上層３ａ，４ａとで構成された２層構造を有
するゲート電極を用いることが行われていた。
【０００４】この２層構造のゲート電極を備えたデュア
ルゲートＦＥＴは、以下のように作製される。まず、図
１６(a) に示すように、半絶縁性ＧａＡｓ基板１上にｎ
型ＧａＡｓ層をエピタキシャル成長させた後、イオン注
入によりＦＥＴ形成領域以外の領域のｎ型ＧａＡｓ層を
絶縁化してｎ型ＧａＡｓ活性層２を形成し、この活性層
２上に厚さ２００ｎｍのＡｕＧｅ／Ｎｉからなるソース
電極５，及びドレイン電極６を蒸着・リフトオフにより
形成し、さらに第１ゲート電極下層３ｂ，及び第２ゲー
ト電極下層４ｂを形成する。ただし、ソース電極５，及
びドレイン電極６は、活性層２とオーミック接触するよ
うに形成され、第１ゲート電極下層３ｂ，及び第２ゲー
ト電極下層４ｂは、活性層２とショットキー接触するよ
うに形成される。
ルゲートＦＥＴは、以下のように作製される。まず、図
１６(a) に示すように、半絶縁性ＧａＡｓ基板１上にｎ
型ＧａＡｓ層をエピタキシャル成長させた後、イオン注
入によりＦＥＴ形成領域以外の領域のｎ型ＧａＡｓ層を
絶縁化してｎ型ＧａＡｓ活性層２を形成し、この活性層
２上に厚さ２００ｎｍのＡｕＧｅ／Ｎｉからなるソース
電極５，及びドレイン電極６を蒸着・リフトオフにより
形成し、さらに第１ゲート電極下層３ｂ，及び第２ゲー
ト電極下層４ｂを形成する。ただし、ソース電極５，及
びドレイン電極６は、活性層２とオーミック接触するよ
うに形成され、第１ゲート電極下層３ｂ，及び第２ゲー
ト電極下層４ｂは、活性層２とショットキー接触するよ
うに形成される。
【０００５】次に、図１６(b) に示すように、全面にプ
ラズマＣＶＤ法により厚さ２００ｎｍのＳｉＯＮ膜７を
堆積し、さらにこのＳｉＯＮ膜７上の全面に厚さ３００
ｎｍのＳｉＯ膜８をプラズマＣＶＤ法によりその表面が
平坦となるように形成する。この後、図１６(d) に示す
ように、ＳｉＯ膜６の全層，及びＳｉＯＮ膜７の上層部
分をエッチングして、ＳｉＯＮ膜７表面に第１ゲート電
極下層３ｂ，及び第２ゲート電極下層４ｂの上面を露出
させる。
ラズマＣＶＤ法により厚さ２００ｎｍのＳｉＯＮ膜７を
堆積し、さらにこのＳｉＯＮ膜７上の全面に厚さ３００
ｎｍのＳｉＯ膜８をプラズマＣＶＤ法によりその表面が
平坦となるように形成する。この後、図１６(d) に示す
ように、ＳｉＯ膜６の全層，及びＳｉＯＮ膜７の上層部
分をエッチングして、ＳｉＯＮ膜７表面に第１ゲート電
極下層３ｂ，及び第２ゲート電極下層４ｂの上面を露出
させる。
【０００６】次に、図１６(e) に示すように、第１ゲー
ト電極下層３ｂ及び第２ゲート電極下層４ｂ上の領域に
これら下層より幅の広い開口部を有するレジスト９を形
成し、全面にゲート電極上層となるＡｕをスパッタ法に
より堆積し、レジスト９を除去した後、ＳｉＯＮ膜７を
緩衝フッ酸（ＢＨＦ）によりエッチングして、図１５に
示した２層構造を有するゲート電極を備えたデュアルゲ
ートＦＥＴが作製される。
ト電極下層３ｂ及び第２ゲート電極下層４ｂ上の領域に
これら下層より幅の広い開口部を有するレジスト９を形
成し、全面にゲート電極上層となるＡｕをスパッタ法に
より堆積し、レジスト９を除去した後、ＳｉＯＮ膜７を
緩衝フッ酸（ＢＨＦ）によりエッチングして、図１５に
示した２層構造を有するゲート電極を備えたデュアルゲ
ートＦＥＴが作製される。
【０００７】
【発明が解決しようとする課題】上記のように従来のデ
ュアルゲートＦＥＴにおいては、図１５に示したよう
に、ゲート抵抗低減のためゲート電極を２層構造とする
ことが行われていた。このＦＥＴにおいては、ソース電
極−第１ゲート電極間隔Ｌg1s ＝２．０μｍ，第１ゲー
ト電極長Ｌg1＝０．５μｍ，第１ゲート電極−第２ゲー
ト電極間隔Ｌg1g2＝２．０μｍ，第２ゲート電極長Ｌg2
＝０．５μｍ，第２ゲート電極−ドレイン電極間隔Ｌg2
d ＝２．０μｍであり、また第１ゲート電極上層長Ｌg
１u ＝２．０μｍ，第２ゲート電極上層長Ｌg １u ＝
２．０μｍである。従って、ソース電極−ドレイン電極
間距離Ｌsdは７．０μｍとなり、また第１ゲート電極−
ドレイン電極間距離Ｌg1d は４．５μｍとなっている。
このＦＥＴにおいては、第１ゲート電極３，第２ゲート
電極４がともにゲート長方向における長さがゲート電極
下層３ｂ，４ｂより長い上層３ａ，４ａを有しているた
め、上記の図１４に示したゲート電極が単層の電極であ
るＦＥＴと比較して、ソース電極−ドレイン電極間隔が
大きくなっており、このためＦＥＴサイズが大きくな
り、また、第１ゲート電極−ドレイン電極間の距離が大
きくなっているため、寄生ドレイン抵抗が大きくなり、
高周波特性に悪影響を与えていた。
ュアルゲートＦＥＴにおいては、図１５に示したよう
に、ゲート抵抗低減のためゲート電極を２層構造とする
ことが行われていた。このＦＥＴにおいては、ソース電
極−第１ゲート電極間隔Ｌg1s ＝２．０μｍ，第１ゲー
ト電極長Ｌg1＝０．５μｍ，第１ゲート電極−第２ゲー
ト電極間隔Ｌg1g2＝２．０μｍ，第２ゲート電極長Ｌg2
＝０．５μｍ，第２ゲート電極−ドレイン電極間隔Ｌg2
d ＝２．０μｍであり、また第１ゲート電極上層長Ｌg
１u ＝２．０μｍ，第２ゲート電極上層長Ｌg １u ＝
２．０μｍである。従って、ソース電極−ドレイン電極
間距離Ｌsdは７．０μｍとなり、また第１ゲート電極−
ドレイン電極間距離Ｌg1d は４．５μｍとなっている。
このＦＥＴにおいては、第１ゲート電極３，第２ゲート
電極４がともにゲート長方向における長さがゲート電極
下層３ｂ，４ｂより長い上層３ａ，４ａを有しているた
め、上記の図１４に示したゲート電極が単層の電極であ
るＦＥＴと比較して、ソース電極−ドレイン電極間隔が
大きくなっており、このためＦＥＴサイズが大きくな
り、また、第１ゲート電極−ドレイン電極間の距離が大
きくなっているため、寄生ドレイン抵抗が大きくなり、
高周波特性に悪影響を与えていた。
【０００８】この発明は上記の問題に鑑みなされたもの
であり、ＦＥＴのサイズの増大，及び寄生ドレイン抵抗
の増加を最小限に抑えながら、ゲート抵抗を低減したデ
ュアルゲートＦＥＴ，及びその製造方法を提供すること
を目的とする。
であり、ＦＥＴのサイズの増大，及び寄生ドレイン抵抗
の増加を最小限に抑えながら、ゲート抵抗を低減したデ
ュアルゲートＦＥＴ，及びその製造方法を提供すること
を目的とする。
【０００９】
【課題を解決するための手段】この発明（請求項１）に
係るＦＥＴは、活性層と、この活性層上に形成されたソ
ース電極，及びドレイン電極と、上記活性層上の上記ソ
ース電極と上記ドレイン電極との間において、上記ソー
ス電極側に形成された第１ゲート電極と、上記ドレイン
電極側に形成された第２ゲート電極とを備えたＦＥＴに
おいて、上記第１ゲート電極を、上記活性層に接する下
層と、この下層上に形成されたこの下層を構成する材料
より抵抗率の低い導電性材料よりなりゲート長方向にお
ける長さがこの下層より長い上層とからなる断面Ｔ字型
の電極とし、上記第２ゲート電極を、ゲート長方向にお
ける長さがその上端と下端間で一定となる断面矩形形状
の電極としたものである。
係るＦＥＴは、活性層と、この活性層上に形成されたソ
ース電極，及びドレイン電極と、上記活性層上の上記ソ
ース電極と上記ドレイン電極との間において、上記ソー
ス電極側に形成された第１ゲート電極と、上記ドレイン
電極側に形成された第２ゲート電極とを備えたＦＥＴに
おいて、上記第１ゲート電極を、上記活性層に接する下
層と、この下層上に形成されたこの下層を構成する材料
より抵抗率の低い導電性材料よりなりゲート長方向にお
ける長さがこの下層より長い上層とからなる断面Ｔ字型
の電極とし、上記第２ゲート電極を、ゲート長方向にお
ける長さがその上端と下端間で一定となる断面矩形形状
の電極としたものである。
【００１０】この発明（請求項２）に係るＦＥＴは、上
記のＦＥＴ（請求項１）において、上記活性層を、その
表面にゲートリセスが形成されたものとし、上記第１ゲ
ート電極を、上記ゲートリセス内に形成されるようにし
たものである。
記のＦＥＴ（請求項１）において、上記活性層を、その
表面にゲートリセスが形成されたものとし、上記第１ゲ
ート電極を、上記ゲートリセス内に形成されるようにし
たものである。
【００１１】この発明（請求項３）に係るＦＥＴは、活
性層と、この活性層上に形成されたソース電極，及びド
レイン電極と、上記活性層上の上記ソース電極と上記ド
レイン電極との間において、上記ソース電極側に形成さ
れた第１ゲート電極と、上記ドレイン電極側に形成され
た第２ゲート電極とを備えたＦＥＴにおいて、上記活性
層を、その表面において、上記ソース電極と上記ドレイ
ン電極との間に第１ゲート第１段リセス，この第１ゲー
ト第１段リセス内に第１ゲート第２段リセス，及び上記
第１ゲート第１段リセスと上記ドレイン電極との間に上
記第１ゲート第２段リセスの上記第１ゲート第１段リセ
スの底面からの深さと同じ深さの第２ゲートリセスが形
成されているものとし、上記第１ゲート電極を、上記第
１ゲート第２段リセス内に形成され、上記活性層表面に
接する下層と、この下層上に形成されたこの下層より抵
抗率が小さい導電性材料よりなる上層とからなるものと
し、上記第２ゲート電極を、上記第２ゲートリセス内に
形成されているものとしたものである。
性層と、この活性層上に形成されたソース電極，及びド
レイン電極と、上記活性層上の上記ソース電極と上記ド
レイン電極との間において、上記ソース電極側に形成さ
れた第１ゲート電極と、上記ドレイン電極側に形成され
た第２ゲート電極とを備えたＦＥＴにおいて、上記活性
層を、その表面において、上記ソース電極と上記ドレイ
ン電極との間に第１ゲート第１段リセス，この第１ゲー
ト第１段リセス内に第１ゲート第２段リセス，及び上記
第１ゲート第１段リセスと上記ドレイン電極との間に上
記第１ゲート第２段リセスの上記第１ゲート第１段リセ
スの底面からの深さと同じ深さの第２ゲートリセスが形
成されているものとし、上記第１ゲート電極を、上記第
１ゲート第２段リセス内に形成され、上記活性層表面に
接する下層と、この下層上に形成されたこの下層より抵
抗率が小さい導電性材料よりなる上層とからなるものと
し、上記第２ゲート電極を、上記第２ゲートリセス内に
形成されているものとしたものである。
【００１２】この発明（請求項４）に係るＦＥＴは、活
性層と、この活性層上に形成されたソース電極，及びド
レイン電極と、上記活性層上の上記ソース電極と上記ド
レイン電極との間に形成された第１ゲート電極とを備え
たＦＥＴにおいて、上記第１ゲート電極を、上記活性層
と接する下層と、この下層上に形成されたこの下層を構
成する材料より抵抗率の低い導電性材料からなりゲート
長方向における長さがこの下層より長い上層とからなる
ものとし、上記ドレイン電極と上記第１ゲート電極との
間の上記活性層表面に形成され、上記活性層の導電型と
逆の導電型を有する、上記活性層を流れる電流を制御す
るための導電層を備えるようにしたものである。
性層と、この活性層上に形成されたソース電極，及びド
レイン電極と、上記活性層上の上記ソース電極と上記ド
レイン電極との間に形成された第１ゲート電極とを備え
たＦＥＴにおいて、上記第１ゲート電極を、上記活性層
と接する下層と、この下層上に形成されたこの下層を構
成する材料より抵抗率の低い導電性材料からなりゲート
長方向における長さがこの下層より長い上層とからなる
ものとし、上記ドレイン電極と上記第１ゲート電極との
間の上記活性層表面に形成され、上記活性層の導電型と
逆の導電型を有する、上記活性層を流れる電流を制御す
るための導電層を備えるようにしたものである。
【００１３】この発明（請求項５）に係るＦＥＴは、活
性層と、この活性層上に形成されたソース電極，及びド
レイン電極と、上記活性層上の上記ソース電極と上記ド
レイン電極との間において、上記ソース電極側に形成さ
れた第１ゲート電極と、上記ドレイン電極側に形成され
た第２ゲート電極とを備えたＦＥＴにおいて、このＦＥ
Ｔの中央よりゲート幅方向における一方の側の領域で
は、上記第１ゲート電極を、上記活性層に接する下層
と、この下層上に形成されたこの下層を構成する材料よ
り抵抗率の低い導電性材料よりなりゲート長方向におけ
る長さがこの下層より長い上層とからなる断面Ｔ字型の
電極とし、上記第２ゲート電極を、ゲート長方向におけ
る長さがその上端と下端間で一定となる断面矩形形状の
電極とし、上記ゲート幅方向における他方の側の領域で
は、上記第１ゲート電極を上記矩形電極とし、上記第２
ゲート電極を上記Ｔ字型電極としたものである。
性層と、この活性層上に形成されたソース電極，及びド
レイン電極と、上記活性層上の上記ソース電極と上記ド
レイン電極との間において、上記ソース電極側に形成さ
れた第１ゲート電極と、上記ドレイン電極側に形成され
た第２ゲート電極とを備えたＦＥＴにおいて、このＦＥ
Ｔの中央よりゲート幅方向における一方の側の領域で
は、上記第１ゲート電極を、上記活性層に接する下層
と、この下層上に形成されたこの下層を構成する材料よ
り抵抗率の低い導電性材料よりなりゲート長方向におけ
る長さがこの下層より長い上層とからなる断面Ｔ字型の
電極とし、上記第２ゲート電極を、ゲート長方向におけ
る長さがその上端と下端間で一定となる断面矩形形状の
電極とし、上記ゲート幅方向における他方の側の領域で
は、上記第１ゲート電極を上記矩形電極とし、上記第２
ゲート電極を上記Ｔ字型電極としたものである。
【００１４】この発明（請求項６）に係るＦＥＴの製造
方法は、半導体基板上に活性層を形成する工程と、この
活性層上のソース電極形成領域とドレイン電極形成領域
との間に、第１ゲート電極下層を上記ソース電極形成領
域側に位置するように形成し、第２ゲート電極を上記ド
レイン電極形成領域側に位置するように形成する工程
と、全面に第１の絶縁膜を堆積し、この第１の絶縁膜上
にその表面が平坦となる第２の絶縁膜を堆積する工程
と、上記第２の絶縁膜の全層、及び上記第１の絶縁膜の
上層部をエッチングして上記第１の絶縁膜の表面に上記
第１ゲート電極下層の上面，及び上記第２ゲート電極の
上面を露出させる工程と、上記第１の絶縁膜，及び第２
ゲート電極の上に、上記第１ゲート電極下層上にのみこ
の第１ゲート電極下層より幅の広い開口部を有するレジ
ストを形成した後、全面に上記第１ゲート電極下層を構
成する材料より抵抗率の低い導電性材料を堆積し、さら
に上記レジストを除去して、上記第１ゲート電極下層上
にゲート長方向における長さが上記第１ゲート電極下層
より長い上記導電性材料よりなる第１ゲート電極上層を
形成する工程とを含むものである。
方法は、半導体基板上に活性層を形成する工程と、この
活性層上のソース電極形成領域とドレイン電極形成領域
との間に、第１ゲート電極下層を上記ソース電極形成領
域側に位置するように形成し、第２ゲート電極を上記ド
レイン電極形成領域側に位置するように形成する工程
と、全面に第１の絶縁膜を堆積し、この第１の絶縁膜上
にその表面が平坦となる第２の絶縁膜を堆積する工程
と、上記第２の絶縁膜の全層、及び上記第１の絶縁膜の
上層部をエッチングして上記第１の絶縁膜の表面に上記
第１ゲート電極下層の上面，及び上記第２ゲート電極の
上面を露出させる工程と、上記第１の絶縁膜，及び第２
ゲート電極の上に、上記第１ゲート電極下層上にのみこ
の第１ゲート電極下層より幅の広い開口部を有するレジ
ストを形成した後、全面に上記第１ゲート電極下層を構
成する材料より抵抗率の低い導電性材料を堆積し、さら
に上記レジストを除去して、上記第１ゲート電極下層上
にゲート長方向における長さが上記第１ゲート電極下層
より長い上記導電性材料よりなる第１ゲート電極上層を
形成する工程とを含むものである。
【００１５】この発明（請求項７）に係るＦＥＴの製造
方法は、上記のＦＥＴの製造方法（請求項６）におい
て、上記活性層を形成する工程の後、上記第１ゲート電
極下層及び上記第２ゲート電極を形成する工程の前に、
上記活性層表面の上記ソース電極形成領域と上記ドレイ
ン電極形成領域との間の第１ゲート電極を形成すべき領
域にゲートリセスをエッチングにより形成する工程を含
み、上記第１ゲート電極下層，及び上記第２ゲート電極
を形成する工程を、上記第１ゲート電極下層を上記ゲー
トリセス内に形成し、上記第２ゲート電極を上記ゲート
リセスと上記ドレイン電極との間に形成するものとした
ものである。
方法は、上記のＦＥＴの製造方法（請求項６）におい
て、上記活性層を形成する工程の後、上記第１ゲート電
極下層及び上記第２ゲート電極を形成する工程の前に、
上記活性層表面の上記ソース電極形成領域と上記ドレイ
ン電極形成領域との間の第１ゲート電極を形成すべき領
域にゲートリセスをエッチングにより形成する工程を含
み、上記第１ゲート電極下層，及び上記第２ゲート電極
を形成する工程を、上記第１ゲート電極下層を上記ゲー
トリセス内に形成し、上記第２ゲート電極を上記ゲート
リセスと上記ドレイン電極との間に形成するものとした
ものである。
【００１６】この発明（請求項８）に係るＦＥＴの製造
方法は、上記のＦＥＴの製造方法（請求項７）におい
て、上記ゲートリセスを形成する工程の後、上記第１ゲ
ート電極下層，及び上記第２ゲート電極を形成する工程
の前に、上記活性層上の全面に絶縁膜を堆積した後、異
方性エッチングによりこの絶縁膜をエッチングして、上
記ゲートリセスの側壁にサイドウォールを形成する工程
を含み、上記第１ゲート電極下層，及び上記第２ゲート
電極を形成する工程を、全面に上記第１ゲート電極下層
を構成する導電性材料膜を堆積し、この導電性材料膜上
の上記第１ゲート電極下層，及び上記第２ゲート電極を
形成すべき領域にレジストを形成し、このレジストをマ
スクとしてこの導電性材料膜をエッチングし、このレジ
ストを除去することにより上記第１ゲート電極下層，及
び上記第２ゲート電極を形成するものとしたものであ
る。
方法は、上記のＦＥＴの製造方法（請求項７）におい
て、上記ゲートリセスを形成する工程の後、上記第１ゲ
ート電極下層，及び上記第２ゲート電極を形成する工程
の前に、上記活性層上の全面に絶縁膜を堆積した後、異
方性エッチングによりこの絶縁膜をエッチングして、上
記ゲートリセスの側壁にサイドウォールを形成する工程
を含み、上記第１ゲート電極下層，及び上記第２ゲート
電極を形成する工程を、全面に上記第１ゲート電極下層
を構成する導電性材料膜を堆積し、この導電性材料膜上
の上記第１ゲート電極下層，及び上記第２ゲート電極を
形成すべき領域にレジストを形成し、このレジストをマ
スクとしてこの導電性材料膜をエッチングし、このレジ
ストを除去することにより上記第１ゲート電極下層，及
び上記第２ゲート電極を形成するものとしたものであ
る。
【００１７】この発明（請求項９）に係るＦＥＴの製造
方法は、半導体基板上に活性層を形成する工程と、この
活性層の表面のソース電極形成領域とドレイン電極形成
領域との間にエッチングにより第１ゲート第１段リセス
を形成する工程と、活性層表面の全面に、第１の絶縁膜
を堆積した後、上記第１ゲート第１段リセス内の第１ゲ
ート電極を形成すべき領域，及び上記第１ゲート第１段
リセスと上記ドレイン電極形成領域との間の第２ゲート
電極を形成すべき領域の上記第１の絶縁膜をエッチング
し、さらにこの第１の絶縁膜をマスクとして上記活性層
をエッチングして、上記第１ゲート第１段リセス内に第
１ゲート第２段リセスを、上記第１ゲート第１段リセス
と上記ドレイン電極形成領域との間に第２ゲートリセス
を形成する工程と、全面に第２の絶縁膜を堆積し、この
第２の絶縁膜に対して異方性エッチングを行い、上記第
１ゲート第２段リセスの側壁及び上記第２ゲートリセス
の側壁に上記第２の絶縁膜からなるサイドウォールを形
成する工程と、全面に第１の導電性材料膜，及びこの第
１の導電性材料より抵抗率の小さい導電性材料からなる
第２の導電性材料膜を順次堆積した後、上記第１ゲート
電極形成領域，及び上記第２ゲート電極形成領域にのみ
上記第１の導電性材料膜及び上記第２の導電性材料膜を
残すように、上記第２の導電性材料膜及び上記第１の導
電性材料膜を順次エッチングして、上記第１導電性材料
膜及び上記第２導電性材料膜からなる上記第１ゲート電
極を上記第１ゲート第２段リセス内に形成するととも
に、上記第１導電性材料膜及び上記第２導電性材料膜か
らなる上記第２ゲート電極を上記第２ゲートリセス内に
形成する工程とを含むものである。
方法は、半導体基板上に活性層を形成する工程と、この
活性層の表面のソース電極形成領域とドレイン電極形成
領域との間にエッチングにより第１ゲート第１段リセス
を形成する工程と、活性層表面の全面に、第１の絶縁膜
を堆積した後、上記第１ゲート第１段リセス内の第１ゲ
ート電極を形成すべき領域，及び上記第１ゲート第１段
リセスと上記ドレイン電極形成領域との間の第２ゲート
電極を形成すべき領域の上記第１の絶縁膜をエッチング
し、さらにこの第１の絶縁膜をマスクとして上記活性層
をエッチングして、上記第１ゲート第１段リセス内に第
１ゲート第２段リセスを、上記第１ゲート第１段リセス
と上記ドレイン電極形成領域との間に第２ゲートリセス
を形成する工程と、全面に第２の絶縁膜を堆積し、この
第２の絶縁膜に対して異方性エッチングを行い、上記第
１ゲート第２段リセスの側壁及び上記第２ゲートリセス
の側壁に上記第２の絶縁膜からなるサイドウォールを形
成する工程と、全面に第１の導電性材料膜，及びこの第
１の導電性材料より抵抗率の小さい導電性材料からなる
第２の導電性材料膜を順次堆積した後、上記第１ゲート
電極形成領域，及び上記第２ゲート電極形成領域にのみ
上記第１の導電性材料膜及び上記第２の導電性材料膜を
残すように、上記第２の導電性材料膜及び上記第１の導
電性材料膜を順次エッチングして、上記第１導電性材料
膜及び上記第２導電性材料膜からなる上記第１ゲート電
極を上記第１ゲート第２段リセス内に形成するととも
に、上記第１導電性材料膜及び上記第２導電性材料膜か
らなる上記第２ゲート電極を上記第２ゲートリセス内に
形成する工程とを含むものである。
【００１８】この発明（請求項１０）に係るＦＥＴの製
造方法は、半導体基板上に活性層を形成した後、この活
性層上に、第１ゲート電極下層を、ソース電極形成領域
とドレイン電極形成領域との間に位置するように形成す
る工程と、上記第１ゲート電極下層と上記ドレイン電極
形成領域との間の上記活性層表面に、上記活性層の導電
型と逆の導電型を有する、上記活性層を流れる電流を制
御するための導電層を形成する工程と、全面に第１の絶
縁膜を堆積させ、この後全面にその表面が平坦化するよ
うに第２の絶縁膜を堆積する工程と、上記第２の絶縁膜
の全層、及び上記第１の絶縁膜の上層部をエッチングし
て上記第１の絶縁膜の表面に上記第１ゲート電極下層の
上面を露出させる工程と、上記第１の絶縁膜上に、上記
第１ゲート電極下層上にのみこの第１ゲート電極下層よ
り幅の広い開口部を有するレジストを形成する工程と、
全面に上記第１ゲート電極下層を構成する材料より抵抗
率の低い導電性材料を堆積した後、上記レジストを除去
して、上記第１ゲート電極下層上にゲート長方向におけ
る長さが上記第１ゲート電極下層より長い上記導電性材
料よりなる第１ゲート電極上層を形成する工程とを含む
ものである。
造方法は、半導体基板上に活性層を形成した後、この活
性層上に、第１ゲート電極下層を、ソース電極形成領域
とドレイン電極形成領域との間に位置するように形成す
る工程と、上記第１ゲート電極下層と上記ドレイン電極
形成領域との間の上記活性層表面に、上記活性層の導電
型と逆の導電型を有する、上記活性層を流れる電流を制
御するための導電層を形成する工程と、全面に第１の絶
縁膜を堆積させ、この後全面にその表面が平坦化するよ
うに第２の絶縁膜を堆積する工程と、上記第２の絶縁膜
の全層、及び上記第１の絶縁膜の上層部をエッチングし
て上記第１の絶縁膜の表面に上記第１ゲート電極下層の
上面を露出させる工程と、上記第１の絶縁膜上に、上記
第１ゲート電極下層上にのみこの第１ゲート電極下層よ
り幅の広い開口部を有するレジストを形成する工程と、
全面に上記第１ゲート電極下層を構成する材料より抵抗
率の低い導電性材料を堆積した後、上記レジストを除去
して、上記第１ゲート電極下層上にゲート長方向におけ
る長さが上記第１ゲート電極下層より長い上記導電性材
料よりなる第１ゲート電極上層を形成する工程とを含む
ものである。
【００１９】この発明（請求項１１）に係るＦＥＴの製
造方法は、上記のＦＥＴの製造方法（請求項１０）にお
いて、上記導電層を形成する工程を、上記第１ゲート電
極下層と上記ドレイン電極形成領域との間に開口部を有
するレジストを形成し、このレジストをマスクとして上
記活性層の導電型と逆の導電型の不純物をイオン注入し
て、上記開口部に露出した上記活性層表面に上記導電層
を形成するものとしたものである。
造方法は、上記のＦＥＴの製造方法（請求項１０）にお
いて、上記導電層を形成する工程を、上記第１ゲート電
極下層と上記ドレイン電極形成領域との間に開口部を有
するレジストを形成し、このレジストをマスクとして上
記活性層の導電型と逆の導電型の不純物をイオン注入し
て、上記開口部に露出した上記活性層表面に上記導電層
を形成するものとしたものである。
【００２０】この発明（請求項１２）に係るＦＥＴの製
造方法は、上記のＦＥＴの製造方法（請求項１０）にお
いて、上記第１ゲート電極下層を形成する工程の後、上
記導電層を形成する工程の前に、上記第１ゲート電極下
層の側面に絶縁膜からなるサイドウォールを形成する工
程を含み、上記導電層を形成する工程を、上記第１ゲー
ト電極下層と上記ドレイン電極形成領域との間に、上記
第１ゲート電極下層の一部，上記第１ゲート電極下層の
上記ドレイン電極形成領域側に形成された上記サイドウ
ォール，及び上記導電層を形成すべき領域に開口部を有
するレジストを形成し、このレジストをマスクとして上
記活性層の導電型と逆の導電型の不純物をイオン注入し
て、上記開口部に露出した上記活性層表面に上記導電層
を形成するものとしたものである。
造方法は、上記のＦＥＴの製造方法（請求項１０）にお
いて、上記第１ゲート電極下層を形成する工程の後、上
記導電層を形成する工程の前に、上記第１ゲート電極下
層の側面に絶縁膜からなるサイドウォールを形成する工
程を含み、上記導電層を形成する工程を、上記第１ゲー
ト電極下層と上記ドレイン電極形成領域との間に、上記
第１ゲート電極下層の一部，上記第１ゲート電極下層の
上記ドレイン電極形成領域側に形成された上記サイドウ
ォール，及び上記導電層を形成すべき領域に開口部を有
するレジストを形成し、このレジストをマスクとして上
記活性層の導電型と逆の導電型の不純物をイオン注入し
て、上記開口部に露出した上記活性層表面に上記導電層
を形成するものとしたものである。
【００２１】この発明（請求項１３）に係るＦＥＴの製
造方法は、上記のＦＥＴの製造方法（請求項１０）にお
いて、上記導電層を形成する工程を、上記第１ゲート電
極下層と上記ドレイン電極形成領域との間に開口部を有
する絶縁膜を形成し、この絶縁膜をマスクとして上記活
性層の導電型と逆の導電型の不純物を上記活性層に拡散
して、上記開口部に露出した上記活性層表面に上記導電
層を形成するものとしたものである。
造方法は、上記のＦＥＴの製造方法（請求項１０）にお
いて、上記導電層を形成する工程を、上記第１ゲート電
極下層と上記ドレイン電極形成領域との間に開口部を有
する絶縁膜を形成し、この絶縁膜をマスクとして上記活
性層の導電型と逆の導電型の不純物を上記活性層に拡散
して、上記開口部に露出した上記活性層表面に上記導電
層を形成するものとしたものである。
【００２２】この発明（請求項１４）に係るＦＥＴの製
造方法は、上記のＦＥＴの製造方法（請求項１０）にお
いて、上記導電層を形成する工程を、上記第１ゲート電
極下層と上記ドレイン電極形成領域との間の上記導電層
を形成すべき領域に上記活性層の導電型と逆の導電型の
不純物を集束イオンビームによりイオン注入して、上記
開口部に露出した上記活性層表面に上記導電層を形成す
るものとしたものである。
造方法は、上記のＦＥＴの製造方法（請求項１０）にお
いて、上記導電層を形成する工程を、上記第１ゲート電
極下層と上記ドレイン電極形成領域との間の上記導電層
を形成すべき領域に上記活性層の導電型と逆の導電型の
不純物を集束イオンビームによりイオン注入して、上記
開口部に露出した上記活性層表面に上記導電層を形成す
るものとしたものである。
【００２３】
実施の形態１．この発明の実施の形態１におけるＦＥ
Ｔ，及びその製造方法について説明する。図１は、本実
施の形態１のデュアルゲートＦＥＴの断面図である。こ
のデュアルゲートＦＥＴは、半絶縁性ＧａＡｓ基板１上
に形成されたｎ型ＧａＡｓ活性層２と、この活性層２に
オーミック接触するように形成されたＡｕＧｅ／Ｎｉか
らなるソース電極５，及びドレイン電極６と、これらの
電極の間のソース電極側に形成された第１ゲート電極３
と、ドレイン電極側に形成された第２ゲート電極４とを
備えたものであり、第１ゲート電極３は、ＷＳｉからな
る第１ゲート電極下層３ｂと、Ａｕからなりゲート長方
向における長さが上記下層３ｂより長い第１ゲート電極
上層３ａとで構成された２層構造を有するＴ字型電極で
あり、第２ゲート電極４は、ＷＳｉからなる単層の矩形
電極である。なお、ゲート電極３，及び４はｎ型ＧａＡ
ｓ活性層２とショットキー接触している。このように、
このデュアルゲートＦＥＴを増幅器に用いる場合に高周
波信号が入力される第１ゲート電極３を上記のような２
層構造とし、ソース−ドレイン電流を制御するための直
流電圧が印加される第２ゲート電極を上記のような単層
構造としている。
Ｔ，及びその製造方法について説明する。図１は、本実
施の形態１のデュアルゲートＦＥＴの断面図である。こ
のデュアルゲートＦＥＴは、半絶縁性ＧａＡｓ基板１上
に形成されたｎ型ＧａＡｓ活性層２と、この活性層２に
オーミック接触するように形成されたＡｕＧｅ／Ｎｉか
らなるソース電極５，及びドレイン電極６と、これらの
電極の間のソース電極側に形成された第１ゲート電極３
と、ドレイン電極側に形成された第２ゲート電極４とを
備えたものであり、第１ゲート電極３は、ＷＳｉからな
る第１ゲート電極下層３ｂと、Ａｕからなりゲート長方
向における長さが上記下層３ｂより長い第１ゲート電極
上層３ａとで構成された２層構造を有するＴ字型電極で
あり、第２ゲート電極４は、ＷＳｉからなる単層の矩形
電極である。なお、ゲート電極３，及び４はｎ型ＧａＡ
ｓ活性層２とショットキー接触している。このように、
このデュアルゲートＦＥＴを増幅器に用いる場合に高周
波信号が入力される第１ゲート電極３を上記のような２
層構造とし、ソース−ドレイン電流を制御するための直
流電圧が印加される第２ゲート電極を上記のような単層
構造としている。
【００２４】次に、上記の図１に示したデュアルゲート
ＦＥＴの製造方法について説明する。図２はこの製造方
法を工程順に示した断面図である。まず、図２(a) に示
すように、半絶縁性ＧａＡｓ基板１上に厚さ５００ｎｍ
のｎ型ＧａＡｓ層をエピタキシャル成長させた後、ＦＥ
Ｔ形成領域以外の領域のｎ型ＧａＡｓ層をエッチングす
るか、またはＨのイオン注入により絶縁化してｎ型Ｇａ
Ａｓ活性層２を形成し、この活性層２上に厚さ２００ｎ
ｍのＡｕＧｅ／Ｎｉからなり活性層２とオーミック接触
するソース電極５，及びドレイン電極６を蒸着・リフト
オフにより形成し、さらに厚さ３００ｎｍのＷＳｉから
なる第１ゲート電極下層３ｂ，及び第２ゲート電極４を
活性層２とショットキー接触するように形成する。図中
では、ＦＥＴ領域の活性層のみを記載している。（他の
図も同様。）なお、ｎ型ＧａＡｓ活性層２は、半絶縁性
ＧａＡｓ基板表面のＦＥＴ形成領域にのみ選択的にｎ型
不純物をイオン注入することにより形成してもよい。こ
の際、イオン種としてＳｉ+ を用い、加速電圧を１００
keV とすると、厚さ５００ｎｍのｎ型ＧａＡｓ活性層を
形成することができる。
ＦＥＴの製造方法について説明する。図２はこの製造方
法を工程順に示した断面図である。まず、図２(a) に示
すように、半絶縁性ＧａＡｓ基板１上に厚さ５００ｎｍ
のｎ型ＧａＡｓ層をエピタキシャル成長させた後、ＦＥ
Ｔ形成領域以外の領域のｎ型ＧａＡｓ層をエッチングす
るか、またはＨのイオン注入により絶縁化してｎ型Ｇａ
Ａｓ活性層２を形成し、この活性層２上に厚さ２００ｎ
ｍのＡｕＧｅ／Ｎｉからなり活性層２とオーミック接触
するソース電極５，及びドレイン電極６を蒸着・リフト
オフにより形成し、さらに厚さ３００ｎｍのＷＳｉから
なる第１ゲート電極下層３ｂ，及び第２ゲート電極４を
活性層２とショットキー接触するように形成する。図中
では、ＦＥＴ領域の活性層のみを記載している。（他の
図も同様。）なお、ｎ型ＧａＡｓ活性層２は、半絶縁性
ＧａＡｓ基板表面のＦＥＴ形成領域にのみ選択的にｎ型
不純物をイオン注入することにより形成してもよい。こ
の際、イオン種としてＳｉ+ を用い、加速電圧を１００
keV とすると、厚さ５００ｎｍのｎ型ＧａＡｓ活性層を
形成することができる。
【００２５】次に、図２(b) に示すように、全面にプラ
ズマＣＶＤ法により厚さ２００ｎｍのＳｉＯＮ膜７を堆
積し、さらにこのＳｉＯＮ膜７上の全面に厚さ３００ｎ
ｍのＳｉＯ膜８をその表面が平坦となるようにプラズマ
ＣＶＤ法により形成する。この後、図２(d) に示すよう
に、ＳｉＯ膜８の全層，及びＳｉＯＮ膜７の上層部分を
エッチングして、ＳｉＯＮ膜７表面に第１ゲート電極下
層３ｂ，及び第２ゲート電極下層４ｂの上面を露出させ
る。
ズマＣＶＤ法により厚さ２００ｎｍのＳｉＯＮ膜７を堆
積し、さらにこのＳｉＯＮ膜７上の全面に厚さ３００ｎ
ｍのＳｉＯ膜８をその表面が平坦となるようにプラズマ
ＣＶＤ法により形成する。この後、図２(d) に示すよう
に、ＳｉＯ膜８の全層，及びＳｉＯＮ膜７の上層部分を
エッチングして、ＳｉＯＮ膜７表面に第１ゲート電極下
層３ｂ，及び第２ゲート電極下層４ｂの上面を露出させ
る。
【００２６】次に、図２(e) に示すように、第１ゲート
電極下層３ｂ上の領域に、この下層３ｂより幅の広い開
口部を有するレジスト９を形成し、全面にゲート電極上
層となる厚さ７００ｎｍのＡｕをスパッタ法により堆積
し、レジスト９を除去した後、ＳｉＯＮ膜７を緩衝フッ
酸（ＢＨＦ）によりエッチングして、図１に示した２層
構造を有する第１ゲート電極３を備えたデュアルゲート
ＦＥＴが作製される。
電極下層３ｂ上の領域に、この下層３ｂより幅の広い開
口部を有するレジスト９を形成し、全面にゲート電極上
層となる厚さ７００ｎｍのＡｕをスパッタ法により堆積
し、レジスト９を除去した後、ＳｉＯＮ膜７を緩衝フッ
酸（ＢＨＦ）によりエッチングして、図１に示した２層
構造を有する第１ゲート電極３を備えたデュアルゲート
ＦＥＴが作製される。
【００２７】このようにして作製されたデュアルゲート
ＦＥＴにおいては、ソース電極−第１ゲート電極間隔Ｌ
g1s ＝１．０μｍ，第１ゲート電極長Ｌg1＝０．５μ
ｍ，第１ゲート電極−第２ゲート電極間隔Ｌg1g2＝１．
２５μｍ，第２ゲート電極長Ｌg2＝０．５μｍ，第２ゲ
ート電極−ドレイン電極間隔Ｌg2d ＝１．０μｍであ
り、また第１ゲート電極上層長Ｌg1u ＝２．０μｍであ
る。従って、ソース電極−ドレイン電極間距離Ｌsdは
４，２５μｍとなり、また第１ゲート電極−ドレイン電
極間距離Ｌg1d は２．７５μｍとなり、前述の図１５に
示した第１ゲート電極，第２ゲート電極をともに２層構
造とした従来のデュアルゲートＦＥＴと比較して、Ｌsd
で２．７５μｍ、Ｌg1d で１．７５μｍだけ短縮されて
いる。
ＦＥＴにおいては、ソース電極−第１ゲート電極間隔Ｌ
g1s ＝１．０μｍ，第１ゲート電極長Ｌg1＝０．５μ
ｍ，第１ゲート電極−第２ゲート電極間隔Ｌg1g2＝１．
２５μｍ，第２ゲート電極長Ｌg2＝０．５μｍ，第２ゲ
ート電極−ドレイン電極間隔Ｌg2d ＝１．０μｍであ
り、また第１ゲート電極上層長Ｌg1u ＝２．０μｍであ
る。従って、ソース電極−ドレイン電極間距離Ｌsdは
４，２５μｍとなり、また第１ゲート電極−ドレイン電
極間距離Ｌg1d は２．７５μｍとなり、前述の図１５に
示した第１ゲート電極，第２ゲート電極をともに２層構
造とした従来のデュアルゲートＦＥＴと比較して、Ｌsd
で２．７５μｍ、Ｌg1d で１．７５μｍだけ短縮されて
いる。
【００２８】このように、本実施の形態１におけるデュ
アルゲートＦＥＴにおいては、第１ゲート電極３を上記
の２層構造を有するＴ字型電極としているため、この第
１ゲート電極のゲート抵抗を低減することができ、効率
を向上させ、雑音を低減することができる。さらに、第
２ゲート電極を、単層構造の矩形電極としたため、前述
の図１５に示した第１ゲート電極，第２ゲート電極をと
もに２層構造とした従来のデュアルゲートＦＥＴと比較
して、ＦＥＴサイズ，及び寄生ドレイン抵抗を低減する
ことができる。
アルゲートＦＥＴにおいては、第１ゲート電極３を上記
の２層構造を有するＴ字型電極としているため、この第
１ゲート電極のゲート抵抗を低減することができ、効率
を向上させ、雑音を低減することができる。さらに、第
２ゲート電極を、単層構造の矩形電極としたため、前述
の図１５に示した第１ゲート電極，第２ゲート電極をと
もに２層構造とした従来のデュアルゲートＦＥＴと比較
して、ＦＥＴサイズ，及び寄生ドレイン抵抗を低減する
ことができる。
【００２９】実施の形態２．この発明の実施の形態２に
おけるＦＥＴ，及びその製造方法について説明する。図
３は、本実施の形態２におけるデュアルゲートＦＥＴの
断面図である。なお、図１と同一部分には同一符号を付
してその詳しい説明は省略する。このデュアルゲートＦ
ＥＴは、その表面にゲートリセス１６が形成されたｎ型
ＧａＡｓ活性層２と、ソース電極５，及びドレイン電極
６と、上記ゲートリセス１６内に形成された第１ゲート
電極３と、ゲートリセス１６とドレイン電極６の間に形
成された第２ゲート電極４とを備えたものであり、第１
ゲート電極３は、上記ゲートリセス１６内に形成された
ＷＳｉからなる第１ゲート電極下層３ｂと、Ａｕからな
りゲート長方向における長さが上記下層３ｂより長い第
１ゲート電極上層３ａとで構成された２層構造を有する
電極であり、第２ゲート電極４は、ＷＳｉからなる単層
の断面矩形形状の電極である。
おけるＦＥＴ，及びその製造方法について説明する。図
３は、本実施の形態２におけるデュアルゲートＦＥＴの
断面図である。なお、図１と同一部分には同一符号を付
してその詳しい説明は省略する。このデュアルゲートＦ
ＥＴは、その表面にゲートリセス１６が形成されたｎ型
ＧａＡｓ活性層２と、ソース電極５，及びドレイン電極
６と、上記ゲートリセス１６内に形成された第１ゲート
電極３と、ゲートリセス１６とドレイン電極６の間に形
成された第２ゲート電極４とを備えたものであり、第１
ゲート電極３は、上記ゲートリセス１６内に形成された
ＷＳｉからなる第１ゲート電極下層３ｂと、Ａｕからな
りゲート長方向における長さが上記下層３ｂより長い第
１ゲート電極上層３ａとで構成された２層構造を有する
電極であり、第２ゲート電極４は、ＷＳｉからなる単層
の断面矩形形状の電極である。
【００３０】次に、本実施の形態２におけるデュアルゲ
ートＦＥＴの製造方法について説明する。図４はこの製
造方法の一例を工程順に示した断面図である。まず、半
絶縁性ＧａＡｓ基板１上に、前述の実施の形態１で説明
した方法と同様の方法を用いて、厚さ５００ｎｍのｎ型
ＧａＡｓ層活性層２を形成する。この後、図４(a) に示
すように、ｎ型ＧａＡｓ活性層２表面の第１ゲート電極
を形成すべき領域をエッチングして長さ２．０μｍ，深
さ１００ｎｍのゲートリセス１６を形成する。
ートＦＥＴの製造方法について説明する。図４はこの製
造方法の一例を工程順に示した断面図である。まず、半
絶縁性ＧａＡｓ基板１上に、前述の実施の形態１で説明
した方法と同様の方法を用いて、厚さ５００ｎｍのｎ型
ＧａＡｓ層活性層２を形成する。この後、図４(a) に示
すように、ｎ型ＧａＡｓ活性層２表面の第１ゲート電極
を形成すべき領域をエッチングして長さ２．０μｍ，深
さ１００ｎｍのゲートリセス１６を形成する。
【００３１】次に、全面に図４(b) に示すように、スパ
ッタ法により厚さ２００ｎｍのＷＳｉ膜１８を堆積し、
さらにゲートリセス１６上の領域，及び第２ゲート電極
を形成すべき領域にレジスト１７を形成する。この後、
このレジスト１７をマスクとしてＷＳｉ膜１８をエッチ
ングして、図４(c) に示すように、ゲートリセス１６上
にＷＳｉ１８を残すとともに、ＷＳｉ１８からなる第２
ゲート電極４を形成する。この際、第２ゲート電極のゲ
ート長は０．５μｍとなるようにする。
ッタ法により厚さ２００ｎｍのＷＳｉ膜１８を堆積し、
さらにゲートリセス１６上の領域，及び第２ゲート電極
を形成すべき領域にレジスト１７を形成する。この後、
このレジスト１７をマスクとしてＷＳｉ膜１８をエッチ
ングして、図４(c) に示すように、ゲートリセス１６上
にＷＳｉ１８を残すとともに、ＷＳｉ１８からなる第２
ゲート電極４を形成する。この際、第２ゲート電極のゲ
ート長は０．５μｍとなるようにする。
【００３２】この後、レジスト１７を除去し、さらにゲ
ートリセス１６上に残されたＷＳｉ膜１８上の第１ゲー
ト電極下層を形成すべき領域及び上記第２ゲート電極４
を被覆する領域にレジストを形成してＷＳｉ１８のエッ
チングを行い、レジストを除去することにより、図４
(d) に示すように、ゲートリセス１６内に第１ゲート電
極下層３ｂを形成する。この際、第１ゲート電極下層３
ｂが活性層２と接する長さ、すなわち第１ゲート電極の
ゲート長は０．５μｍとなるようにする。
ートリセス１６上に残されたＷＳｉ膜１８上の第１ゲー
ト電極下層を形成すべき領域及び上記第２ゲート電極４
を被覆する領域にレジストを形成してＷＳｉ１８のエッ
チングを行い、レジストを除去することにより、図４
(d) に示すように、ゲートリセス１６内に第１ゲート電
極下層３ｂを形成する。この際、第１ゲート電極下層３
ｂが活性層２と接する長さ、すなわち第１ゲート電極の
ゲート長は０．５μｍとなるようにする。
【００３３】次に、前述の実施の形態１において説明し
た、図２に示した工程と同様の工程により、図４(e) に
示すように、第１ゲート電極下層３ｂ上にＡｕからなる
第１ゲート電極上層３ａを形成する。最後に、図４(f)
に示すように、厚さ２００ｎｍのＡｕＧｅ／Ｎｉからな
るソース電極５，ドレイン電極６を形成することによ
り、ゲートリセス１６内に第１ゲート電極３が設けられ
たデュアルゲートＦＥＴが完成する。
た、図２に示した工程と同様の工程により、図４(e) に
示すように、第１ゲート電極下層３ｂ上にＡｕからなる
第１ゲート電極上層３ａを形成する。最後に、図４(f)
に示すように、厚さ２００ｎｍのＡｕＧｅ／Ｎｉからな
るソース電極５，ドレイン電極６を形成することによ
り、ゲートリセス１６内に第１ゲート電極３が設けられ
たデュアルゲートＦＥＴが完成する。
【００３４】また、図５は本実施の形態２におけるデュ
アルゲートＦＥＴの製造方法の他の例を工程順に示した
断面図である。まず、半絶縁性ＧａＡｓ基板１上に、上
記の製造方法と同様に厚さ５００ｎｍのｎ型ＧａＡｓ活
性層２を形成する。この後、図５(a) に示すように、ｎ
型ＧａＡｓ活性層２表面の第１ゲート電極を形成すべき
領域をエッチングして長さ２．０μｍ，深さ１００ｎｍ
のゲートリセス１６を形成する。
アルゲートＦＥＴの製造方法の他の例を工程順に示した
断面図である。まず、半絶縁性ＧａＡｓ基板１上に、上
記の製造方法と同様に厚さ５００ｎｍのｎ型ＧａＡｓ活
性層２を形成する。この後、図５(a) に示すように、ｎ
型ＧａＡｓ活性層２表面の第１ゲート電極を形成すべき
領域をエッチングして長さ２．０μｍ，深さ１００ｎｍ
のゲートリセス１６を形成する。
【００３５】次に、図５(b) に示すように、全面にＳｉ
Ｏ膜を堆積した後、このＳｉＯ膜に対して異方性エッチ
ングを行い、ゲートリセス１６の側壁に厚さ０．７μｍ
のＳｉＯからなるサイドウォール１９を形成する。
Ｏ膜を堆積した後、このＳｉＯ膜に対して異方性エッチ
ングを行い、ゲートリセス１６の側壁に厚さ０．７μｍ
のＳｉＯからなるサイドウォール１９を形成する。
【００３６】次に、図５(c) に示すように、全面にスパ
ッタ法により厚さ２００ｎｍのＷＳｉ膜１８を堆積し、
さらに図５(d) に示すように、ゲートリセス１６上の領
域，及び第２ゲート電極を形成すべき領域にレジスト２
０を形成する。この後、このレジスト２０をマスクとし
てＷＳｉ膜１８をエッチングし、さらにレジスト２０を
除去して、図５(e) に示すように、ゲートリセス１６上
にＷＳｉ１８からなる第１ゲート電極下層３ｂを形成す
るとともに、ＷＳｉ１８からなる第２ゲート電極４を形
成する。この際、第１ゲート電極下層３ｂが活性層２と
接する長さ、すなわち第１ゲート電極のゲート長は０．
６μｍとなる。
ッタ法により厚さ２００ｎｍのＷＳｉ膜１８を堆積し、
さらに図５(d) に示すように、ゲートリセス１６上の領
域，及び第２ゲート電極を形成すべき領域にレジスト２
０を形成する。この後、このレジスト２０をマスクとし
てＷＳｉ膜１８をエッチングし、さらにレジスト２０を
除去して、図５(e) に示すように、ゲートリセス１６上
にＷＳｉ１８からなる第１ゲート電極下層３ｂを形成す
るとともに、ＷＳｉ１８からなる第２ゲート電極４を形
成する。この際、第１ゲート電極下層３ｂが活性層２と
接する長さ、すなわち第１ゲート電極のゲート長は０．
６μｍとなる。
【００３７】この後、前述の実施の形態１において説明
した、図２に示した工程と同様の工程により、図５(f)
に示すように、第１ゲート電極下層３ｂ上にＡｕからな
る第１ゲート電極上層３ａを形成する。最後に、厚さ２
００ｎｍのＡｕＧｅ／Ｎｉからなるソース電極５，ドレ
イン電極６を形成することにより、ゲートリセス１６内
に第１ゲート電極３が設けられたデュアルゲートＦＥＴ
が完成する。
した、図２に示した工程と同様の工程により、図５(f)
に示すように、第１ゲート電極下層３ｂ上にＡｕからな
る第１ゲート電極上層３ａを形成する。最後に、厚さ２
００ｎｍのＡｕＧｅ／Ｎｉからなるソース電極５，ドレ
イン電極６を形成することにより、ゲートリセス１６内
に第１ゲート電極３が設けられたデュアルゲートＦＥＴ
が完成する。
【００３８】このデュアルゲートＦＥＴにおいては、ソ
ース電極−ドレイン電極間距離Ｌsdは４．２５μｍとな
り、また第１ゲート電極−ドレイン電極間距離Ｌg1d は
２．７５μｍとなり、これらはいずれも前述の図１５に
示した第１ゲート電極，第２ゲート電極をともに２層構
造としたＦＥＴの場合と比較して短縮されている。
ース電極−ドレイン電極間距離Ｌsdは４．２５μｍとな
り、また第１ゲート電極−ドレイン電極間距離Ｌg1d は
２．７５μｍとなり、これらはいずれも前述の図１５に
示した第１ゲート電極，第２ゲート電極をともに２層構
造としたＦＥＴの場合と比較して短縮されている。
【００３９】このように、本実施の形態２におけるデュ
アルゲートＦＥＴでは、高周波信号が入力する第１ゲー
ト電極３を、上記の２層構造を有するＴ字型電極とした
ため、この第１ゲート電極のゲート抵抗を低減すること
ができ、これにより、効率を向上させ、雑音を低減する
ことができる。さらに、第２ゲート電極４を上記の単層
構造の矩形電極としているため、前述の図１５に示した
第１ゲート電極，第２ゲート電極をともに２層構造とし
たＦＥＴと比較して、ＦＥＴサイズを低減でき、第１ゲ
ート電極３とドレイン電極６との間の距離を短縮するこ
とができ、このため寄生ドレイン抵抗を約０．２Ω低減
することができる。また、第１ゲート電極３をゲートリ
セス１６内に形成しているため、第１ゲート電極３と活
性層２との接触面を第２ゲート電極４と活性層２との接
触面より１００ｎｍ深い位置とすることができ、これに
より、第２ゲート電極４下の活性層中に広がる電荷空乏
層によるドレイン電流の低減を抑制することができる。
アルゲートＦＥＴでは、高周波信号が入力する第１ゲー
ト電極３を、上記の２層構造を有するＴ字型電極とした
ため、この第１ゲート電極のゲート抵抗を低減すること
ができ、これにより、効率を向上させ、雑音を低減する
ことができる。さらに、第２ゲート電極４を上記の単層
構造の矩形電極としているため、前述の図１５に示した
第１ゲート電極，第２ゲート電極をともに２層構造とし
たＦＥＴと比較して、ＦＥＴサイズを低減でき、第１ゲ
ート電極３とドレイン電極６との間の距離を短縮するこ
とができ、このため寄生ドレイン抵抗を約０．２Ω低減
することができる。また、第１ゲート電極３をゲートリ
セス１６内に形成しているため、第１ゲート電極３と活
性層２との接触面を第２ゲート電極４と活性層２との接
触面より１００ｎｍ深い位置とすることができ、これに
より、第２ゲート電極４下の活性層中に広がる電荷空乏
層によるドレイン電流の低減を抑制することができる。
【００４０】実施の形態３．この発明の実施の形態３に
おけるデュアルゲートＦＥＴ，及びその製造方法につい
て説明する。図６は、本実施の形態３におけるデュアル
ゲートＦＥＴの断面図である。なお、図１，３と同一部
分には同一符号を付してその詳しい説明は省略する。こ
のデュアルゲートＦＥＴにおいては、ｎ型ＧａＡｓ活性
層２の表面に、ソース電極５，及びドレイン電極６が設
けられ、さらにソース電極５とドレイン電極６の間に深
さが５０ｎｍの第１ゲート第１段リセス１６０が設けら
れ、この第１ゲート第１段リセス１６０内にこのリセス
の底面からの深さが５０ｎｍの第１ゲート第２段リセス
１６１が設けられ、さらに上記第１ゲート第１段リセス
１６０とドレイン電極６との間に深さ５０ｎｍの第２ゲ
ートリセス１６２が設けられ、上記第１ゲート第２段リ
セス１６１内に、上記活性層２表面に接する厚さ３００
ｎｍのＷＳｉ層（下層）２６と厚さ７００ｎｍのＡｕ層
（上層）２５とから構成される第１ゲート電極３が設け
られ、また第２ゲートリセス１６２内に、上記第１ゲー
ト電極と同様の厚さ３００ｎｍのＷＳｉ層（下層）２６
と厚さ７００ｎｍのＡｕ層（上層）２５とからなる第２
ゲート電極４が設けられている。
おけるデュアルゲートＦＥＴ，及びその製造方法につい
て説明する。図６は、本実施の形態３におけるデュアル
ゲートＦＥＴの断面図である。なお、図１，３と同一部
分には同一符号を付してその詳しい説明は省略する。こ
のデュアルゲートＦＥＴにおいては、ｎ型ＧａＡｓ活性
層２の表面に、ソース電極５，及びドレイン電極６が設
けられ、さらにソース電極５とドレイン電極６の間に深
さが５０ｎｍの第１ゲート第１段リセス１６０が設けら
れ、この第１ゲート第１段リセス１６０内にこのリセス
の底面からの深さが５０ｎｍの第１ゲート第２段リセス
１６１が設けられ、さらに上記第１ゲート第１段リセス
１６０とドレイン電極６との間に深さ５０ｎｍの第２ゲ
ートリセス１６２が設けられ、上記第１ゲート第２段リ
セス１６１内に、上記活性層２表面に接する厚さ３００
ｎｍのＷＳｉ層（下層）２６と厚さ７００ｎｍのＡｕ層
（上層）２５とから構成される第１ゲート電極３が設け
られ、また第２ゲートリセス１６２内に、上記第１ゲー
ト電極と同様の厚さ３００ｎｍのＷＳｉ層（下層）２６
と厚さ７００ｎｍのＡｕ層（上層）２５とからなる第２
ゲート電極４が設けられている。
【００４１】次に、本実施の形態３におけるデュアルゲ
ートＦＥＴの製造方法について説明する。図７は、この
製造方法を工程順に示す断面図である。まず、半絶縁性
ＧａＡｓ基板１上に、前述の実施の形態１で説明した方
法と同様の方法を用いて、ｎ型ＧａＡｓ活性層２を形成
する。次に、上記活性層２表面の全面にプラズマＣＶＤ
法によりＳｉＮ膜を堆積した後、後述の第１ゲート第１
段リセスを形成すべき領域に幅４〜５μｍの開口部を有
するレジストをＳｉＮ膜上に形成し、さらにこのレジス
トをマスクとしてＳｉＮ膜に対してＲＩＥ異方性エッチ
ングを行う。次に、図７(a) に示すように、このＳｉＮ
膜をマスクとして、活性層２の表面を酒石酸を用いてエ
ッチングし、深さ５０ｎｍ，幅４〜５μｍの第１ゲート
第１段リセス１６０を形成する。
ートＦＥＴの製造方法について説明する。図７は、この
製造方法を工程順に示す断面図である。まず、半絶縁性
ＧａＡｓ基板１上に、前述の実施の形態１で説明した方
法と同様の方法を用いて、ｎ型ＧａＡｓ活性層２を形成
する。次に、上記活性層２表面の全面にプラズマＣＶＤ
法によりＳｉＮ膜を堆積した後、後述の第１ゲート第１
段リセスを形成すべき領域に幅４〜５μｍの開口部を有
するレジストをＳｉＮ膜上に形成し、さらにこのレジス
トをマスクとしてＳｉＮ膜に対してＲＩＥ異方性エッチ
ングを行う。次に、図７(a) に示すように、このＳｉＮ
膜をマスクとして、活性層２の表面を酒石酸を用いてエ
ッチングし、深さ５０ｎｍ，幅４〜５μｍの第１ゲート
第１段リセス１６０を形成する。
【００４２】次に、上記ＳｉＮ膜を除去した後、活性層
２表面の全面に、厚さ４００ｎｍのＳｉＯ膜（第１の絶
縁膜）２１をプラズマＣＶＤ法を用いて堆積し、さらに
図７(b) に示すように、上記第１ゲート第１段リセス１
６０内の第１ゲート電極３を形成すべき領域，及び上記
第１ゲート第１段リセス１６０よりドレイン側の第２ゲ
ート電極４を形成すべき領域にそれぞれ幅２μｍの開口
部を有するレジスト２２を形成する。次に、このレジス
ト２２をマスクとしてＳｉＯ膜２１に対するＲＩＥ異方
性エッチングを行い、さらに図７(c) に示すように、こ
のＳｉＯ膜２１をマスクとして上記活性層２を酒石酸に
より深さ５０ｎｍエッチングして、上記第１ゲート第１
段リセス１６０内に第１ゲート第２段リセス１６１を形
成するとともに、上記第１ゲート第１段リセス１６０の
ドレイン側に第２ゲートリセス１６２を形成する。
２表面の全面に、厚さ４００ｎｍのＳｉＯ膜（第１の絶
縁膜）２１をプラズマＣＶＤ法を用いて堆積し、さらに
図７(b) に示すように、上記第１ゲート第１段リセス１
６０内の第１ゲート電極３を形成すべき領域，及び上記
第１ゲート第１段リセス１６０よりドレイン側の第２ゲ
ート電極４を形成すべき領域にそれぞれ幅２μｍの開口
部を有するレジスト２２を形成する。次に、このレジス
ト２２をマスクとしてＳｉＯ膜２１に対するＲＩＥ異方
性エッチングを行い、さらに図７(c) に示すように、こ
のＳｉＯ膜２１をマスクとして上記活性層２を酒石酸に
より深さ５０ｎｍエッチングして、上記第１ゲート第１
段リセス１６０内に第１ゲート第２段リセス１６１を形
成するとともに、上記第１ゲート第１段リセス１６０の
ドレイン側に第２ゲートリセス１６２を形成する。
【００４３】この後、図７(d) に示すように、全面に厚
さ４００ｎｍのＳｉＯ膜（第２の絶縁膜）２３をＥＣＲ
−ＣＶＤ法を用いて堆積し、さらに図７(e) に示すよう
に、このＳｉＯ膜２３に対して異方性エッチングを行
い、上記第１ゲート第２段リセス１６１の側壁及び上記
第２ゲートリセス１６２の側壁に上記ＳｉＯ膜２３から
なる厚さ０．７μｍのサイドウォール２４を形成する。
次に、全面に厚さ３００ｎｍのＷＳｉ膜２６，及びＷＳ
ｉより抵抗率の小さいＡｕからなる厚さ７００ｎｍの膜
２５をスパッタ法により順次堆積した後、第１ゲート電
極形成領域，及び第２ゲート電極形成領域にレジストを
形成し、このレジストをマスクとして、Ａｕ膜２５をイ
オンミリングによりエッチングし、さらにＷＳｉ膜２６
をＣＦ4 とＯ2 を用いたＲＩＥによりエッチングして、
レジストを除去することにより、図７(f) に示すよう
に、上記ＷＳｉ膜２６及び上記Ａｕ膜２５からなる２層
構造を有する第１ゲート電極３を上記第１ゲート第２段
リセス１６１内に形成するとともに、同じ２層構造を有
する第２ゲート電極４を上記第２ゲートリセス１６２内
に形成する。この際、ゲート電極が活性層２と接してい
る部分の長さ，すなわちゲート長は、０．６μｍとな
る。
さ４００ｎｍのＳｉＯ膜（第２の絶縁膜）２３をＥＣＲ
−ＣＶＤ法を用いて堆積し、さらに図７(e) に示すよう
に、このＳｉＯ膜２３に対して異方性エッチングを行
い、上記第１ゲート第２段リセス１６１の側壁及び上記
第２ゲートリセス１６２の側壁に上記ＳｉＯ膜２３から
なる厚さ０．７μｍのサイドウォール２４を形成する。
次に、全面に厚さ３００ｎｍのＷＳｉ膜２６，及びＷＳ
ｉより抵抗率の小さいＡｕからなる厚さ７００ｎｍの膜
２５をスパッタ法により順次堆積した後、第１ゲート電
極形成領域，及び第２ゲート電極形成領域にレジストを
形成し、このレジストをマスクとして、Ａｕ膜２５をイ
オンミリングによりエッチングし、さらにＷＳｉ膜２６
をＣＦ4 とＯ2 を用いたＲＩＥによりエッチングして、
レジストを除去することにより、図７(f) に示すよう
に、上記ＷＳｉ膜２６及び上記Ａｕ膜２５からなる２層
構造を有する第１ゲート電極３を上記第１ゲート第２段
リセス１６１内に形成するとともに、同じ２層構造を有
する第２ゲート電極４を上記第２ゲートリセス１６２内
に形成する。この際、ゲート電極が活性層２と接してい
る部分の長さ，すなわちゲート長は、０．６μｍとな
る。
【００４４】次に、図７(g) に示すように、ＳｉＯ膜２
１，及びサイドウォール２４を除去する。さらに、ｎ型
ＧａＡｓ活性層２表面に、厚さ２００ｎｍのＡｕＧｅ／
Ｎｉからなるソース電極５，及びドレイン電極６を形成
することにより、図６に示したデュアルゲートＦＥＴが
作製される。
１，及びサイドウォール２４を除去する。さらに、ｎ型
ＧａＡｓ活性層２表面に、厚さ２００ｎｍのＡｕＧｅ／
Ｎｉからなるソース電極５，及びドレイン電極６を形成
することにより、図６に示したデュアルゲートＦＥＴが
作製される。
【００４５】このように、本実施の形態３においては、
ゲート電極３，４をＷＳｉ層（下層）２６とこのＷＳｉ
より抵抗率の小さいＡｕ層（上層）２５とを積層したも
のとしているため、ゲート抵抗を低減することができ、
これにより、効率を向上させ、雑音を低減することがで
きる。また、第１ゲート電極３と活性層２との界面の基
板表面からの深さは、第１ゲート第１段リセス１６０と
第１ゲート第２段リセス１６１の深さを合わせた１００
ｎｍとなり、これは第２ゲート電極４と活性層との界面
の基板表面からの深さ５０ｎｍよりさらに５０ｎｍ深
く、このため、第２ゲート電極４の直下の活性層２中に
生じる電荷空乏層によるドレイン電流の低減を抑制する
ことができる。さらに、第２ゲート電極４を第２ゲート
リセス１６２内に形成するようにしているため、第２ゲ
ート電極４近傍の活性層２の寄生抵抗を低減することが
できる。
ゲート電極３，４をＷＳｉ層（下層）２６とこのＷＳｉ
より抵抗率の小さいＡｕ層（上層）２５とを積層したも
のとしているため、ゲート抵抗を低減することができ、
これにより、効率を向上させ、雑音を低減することがで
きる。また、第１ゲート電極３と活性層２との界面の基
板表面からの深さは、第１ゲート第１段リセス１６０と
第１ゲート第２段リセス１６１の深さを合わせた１００
ｎｍとなり、これは第２ゲート電極４と活性層との界面
の基板表面からの深さ５０ｎｍよりさらに５０ｎｍ深
く、このため、第２ゲート電極４の直下の活性層２中に
生じる電荷空乏層によるドレイン電流の低減を抑制する
ことができる。さらに、第２ゲート電極４を第２ゲート
リセス１６２内に形成するようにしているため、第２ゲ
ート電極４近傍の活性層２の寄生抵抗を低減することが
できる。
【００４６】実施の形態４．この発明の実施の形態４に
おけるデュアルゲートＦＥＴ，及びその製造方法につい
て説明する。図８に、本実施の形態４におけるデュアル
ゲートＦＥＴの断面図を示す。なお、図１，３と同一部
分には同一符号を付してその詳しい説明は省略する。こ
のデュアルゲートＦＥＴにおいては、ｎ型ＧａＡｓ活性
層２上に厚さ２００ｎｍのＡｕＧｅ／Ｎｉからなるソー
ス電極５，及びドレイン電極６が設けられ、この活性層
２上の上記ソース電極５と上記ドレイン電極６との間
に、厚さ３００ｎｍのＷＳｉからなる下層３ｂと厚さ７
００ｎｍのＡｕからなりゲート長方向における長さがこ
の下層３ｂより長い上層３ａとから構成される第１ゲー
ト電極３が設けられており、上記ドレイン電極６と上記
第１ゲート電極３との間の上記活性層２表面には、上記
活性層２を流れる電流を制御するためのｐ型ＧａＡｓ層
である導電層１１が設けられている。このｐ型ＧａＡｓ
導電層１１に印加する電圧を制御することにより、この
導電層１１とｎ型ＧａＡｓ活性層２とのp-n 接合界面に
生ずる電荷空乏層の厚さを制御でき、これによってソー
ス・ドレイン間の活性層２を流れる電流を制御すること
ができる。なお図中、Ｌsg1 はソース電極−第１ゲート
電極下層間距離，Ｌg1は第１ゲート電極下層長，Ｌg1p
は第１ゲート電極下層−導電層間距離，Ｌp は導電層
長，Ｌpdは導電層−ドレイン電極間距離である。
おけるデュアルゲートＦＥＴ，及びその製造方法につい
て説明する。図８に、本実施の形態４におけるデュアル
ゲートＦＥＴの断面図を示す。なお、図１，３と同一部
分には同一符号を付してその詳しい説明は省略する。こ
のデュアルゲートＦＥＴにおいては、ｎ型ＧａＡｓ活性
層２上に厚さ２００ｎｍのＡｕＧｅ／Ｎｉからなるソー
ス電極５，及びドレイン電極６が設けられ、この活性層
２上の上記ソース電極５と上記ドレイン電極６との間
に、厚さ３００ｎｍのＷＳｉからなる下層３ｂと厚さ７
００ｎｍのＡｕからなりゲート長方向における長さがこ
の下層３ｂより長い上層３ａとから構成される第１ゲー
ト電極３が設けられており、上記ドレイン電極６と上記
第１ゲート電極３との間の上記活性層２表面には、上記
活性層２を流れる電流を制御するためのｐ型ＧａＡｓ層
である導電層１１が設けられている。このｐ型ＧａＡｓ
導電層１１に印加する電圧を制御することにより、この
導電層１１とｎ型ＧａＡｓ活性層２とのp-n 接合界面に
生ずる電荷空乏層の厚さを制御でき、これによってソー
ス・ドレイン間の活性層２を流れる電流を制御すること
ができる。なお図中、Ｌsg1 はソース電極−第１ゲート
電極下層間距離，Ｌg1は第１ゲート電極下層長，Ｌg1p
は第１ゲート電極下層−導電層間距離，Ｌp は導電層
長，Ｌpdは導電層−ドレイン電極間距離である。
【００４７】次に、本実施の形態４におけるデュアルゲ
ートＦＥＴの製造方法について説明する。図９はこの製
造方法の一例を示す断面図である。まず、半絶縁性Ｇａ
Ａｓ基板１上に、前述の実施の形態１で説明した方法と
同様の方法を用いて、ｎ型ＧａＡｓ活性層２を形成す
る。この活性層２上に厚さ２００ｎｍのＡｕＧｅ／Ｎｉ
からなるソース電極５，及びドレイン電極６を蒸着・リ
フトオフにより形成し、さらに厚さ３００ｎｍのＷＳｉ
からなる第１ゲート電極下層３ｂを形成する。この後、
図９(a) に示すように、上記第１ゲート電極下層３ｂと
上記ドレイン電極６との間の後述の導電層１１を形成す
べき領域に開口部を有するレジスト１２を形成する。次
に、図９(b) に示すように、このレジスト１２をマスク
としてＭｇ+ を加速エネルギー１５０kev でイオン注入
し、ｐ型ＧａＡｓ導電層１１を形成する。このとき、Ｌ
sg1 ＝１．０μｍ，Ｌg1＝０．５μｍ，Ｌg1p ＝１．０
μｍ，Ｌp ＝０．５μｍ，Ｌpd＝０．７μｍである。次
に、レジスト１２を除去した後、前述の実施の形態１に
おいて図２に示した方法と同様の方法を用いて、第１ゲ
ート電極下層３ｂ上に厚さ７００ｎｍのＡｕからなる第
１ゲート電極上層３ａを形成して、図８に示したデュア
ルゲートＦＥＴが完成する。
ートＦＥＴの製造方法について説明する。図９はこの製
造方法の一例を示す断面図である。まず、半絶縁性Ｇａ
Ａｓ基板１上に、前述の実施の形態１で説明した方法と
同様の方法を用いて、ｎ型ＧａＡｓ活性層２を形成す
る。この活性層２上に厚さ２００ｎｍのＡｕＧｅ／Ｎｉ
からなるソース電極５，及びドレイン電極６を蒸着・リ
フトオフにより形成し、さらに厚さ３００ｎｍのＷＳｉ
からなる第１ゲート電極下層３ｂを形成する。この後、
図９(a) に示すように、上記第１ゲート電極下層３ｂと
上記ドレイン電極６との間の後述の導電層１１を形成す
べき領域に開口部を有するレジスト１２を形成する。次
に、図９(b) に示すように、このレジスト１２をマスク
としてＭｇ+ を加速エネルギー１５０kev でイオン注入
し、ｐ型ＧａＡｓ導電層１１を形成する。このとき、Ｌ
sg1 ＝１．０μｍ，Ｌg1＝０．５μｍ，Ｌg1p ＝１．０
μｍ，Ｌp ＝０．５μｍ，Ｌpd＝０．７μｍである。次
に、レジスト１２を除去した後、前述の実施の形態１に
おいて図２に示した方法と同様の方法を用いて、第１ゲ
ート電極下層３ｂ上に厚さ７００ｎｍのＡｕからなる第
１ゲート電極上層３ａを形成して、図８に示したデュア
ルゲートＦＥＴが完成する。
【００４８】また、図１０は本実施の形態４におけるデ
ュアルゲートＦＥＴの製造方法の他の例を示す断面図で
ある。まず、前述の実施の形態１で説明した方法と同様
の方法を用いて、ｎ型ＧａＡｓ活性層２を形成する。さ
らに、この活性層２上に厚さ３００ｎｍのＷＳｉからな
る第１ゲート電極下層３ｂを形成する。この後、全面に
ＳｉＯ膜を堆積し、さらにこのＳｉＯ膜に対してＥＣＲ
エッチングを行い、第１ゲート電極下層３ｂの側壁に厚
さ４００ｎｍのＳｉＯサイドウォール１３を形成する。
次に、図１０(a) に示すように、上記第１ゲート電極下
層３ｂの一部，この第１ゲート電極下層３ｂのドレイン
側の側壁に形成されたサイドウォール１３，及び導電層
１１を形成すべき領域に開口部を有するレジスト１４を
形成する。次に、図１０(b) に示すように、このレジス
ト１４，上記第１ゲート電極下層３ｂ，及びサイドウォ
ール１３をマスクとしてＭｇ+ を加速エネルギー１５０
kev でイオン注入し、ｐ型ＧａＡｓ導電層１１を形成す
る。次に、レジスト１４，及びサイドウォール１３を除
去した後、厚さ２００ｎｍのＡｕＧｅ／Ｎｉからなるソ
ース電極５，及びドレイン電極６を蒸着・リフトオフに
より形成し、さらに実施の形態１において図２に示した
方法と同様の方法を用いて、第１ゲート電極下層３ｂ上
に厚さ７００ｎｍのＡｕからなる第１ゲート電極上層３
ａを形成して、図８に示したデュアルゲートＦＥＴが完
成する。このとき、Ｌsg1 ＝１．０μｍ，Ｌg1＝０．５
μｍ，Ｌg1p ＝０．４μｍ，Ｌp ＝０．５μｍ，Ｌpd＝
０．７μｍである。
ュアルゲートＦＥＴの製造方法の他の例を示す断面図で
ある。まず、前述の実施の形態１で説明した方法と同様
の方法を用いて、ｎ型ＧａＡｓ活性層２を形成する。さ
らに、この活性層２上に厚さ３００ｎｍのＷＳｉからな
る第１ゲート電極下層３ｂを形成する。この後、全面に
ＳｉＯ膜を堆積し、さらにこのＳｉＯ膜に対してＥＣＲ
エッチングを行い、第１ゲート電極下層３ｂの側壁に厚
さ４００ｎｍのＳｉＯサイドウォール１３を形成する。
次に、図１０(a) に示すように、上記第１ゲート電極下
層３ｂの一部，この第１ゲート電極下層３ｂのドレイン
側の側壁に形成されたサイドウォール１３，及び導電層
１１を形成すべき領域に開口部を有するレジスト１４を
形成する。次に、図１０(b) に示すように、このレジス
ト１４，上記第１ゲート電極下層３ｂ，及びサイドウォ
ール１３をマスクとしてＭｇ+ を加速エネルギー１５０
kev でイオン注入し、ｐ型ＧａＡｓ導電層１１を形成す
る。次に、レジスト１４，及びサイドウォール１３を除
去した後、厚さ２００ｎｍのＡｕＧｅ／Ｎｉからなるソ
ース電極５，及びドレイン電極６を蒸着・リフトオフに
より形成し、さらに実施の形態１において図２に示した
方法と同様の方法を用いて、第１ゲート電極下層３ｂ上
に厚さ７００ｎｍのＡｕからなる第１ゲート電極上層３
ａを形成して、図８に示したデュアルゲートＦＥＴが完
成する。このとき、Ｌsg1 ＝１．０μｍ，Ｌg1＝０．５
μｍ，Ｌg1p ＝０．４μｍ，Ｌp ＝０．５μｍ，Ｌpd＝
０．７μｍである。
【００４９】また、図１１は本実施の形態４におけるデ
ュアルゲートＦＥＴの製造方法の他の例を示す断面図で
ある。まず、半絶縁性ＧａＡｓ基板１上に、前述の実施
の形態１で説明した方法と同様の方法を用いて、ｎ型Ｇ
ａＡｓ活性層２を形成する。（図には、ＦＥＴ領域の活
性層のみを記載している。）この活性層２上に厚さ２０
０ｎｍのＡｕＧｅ／Ｎｉからなるソース電極５，及びド
レイン電極６を蒸着・リフトオフにより形成し、さらに
厚さ３００ｎｍのＷＳｉからなる第１ゲート電極下層３
ｂを形成する。この後、上記第１ゲート電極下層３ｂと
上記ドレイン電極６との間の後述の導電層１１を形成す
べき領域に開口部を有するＳｉＯ拡散マスク１５を形成
する。次に、図１１に示すように、この拡散マスク１５
をマスクとし、ＺｎＡｓ2 を拡散源として、ｎ型ＧａＡ
ｓ活性層２表面にＺｎを拡散してｐ型ＧａＡｓ導電層１
１を形成する。このとき、Ｌsg1 ＝１．０μｍ，Ｌg1＝
０．５μｍ，Ｌg1p ＝１．０μｍ，Ｌp ＝０．５μｍ，
Ｌpd＝１．０μｍである。
ュアルゲートＦＥＴの製造方法の他の例を示す断面図で
ある。まず、半絶縁性ＧａＡｓ基板１上に、前述の実施
の形態１で説明した方法と同様の方法を用いて、ｎ型Ｇ
ａＡｓ活性層２を形成する。（図には、ＦＥＴ領域の活
性層のみを記載している。）この活性層２上に厚さ２０
０ｎｍのＡｕＧｅ／Ｎｉからなるソース電極５，及びド
レイン電極６を蒸着・リフトオフにより形成し、さらに
厚さ３００ｎｍのＷＳｉからなる第１ゲート電極下層３
ｂを形成する。この後、上記第１ゲート電極下層３ｂと
上記ドレイン電極６との間の後述の導電層１１を形成す
べき領域に開口部を有するＳｉＯ拡散マスク１５を形成
する。次に、図１１に示すように、この拡散マスク１５
をマスクとし、ＺｎＡｓ2 を拡散源として、ｎ型ＧａＡ
ｓ活性層２表面にＺｎを拡散してｐ型ＧａＡｓ導電層１
１を形成する。このとき、Ｌsg1 ＝１．０μｍ，Ｌg1＝
０．５μｍ，Ｌg1p ＝１．０μｍ，Ｌp ＝０．５μｍ，
Ｌpd＝１．０μｍである。
【００５０】次に、ＳｉＯ拡散マスク１５を除去した
後、前述の実施の形態１において図２に示した方法と同
様の方法を用いて、第１ゲート電極下層３ｂ上に厚さ７
００ｎｍのＡｕからなる第１ゲート電極上層３ａを形成
して、図８に示したデュアルゲートＦＥＴが完成する。
後、前述の実施の形態１において図２に示した方法と同
様の方法を用いて、第１ゲート電極下層３ｂ上に厚さ７
００ｎｍのＡｕからなる第１ゲート電極上層３ａを形成
して、図８に示したデュアルゲートＦＥＴが完成する。
【００５１】また、図１２は本実施の形態４におけるデ
ュアルゲートＦＥＴの製造方法の他の例を示す断面図で
ある。まず、半絶縁性ＧａＡｓ基板１上に、前述の実施
の形態１で説明した方法と同様の方法を用いて、ｎ型Ｇ
ａＡｓ活性層２を形成する。次に、この活性層２上に厚
さ３００ｎｍのＷＳｉからなる第１ゲート電極下層３ｂ
を形成する。この後、図１２に示すように、上記第１ゲ
ート電極下層３ｂと上記ドレイン電極６との間の後述の
導電層１１を形成すべき領域に集束イオンビームを用い
てＭｇ+ を加速エネルギー１５０kev でイオン注入し、
ｐ型ＧａＡｓ導電層１１を形成する。次に、レジスト１
２を除去した後、厚さ２００ｎｍのＡｕＧｅ／Ｎｉから
なるソース電極５，及びドレイン電極６を蒸着・リフト
オフにより形成し、さらに前述の実施の形態１において
図２に示した方法と同様の方法を用いて、第１ゲート電
極下層３ｂ上に厚さ７００ｎｍのＡｕからなる第１ゲー
ト電極上層３ａを形成して、図８に示したデュアルゲー
トＦＥＴが完成する。このとき、Ｌsg1 ＝１．０μｍ，
Ｌg1＝０．５μｍ，Ｌg1p ＝１．０μｍ，Ｌp ＝０．５
μｍ，Ｌpd＝１．０μｍである。
ュアルゲートＦＥＴの製造方法の他の例を示す断面図で
ある。まず、半絶縁性ＧａＡｓ基板１上に、前述の実施
の形態１で説明した方法と同様の方法を用いて、ｎ型Ｇ
ａＡｓ活性層２を形成する。次に、この活性層２上に厚
さ３００ｎｍのＷＳｉからなる第１ゲート電極下層３ｂ
を形成する。この後、図１２に示すように、上記第１ゲ
ート電極下層３ｂと上記ドレイン電極６との間の後述の
導電層１１を形成すべき領域に集束イオンビームを用い
てＭｇ+ を加速エネルギー１５０kev でイオン注入し、
ｐ型ＧａＡｓ導電層１１を形成する。次に、レジスト１
２を除去した後、厚さ２００ｎｍのＡｕＧｅ／Ｎｉから
なるソース電極５，及びドレイン電極６を蒸着・リフト
オフにより形成し、さらに前述の実施の形態１において
図２に示した方法と同様の方法を用いて、第１ゲート電
極下層３ｂ上に厚さ７００ｎｍのＡｕからなる第１ゲー
ト電極上層３ａを形成して、図８に示したデュアルゲー
トＦＥＴが完成する。このとき、Ｌsg1 ＝１．０μｍ，
Ｌg1＝０．５μｍ，Ｌg1p ＝１．０μｍ，Ｌp ＝０．５
μｍ，Ｌpd＝１．０μｍである。
【００５２】前述の図１５に示した従来のデュアルゲー
トＦＥＴにおいては、第２ゲート電極−ドレイン電極間
距離Ｌg2d は２．０μｍであり、第１ゲート電極−第２
ゲート電極間距離Ｌg1g2は２．０μｍであるのに対し
て、本実施の形態４におけるデュアルゲートＦＥＴにお
いては、上記のようにＬpdは０．７〜１．０μｍであ
り、Ｌg1p は０．４〜１．０μｍである。このＬpdは、
最短の場合、パターンマージンを考慮に入れても、０．
２μｍ程度まで短縮することが可能である。
トＦＥＴにおいては、第２ゲート電極−ドレイン電極間
距離Ｌg2d は２．０μｍであり、第１ゲート電極−第２
ゲート電極間距離Ｌg1g2は２．０μｍであるのに対し
て、本実施の形態４におけるデュアルゲートＦＥＴにお
いては、上記のようにＬpdは０．７〜１．０μｍであ
り、Ｌg1p は０．４〜１．０μｍである。このＬpdは、
最短の場合、パターンマージンを考慮に入れても、０．
２μｍ程度まで短縮することが可能である。
【００５３】このように、本実施の形態４においては、
第１ゲート電極を上記の２層構造を有するＴ字型電極と
したため、第１ゲート電極のゲート抵抗を低減すること
ができ、これにより高周波動作時における効率の向上，
雑音の低減を図ることができる。さらに、直流電圧を印
加してソース・ドレイン間に流れる電流を制御するため
の第２ゲートとして、活性層２上に形成される電極構造
ではなく、活性層２内に形成されたｐ型ＧａＡｓ導電層
１１を用いているため、導電層１１とドレイン電極６と
の間の距離Ｌpdを短くすることができるとともに、第１
ゲート電極３と導電層１１との間の距離を短くすること
ができ、上記の従来のデュアルゲートＦＥＴと比較し
て、寄生ドレイン抵抗を約０．４Ω低減することがで
き、またソース−ドレイン電極間距離を短縮できるた
め、ＦＥＴサイズを約１０％縮小することができる。ま
た、第２ゲートに相当する導電層１１は、ｎ型ＧａＡｓ
活性層２内にｐ型ＧａＡｓ層１１を形成することにより
作製され、前述の図１５に示した従来のＦＥＴ，及び前
述の実施の形態１〜３におけるＦＥＴの第２ゲート電極
と比較して、簡易な構造となっているため、その作製が
容易である。
第１ゲート電極を上記の２層構造を有するＴ字型電極と
したため、第１ゲート電極のゲート抵抗を低減すること
ができ、これにより高周波動作時における効率の向上，
雑音の低減を図ることができる。さらに、直流電圧を印
加してソース・ドレイン間に流れる電流を制御するため
の第２ゲートとして、活性層２上に形成される電極構造
ではなく、活性層２内に形成されたｐ型ＧａＡｓ導電層
１１を用いているため、導電層１１とドレイン電極６と
の間の距離Ｌpdを短くすることができるとともに、第１
ゲート電極３と導電層１１との間の距離を短くすること
ができ、上記の従来のデュアルゲートＦＥＴと比較し
て、寄生ドレイン抵抗を約０．４Ω低減することがで
き、またソース−ドレイン電極間距離を短縮できるた
め、ＦＥＴサイズを約１０％縮小することができる。ま
た、第２ゲートに相当する導電層１１は、ｎ型ＧａＡｓ
活性層２内にｐ型ＧａＡｓ層１１を形成することにより
作製され、前述の図１５に示した従来のＦＥＴ，及び前
述の実施の形態１〜３におけるＦＥＴの第２ゲート電極
と比較して、簡易な構造となっているため、その作製が
容易である。
【００５４】実施の形態５．この発明の実施の形態５に
おけるＦＥＴについて説明する。本実施の形態５におけ
るＦＥＴの上面図を図１３(a) に、図１３(a) のＡ−
Ａ’における断面図を図１３(b) に示す。なお、図１と
同一部分には同一符号を付してその詳しい説明は省略す
る。このデュアルゲートＦＥＴは、ミキサに用いるため
のものであり、第１ゲート電極，第２ゲート電極にはと
もに高周波信号が入力される。このＦＥＴにおいては、
ソース電極５，ドレイン電極６が活性層２上に設けら
れ、ソース電極５とドレイン電極６の間の活性層２上に
第１ゲート電極３と第２ゲート電極４とが設けられてい
る。このＦＥＴの中央よりゲート幅方向における一方の
側の領域では、図１３(b) に示すように、第１ゲート電
極３は、厚さ３００ｎｍのＷＳｉからなる下層３ｂと厚
さ７００ｎｍのＡｕからなる上層３ａとにより構成され
た２層構造の断面Ｔ字型の電極であり、第２ゲート電極
４は、厚さ３００ｎｍのＷＳｉからなる単層構造の断面
矩形の電極である。一方、ＦＥＴのゲート幅方向におけ
る他方の側の領域では、第１ゲート電極３は、上記の単
層構造の断面矩形の電極であり、第２ゲート電極４は、
上記の２層構造を有する断面Ｔ字型の電極である。な
お、このＦＥＴは、前述の実施の形態１において説明し
た図２に示した製造方法と同様の方法により作製するこ
とができる。
おけるＦＥＴについて説明する。本実施の形態５におけ
るＦＥＴの上面図を図１３(a) に、図１３(a) のＡ−
Ａ’における断面図を図１３(b) に示す。なお、図１と
同一部分には同一符号を付してその詳しい説明は省略す
る。このデュアルゲートＦＥＴは、ミキサに用いるため
のものであり、第１ゲート電極，第２ゲート電極にはと
もに高周波信号が入力される。このＦＥＴにおいては、
ソース電極５，ドレイン電極６が活性層２上に設けら
れ、ソース電極５とドレイン電極６の間の活性層２上に
第１ゲート電極３と第２ゲート電極４とが設けられてい
る。このＦＥＴの中央よりゲート幅方向における一方の
側の領域では、図１３(b) に示すように、第１ゲート電
極３は、厚さ３００ｎｍのＷＳｉからなる下層３ｂと厚
さ７００ｎｍのＡｕからなる上層３ａとにより構成され
た２層構造の断面Ｔ字型の電極であり、第２ゲート電極
４は、厚さ３００ｎｍのＷＳｉからなる単層構造の断面
矩形の電極である。一方、ＦＥＴのゲート幅方向におけ
る他方の側の領域では、第１ゲート電極３は、上記の単
層構造の断面矩形の電極であり、第２ゲート電極４は、
上記の２層構造を有する断面Ｔ字型の電極である。な
お、このＦＥＴは、前述の実施の形態１において説明し
た図２に示した製造方法と同様の方法により作製するこ
とができる。
【００５５】このように、本実施の形態５におけるデュ
アルゲートＦＥＴにおいては、第１ゲート電極３を上記
Ｔ字型電極とした領域では第２ゲート電極４を矩形電極
とし、逆に第１ゲート電極３を矩形電極とした領域では
第２ゲート電極４をＴ字型電極としているため、これら
のゲート電極のゲート抵抗をある程度低減でき、高周波
特性を良好なものにできるとともに、従来の図１５に示
したＦＥＴのように全領域で第１ゲート電極，第２ゲー
ト電極をともにＴ字型電極としたＦＥＴと比較して、ソ
ース−ドレイン電極間隔を短縮することができ、ＦＥＴ
の面積を縮小することができる。
アルゲートＦＥＴにおいては、第１ゲート電極３を上記
Ｔ字型電極とした領域では第２ゲート電極４を矩形電極
とし、逆に第１ゲート電極３を矩形電極とした領域では
第２ゲート電極４をＴ字型電極としているため、これら
のゲート電極のゲート抵抗をある程度低減でき、高周波
特性を良好なものにできるとともに、従来の図１５に示
したＦＥＴのように全領域で第１ゲート電極，第２ゲー
ト電極をともにＴ字型電極としたＦＥＴと比較して、ソ
ース−ドレイン電極間隔を短縮することができ、ＦＥＴ
の面積を縮小することができる。
【００５６】
【発明の効果】以上のように、この発明（請求項１）に
係るＦＥＴによれば、活性層と、この活性層上に形成さ
れたソース電極，及びドレイン電極と、上記活性層上の
上記ソース電極と上記ドレイン電極との間において、上
記ソース電極側に形成された第１ゲート電極と、上記ド
レイン電極側に形成された第２ゲート電極とを備えたＦ
ＥＴにおいて、上記第１ゲート電極を、上記活性層に接
する下層と、この下層上に形成されたこの下層を構成す
る材料より抵抗率の低い導電性材料よりなりゲート長方
向における長さがこの下層より長い上層とからなる断面
Ｔ字型の電極とし、上記第２ゲート電極を、ゲート長方
向における長さがその上端と下端間で一定となる断面矩
形形状の電極としたので、第１ゲート電極のゲート抵抗
を低減することができ、効率を向上させ、雑音を低減す
ることができるとともに、第２ゲート電極を単層の電極
としているため、ＦＥＴのサイズを低減でき、第１ゲー
ト電極とドレイン電極との間の距離を短縮することがで
き、これによって、寄生ドレイン抵抗を低減することが
できる。
係るＦＥＴによれば、活性層と、この活性層上に形成さ
れたソース電極，及びドレイン電極と、上記活性層上の
上記ソース電極と上記ドレイン電極との間において、上
記ソース電極側に形成された第１ゲート電極と、上記ド
レイン電極側に形成された第２ゲート電極とを備えたＦ
ＥＴにおいて、上記第１ゲート電極を、上記活性層に接
する下層と、この下層上に形成されたこの下層を構成す
る材料より抵抗率の低い導電性材料よりなりゲート長方
向における長さがこの下層より長い上層とからなる断面
Ｔ字型の電極とし、上記第２ゲート電極を、ゲート長方
向における長さがその上端と下端間で一定となる断面矩
形形状の電極としたので、第１ゲート電極のゲート抵抗
を低減することができ、効率を向上させ、雑音を低減す
ることができるとともに、第２ゲート電極を単層の電極
としているため、ＦＥＴのサイズを低減でき、第１ゲー
ト電極とドレイン電極との間の距離を短縮することがで
き、これによって、寄生ドレイン抵抗を低減することが
できる。
【００５７】また、この発明（請求項２）に係るＦＥＴ
によれば、その表面にゲートリセスが形成された活性層
と、この活性層上に形成されたソース電極，及びドレイ
ン電極と、上記活性層上の上記ソース電極と上記ドレイ
ン電極との間において、上記ソース電極側のゲートリセ
ス内に形成された第１ゲート電極と、上記ドレイン電極
側に形成された第２ゲート電極とを備えたＦＥＴにおい
て、上記第１ゲート電極を、上記ゲートリセス内で上記
活性層に接する下層と、この下層上に形成されたこの下
層を構成する材料より抵抗率の低い導電性材料よりなり
ゲート長方向における長さがこの下層より長い上層とか
らなる断面Ｔ字型の電極とし、上記第２ゲート電極を、
ゲート長方向における長さがその上端と下端間で一定と
なる断面矩形形状の電極としたので、第１ゲート電極の
ゲート抵抗を低減することができ、効率を向上させ、雑
音を低減することができるとともに、第２ゲート電極を
単層の電極としているため、ＦＥＴのサイズを低減で
き、第１ゲート電極とドレイン電極との間の距離を短縮
することができ、このため寄生ドレイン抵抗の低減する
ことができる。さらに、第１ゲート電極をゲートリセス
内に形成しているため、第２ゲート電極下の活性層中に
広がる電荷空乏層によるドレイン電流の低減を抑制する
ことができる。
によれば、その表面にゲートリセスが形成された活性層
と、この活性層上に形成されたソース電極，及びドレイ
ン電極と、上記活性層上の上記ソース電極と上記ドレイ
ン電極との間において、上記ソース電極側のゲートリセ
ス内に形成された第１ゲート電極と、上記ドレイン電極
側に形成された第２ゲート電極とを備えたＦＥＴにおい
て、上記第１ゲート電極を、上記ゲートリセス内で上記
活性層に接する下層と、この下層上に形成されたこの下
層を構成する材料より抵抗率の低い導電性材料よりなり
ゲート長方向における長さがこの下層より長い上層とか
らなる断面Ｔ字型の電極とし、上記第２ゲート電極を、
ゲート長方向における長さがその上端と下端間で一定と
なる断面矩形形状の電極としたので、第１ゲート電極の
ゲート抵抗を低減することができ、効率を向上させ、雑
音を低減することができるとともに、第２ゲート電極を
単層の電極としているため、ＦＥＴのサイズを低減で
き、第１ゲート電極とドレイン電極との間の距離を短縮
することができ、このため寄生ドレイン抵抗の低減する
ことができる。さらに、第１ゲート電極をゲートリセス
内に形成しているため、第２ゲート電極下の活性層中に
広がる電荷空乏層によるドレイン電流の低減を抑制する
ことができる。
【００５８】また、この発明（請求項３）に係るＦＥＴ
によれば、活性層と、この活性層上に形成されたソース
電極，及びドレイン電極と、上記活性層上の上記ソース
電極と上記ドレイン電極との間において、上記ソース電
極側に形成された第１ゲート電極と、上記ドレイン電極
側に形成された第２ゲート電極とを備えたＦＥＴにおい
て、上記活性層を、その表面において、上記ソース電極
と上記ドレイン電極との間に第１ゲート第１段リセス，
この第１ゲート第１段リセス内に第１ゲート第２段リセ
ス，及び上記第１ゲート第１段リセスと上記ドレイン電
極との間に上記第１ゲート第２段リセスの上記第１ゲー
ト第１段リセスの底面からの深さと同じ深さの第２ゲー
トリセスが形成されているものとし、上記第１ゲート電
極を、上記第１ゲート第２段リセス内に形成され、上記
活性層表面に接する下層と、この下層上に形成されたこ
の下層より抵抗率が小さい導電性材料よりなる上層とか
らなるものとし、上記第２ゲート電極を、上記第２ゲー
トリセス内に形成されているものとしたので、ゲート抵
抗を低減することができ、これにより、効率を向上さ
せ、雑音を低減することができる。また、第１ゲート電
極を第１ゲート第１段リセス内に形成された第１ゲート
第２段リセス内に形成し、第２ゲート電極を第２ゲート
リセス内に形成しているため、第２ゲート電極下の活性
層中に広がる電荷空乏層によるドレイン電流の低減を抑
制することができる。さらに、第２ゲート電極が第２ゲ
ートリセス内に形成されているため、第２ゲート電極近
傍の活性層の寄生抵抗を低減することができる。
によれば、活性層と、この活性層上に形成されたソース
電極，及びドレイン電極と、上記活性層上の上記ソース
電極と上記ドレイン電極との間において、上記ソース電
極側に形成された第１ゲート電極と、上記ドレイン電極
側に形成された第２ゲート電極とを備えたＦＥＴにおい
て、上記活性層を、その表面において、上記ソース電極
と上記ドレイン電極との間に第１ゲート第１段リセス，
この第１ゲート第１段リセス内に第１ゲート第２段リセ
ス，及び上記第１ゲート第１段リセスと上記ドレイン電
極との間に上記第１ゲート第２段リセスの上記第１ゲー
ト第１段リセスの底面からの深さと同じ深さの第２ゲー
トリセスが形成されているものとし、上記第１ゲート電
極を、上記第１ゲート第２段リセス内に形成され、上記
活性層表面に接する下層と、この下層上に形成されたこ
の下層より抵抗率が小さい導電性材料よりなる上層とか
らなるものとし、上記第２ゲート電極を、上記第２ゲー
トリセス内に形成されているものとしたので、ゲート抵
抗を低減することができ、これにより、効率を向上さ
せ、雑音を低減することができる。また、第１ゲート電
極を第１ゲート第１段リセス内に形成された第１ゲート
第２段リセス内に形成し、第２ゲート電極を第２ゲート
リセス内に形成しているため、第２ゲート電極下の活性
層中に広がる電荷空乏層によるドレイン電流の低減を抑
制することができる。さらに、第２ゲート電極が第２ゲ
ートリセス内に形成されているため、第２ゲート電極近
傍の活性層の寄生抵抗を低減することができる。
【００５９】また、この発明（請求項４）に係るＦＥＴ
によれば、活性層と、この活性層上に形成されたソース
電極，及びドレイン電極と、上記活性層上の上記ソース
電極と上記ドレイン電極との間に形成された第１ゲート
電極とを備えたＦＥＴにおいて、上記第１ゲート電極
を、上記活性層と接する下層と、この下層上に形成され
たこの下層を構成する材料より抵抗率の低い導電性材料
からなりゲート長方向における長さがこの下層より長い
上層とからなるものとし、上記ドレイン電極と上記第１
ゲート電極との間の上記活性層表面に形成され、上記活
性層の導電型と逆の導電型を有する、上記活性層を流れ
る電流を制御するための導電層を備えるようにしたの
で、第１ゲートにおいては、ゲート抵抗を低減すること
ができ、これにより高周波動作時における効率の向上，
雑音の低減を図ることができるとともに、ソース・ドレ
イン間に流れる電流を制御するための第２ゲート電極に
相当する導電層は、活性層上に形成された電極構造では
なく、活性層内に形成された半導体層であるため、前述
の図１５に示した従来のデュアルゲートＦＥＴと比較し
て、導電層とドレイン電極との間の距離を短くすること
ができ、寄生ドレイン抵抗を低減することができ、さら
に第１ゲート電極と導電層との間の距離を短くすること
ができ、ソース電極とドレイン電極との間の距離を短縮
することができるため、ＦＥＴのサイズを縮小すること
ができる。
によれば、活性層と、この活性層上に形成されたソース
電極，及びドレイン電極と、上記活性層上の上記ソース
電極と上記ドレイン電極との間に形成された第１ゲート
電極とを備えたＦＥＴにおいて、上記第１ゲート電極
を、上記活性層と接する下層と、この下層上に形成され
たこの下層を構成する材料より抵抗率の低い導電性材料
からなりゲート長方向における長さがこの下層より長い
上層とからなるものとし、上記ドレイン電極と上記第１
ゲート電極との間の上記活性層表面に形成され、上記活
性層の導電型と逆の導電型を有する、上記活性層を流れ
る電流を制御するための導電層を備えるようにしたの
で、第１ゲートにおいては、ゲート抵抗を低減すること
ができ、これにより高周波動作時における効率の向上，
雑音の低減を図ることができるとともに、ソース・ドレ
イン間に流れる電流を制御するための第２ゲート電極に
相当する導電層は、活性層上に形成された電極構造では
なく、活性層内に形成された半導体層であるため、前述
の図１５に示した従来のデュアルゲートＦＥＴと比較し
て、導電層とドレイン電極との間の距離を短くすること
ができ、寄生ドレイン抵抗を低減することができ、さら
に第１ゲート電極と導電層との間の距離を短くすること
ができ、ソース電極とドレイン電極との間の距離を短縮
することができるため、ＦＥＴのサイズを縮小すること
ができる。
【００６０】また、この発明（請求項５）に係るＦＥＴ
によれば、活性層と、この活性層上に形成されたソース
電極，及びドレイン電極と、上記活性層上の上記ソース
電極と上記ドレイン電極との間において、上記ソース電
極側に形成された第１ゲート電極と、上記ドレイン電極
側に形成された第２ゲート電極とを備えたＦＥＴにおい
て、このＦＥＴの中央よりゲート幅方向における一方の
側の領域では、上記第１ゲート電極を、上記活性層に接
する下層と、この下層上に形成されたこの下層を構成す
る材料より抵抗率の低い導電性材料よりなりゲート長方
向における長さがこの下層より長い上層とからなる断面
Ｔ字型の電極とし、上記第２ゲート電極を、ゲート長方
向における長さがその上端と下端間で一定となる断面矩
形形状の電極とし、上記ゲート幅方向における他方の側
の領域では、上記第１ゲート電極を上記矩形電極とし、
上記第２ゲート電極を上記Ｔ字型電極としたので、これ
らのゲート電極のゲート抵抗をある程度低減できるとと
もに、従来の図１５に示したＦＥＴと比較して、ソース
−ドレイン電極間隔を短縮することができ、ＦＥＴの面
積を縮小することができる。
によれば、活性層と、この活性層上に形成されたソース
電極，及びドレイン電極と、上記活性層上の上記ソース
電極と上記ドレイン電極との間において、上記ソース電
極側に形成された第１ゲート電極と、上記ドレイン電極
側に形成された第２ゲート電極とを備えたＦＥＴにおい
て、このＦＥＴの中央よりゲート幅方向における一方の
側の領域では、上記第１ゲート電極を、上記活性層に接
する下層と、この下層上に形成されたこの下層を構成す
る材料より抵抗率の低い導電性材料よりなりゲート長方
向における長さがこの下層より長い上層とからなる断面
Ｔ字型の電極とし、上記第２ゲート電極を、ゲート長方
向における長さがその上端と下端間で一定となる断面矩
形形状の電極とし、上記ゲート幅方向における他方の側
の領域では、上記第１ゲート電極を上記矩形電極とし、
上記第２ゲート電極を上記Ｔ字型電極としたので、これ
らのゲート電極のゲート抵抗をある程度低減できるとと
もに、従来の図１５に示したＦＥＴと比較して、ソース
−ドレイン電極間隔を短縮することができ、ＦＥＴの面
積を縮小することができる。
【００６１】また、この発明（請求項６）に係るＦＥＴ
の製造方法によれば、半導体基板１上に活性層を形成す
る工程と、この活性層上のソース電極形成領域とドレイ
ン電極形成領域との間に、第１ゲート電極下層を上記ソ
ース電極形成領域側に位置するように形成し、第２ゲー
ト電極を上記ドレイン電極形成領域側に位置するように
形成する工程と、全面に第１の絶縁膜７を堆積し、この
第１の絶縁膜７上にその表面が平坦となる第２の絶縁膜
を堆積する工程と、上記第２の絶縁膜の全層、及び上記
第１の絶縁膜の上層部をエッチングして上記第１の絶縁
膜の表面に上記第１ゲート電極下層の上面，及び上記第
２ゲート電極の上面を露出させる工程と、上記第１の絶
縁膜，及び第２ゲート電極の上に、上記第１ゲート電極
下層上にのみこの第１ゲート電極下層より幅の広い開口
部を有するレジストを形成した後、全面に上記第１ゲー
ト電極下層を構成する材料より抵抗率の低い導電性材料
を堆積し、さらに上記レジストを除去して、上記第１ゲ
ート電極下層上にゲート長方向における長さが上記第１
ゲート電極下層より長い上記導電性材料よりなる第１ゲ
ート電極上層を形成する工程とを含むので、第１ゲート
電極のゲート抵抗を低減することができ、効率を向上さ
せ、雑音を低減することができるとともに、第２ゲート
電極を単層の電極としているため、ＦＥＴのサイズを低
減でき、第１ゲート電極とドレイン電極との間の距離を
短縮することができ、これによって寄生ドレイン抵抗を
低減することができる。
の製造方法によれば、半導体基板１上に活性層を形成す
る工程と、この活性層上のソース電極形成領域とドレイ
ン電極形成領域との間に、第１ゲート電極下層を上記ソ
ース電極形成領域側に位置するように形成し、第２ゲー
ト電極を上記ドレイン電極形成領域側に位置するように
形成する工程と、全面に第１の絶縁膜７を堆積し、この
第１の絶縁膜７上にその表面が平坦となる第２の絶縁膜
を堆積する工程と、上記第２の絶縁膜の全層、及び上記
第１の絶縁膜の上層部をエッチングして上記第１の絶縁
膜の表面に上記第１ゲート電極下層の上面，及び上記第
２ゲート電極の上面を露出させる工程と、上記第１の絶
縁膜，及び第２ゲート電極の上に、上記第１ゲート電極
下層上にのみこの第１ゲート電極下層より幅の広い開口
部を有するレジストを形成した後、全面に上記第１ゲー
ト電極下層を構成する材料より抵抗率の低い導電性材料
を堆積し、さらに上記レジストを除去して、上記第１ゲ
ート電極下層上にゲート長方向における長さが上記第１
ゲート電極下層より長い上記導電性材料よりなる第１ゲ
ート電極上層を形成する工程とを含むので、第１ゲート
電極のゲート抵抗を低減することができ、効率を向上さ
せ、雑音を低減することができるとともに、第２ゲート
電極を単層の電極としているため、ＦＥＴのサイズを低
減でき、第１ゲート電極とドレイン電極との間の距離を
短縮することができ、これによって寄生ドレイン抵抗を
低減することができる。
【００６２】また、この発明（請求項７）に係るＦＥＴ
の製造方法によれば、半導体基板１上に活性層を形成す
る工程と、この活性層表面のソース電極形成領域とドレ
イン電極形成領域との間の第１ゲート電極を形成すべき
領域にゲートリセスをエッチングにより形成する工程
と、この活性層上のソース電極形成領域とドレイン電極
形成領域との間に、第１ゲート電極下層を上記ゲートリ
セス内に位置するように形成し、第２ゲート電極を上記
ゲートリセスと上記ドレイン電極形成領域の間に位置す
るように形成する工程と、全面に第１の絶縁膜を堆積
し、この第１の絶縁膜上にその表面が平坦となる第２の
絶縁膜を堆積する工程と、上記第２の絶縁膜の全層、及
び上記第１の絶縁膜の上層部をエッチングして上記第１
の絶縁膜の表面に上記第１ゲート電極下層の上面，及び
上記第２ゲート電極の上面を露出させる工程と、上記第
１の絶縁膜，及び第２ゲート電極の上に、上記第１ゲー
ト電極下層上にのみこの第１ゲート電極下層より幅の広
い開口部を有するレジスト９を形成した後、全面に上記
第１ゲート電極下層を構成する材料より抵抗率の低い導
電性材料を堆積した後、上記レジストを除去して、上記
第１ゲート電極下層上にゲート長方向における長さが上
記第１ゲート電極下層より長い上記導電性材料よりなる
第１ゲート電極上層を形成する工程とを含むので、第１
ゲート電極のゲート抵抗を低減することができ、効率を
向上させ、雑音を低減することができるとともに、第２
ゲート電極を単層の電極としているため、ＦＥＴのサイ
ズを低減でき、第１ゲート電極とドレイン電極との間の
距離を短縮することができ、これによって寄生ドレイン
抵抗を低減することができる。さらに、第１ゲート電極
をゲートリセス内に形成しているため、第２ゲート電極
下の活性層中に広がる電荷空乏層によるドレイン電流の
低減を抑制することができる。
の製造方法によれば、半導体基板１上に活性層を形成す
る工程と、この活性層表面のソース電極形成領域とドレ
イン電極形成領域との間の第１ゲート電極を形成すべき
領域にゲートリセスをエッチングにより形成する工程
と、この活性層上のソース電極形成領域とドレイン電極
形成領域との間に、第１ゲート電極下層を上記ゲートリ
セス内に位置するように形成し、第２ゲート電極を上記
ゲートリセスと上記ドレイン電極形成領域の間に位置す
るように形成する工程と、全面に第１の絶縁膜を堆積
し、この第１の絶縁膜上にその表面が平坦となる第２の
絶縁膜を堆積する工程と、上記第２の絶縁膜の全層、及
び上記第１の絶縁膜の上層部をエッチングして上記第１
の絶縁膜の表面に上記第１ゲート電極下層の上面，及び
上記第２ゲート電極の上面を露出させる工程と、上記第
１の絶縁膜，及び第２ゲート電極の上に、上記第１ゲー
ト電極下層上にのみこの第１ゲート電極下層より幅の広
い開口部を有するレジスト９を形成した後、全面に上記
第１ゲート電極下層を構成する材料より抵抗率の低い導
電性材料を堆積した後、上記レジストを除去して、上記
第１ゲート電極下層上にゲート長方向における長さが上
記第１ゲート電極下層より長い上記導電性材料よりなる
第１ゲート電極上層を形成する工程とを含むので、第１
ゲート電極のゲート抵抗を低減することができ、効率を
向上させ、雑音を低減することができるとともに、第２
ゲート電極を単層の電極としているため、ＦＥＴのサイ
ズを低減でき、第１ゲート電極とドレイン電極との間の
距離を短縮することができ、これによって寄生ドレイン
抵抗を低減することができる。さらに、第１ゲート電極
をゲートリセス内に形成しているため、第２ゲート電極
下の活性層中に広がる電荷空乏層によるドレイン電流の
低減を抑制することができる。
【００６３】また、この発明（請求項８）に係るＦＥＴ
の製造方法によれば、上記のＦＥＴの製造方法（請求項
７）において、上記ゲートリセスを形成する工程の後、
上記第１ゲート電極下層，及び上記第２ゲート電極を形
成する工程の前に、上記活性層上の全面に絶縁膜を堆積
した後、異方性エッチングによりこの絶縁膜をエッチン
グして、上記ゲートリセスの側壁にサイドウォール１９
を形成する工程を含み、上記第１ゲート電極下層，及び
上記第２ゲート電極を形成する工程を、全面に上記第１
ゲート電極下層を構成する導電性材料膜を堆積し、この
導電性材料膜上の上記第１ゲート電極下層，及び上記第
２ゲート電極を形成すべき領域にレジストを形成し、こ
のレジストをマスクとしてこの導電性材料膜をエッチン
グし、このレジストを除去することにより上記第１ゲー
ト電極下層，及び上記第２ゲート電極を形成するように
したので、第１ゲート電極のゲート抵抗を低減すること
ができ、効率を向上させ、雑音を低減することができる
とともに、第２ゲート電極を単層の電極としているた
め、ＦＥＴのサイズを低減でき、第１ゲート電極とドレ
イン電極との間の距離を短縮することができ、これによ
って寄生ドレイン抵抗を低減することができる。さら
に、第１ゲート電極をゲートリセス内に形成しているた
め、第２ゲート電極下の活性層中に広がる電荷空乏層に
よるドレイン電流の低減を抑制することができる。
の製造方法によれば、上記のＦＥＴの製造方法（請求項
７）において、上記ゲートリセスを形成する工程の後、
上記第１ゲート電極下層，及び上記第２ゲート電極を形
成する工程の前に、上記活性層上の全面に絶縁膜を堆積
した後、異方性エッチングによりこの絶縁膜をエッチン
グして、上記ゲートリセスの側壁にサイドウォール１９
を形成する工程を含み、上記第１ゲート電極下層，及び
上記第２ゲート電極を形成する工程を、全面に上記第１
ゲート電極下層を構成する導電性材料膜を堆積し、この
導電性材料膜上の上記第１ゲート電極下層，及び上記第
２ゲート電極を形成すべき領域にレジストを形成し、こ
のレジストをマスクとしてこの導電性材料膜をエッチン
グし、このレジストを除去することにより上記第１ゲー
ト電極下層，及び上記第２ゲート電極を形成するように
したので、第１ゲート電極のゲート抵抗を低減すること
ができ、効率を向上させ、雑音を低減することができる
とともに、第２ゲート電極を単層の電極としているた
め、ＦＥＴのサイズを低減でき、第１ゲート電極とドレ
イン電極との間の距離を短縮することができ、これによ
って寄生ドレイン抵抗を低減することができる。さら
に、第１ゲート電極をゲートリセス内に形成しているた
め、第２ゲート電極下の活性層中に広がる電荷空乏層に
よるドレイン電流の低減を抑制することができる。
【００６４】また、この発明（請求項９）に係るＦＥＴ
の製造方法によれば、半導体基板１上に活性層を形成す
る工程と、この活性層の表面のソース電極形成領域とド
レイン電極形成領域との間にエッチングにより第１ゲー
ト第１段リセスを形成する工程と、活性層表面の全面
に、第１の絶縁膜を堆積した後、上記第１ゲート第１段
リセス内の第１ゲート電極を形成すべき領域，及び上記
第１ゲート第１段リセスと上記ドレイン電極形成領域と
の間の第２ゲート電極を形成すべき領域の上記第１の絶
縁膜２１をエッチングし、さらにこの第１の絶縁膜２１
をマスクとして上記活性層をエッチングして、上記第１
ゲート第１段リセス内に第１ゲート第２段リセスを、上
記第１ゲート第１段リセスと上記ドレイン電極形成領域
との間に第２ゲートリセスを形成する工程と、全面に第
２の絶縁膜を堆積し、この第２の絶縁膜に対して異方性
エッチングを行い、上記第１ゲート第２段リセスの側壁
及び上記第２ゲートリセスの側壁に上記第２の絶縁膜か
らなるサイドウォールを形成する工程と、全面に第１の
導電性材料膜，及びこの第１の導電性材料より抵抗率の
小さい導電性材料からなる第２の導電性材料膜を順次堆
積した後、上記第１ゲート電極形成領域，及び上記第２
ゲート電極形成領域にのみ上記第１の導電性材料膜及び
上記第２の導電性材料膜を残すように、上記第２の導電
性材料膜及び上記第１の導電性材料膜を順次エッチング
して、上記第１導電性材料膜及び上記第２導電性材料膜
からなる上記第１ゲート電極を上記第１ゲート第２段リ
セス内に形成するとともに、上記第１導電性材料膜及び
上記第２導電性材料膜からなる上記第２ゲート電極を上
記第２ゲートリセス内に形成する工程とを含むので、ゲ
ート抵抗を低減することができ、効率を向上させ、雑音
を低減することができる。また、第１ゲート電極を第１
ゲート第１段リセス内に形成された第１ゲート第２段リ
セス内に形成し、第２ゲート電極を第２ゲートリセス内
に形成しているため、第２ゲート電極下の活性層中に広
がる電荷空乏層によるドレイン電流の低減を抑制するこ
とができる。さらに、第２ゲート電極が第２ゲートリセ
ス内に形成されているため、第２ゲート電極近傍の活性
層の寄生抵抗を低減することができる。
の製造方法によれば、半導体基板１上に活性層を形成す
る工程と、この活性層の表面のソース電極形成領域とド
レイン電極形成領域との間にエッチングにより第１ゲー
ト第１段リセスを形成する工程と、活性層表面の全面
に、第１の絶縁膜を堆積した後、上記第１ゲート第１段
リセス内の第１ゲート電極を形成すべき領域，及び上記
第１ゲート第１段リセスと上記ドレイン電極形成領域と
の間の第２ゲート電極を形成すべき領域の上記第１の絶
縁膜２１をエッチングし、さらにこの第１の絶縁膜２１
をマスクとして上記活性層をエッチングして、上記第１
ゲート第１段リセス内に第１ゲート第２段リセスを、上
記第１ゲート第１段リセスと上記ドレイン電極形成領域
との間に第２ゲートリセスを形成する工程と、全面に第
２の絶縁膜を堆積し、この第２の絶縁膜に対して異方性
エッチングを行い、上記第１ゲート第２段リセスの側壁
及び上記第２ゲートリセスの側壁に上記第２の絶縁膜か
らなるサイドウォールを形成する工程と、全面に第１の
導電性材料膜，及びこの第１の導電性材料より抵抗率の
小さい導電性材料からなる第２の導電性材料膜を順次堆
積した後、上記第１ゲート電極形成領域，及び上記第２
ゲート電極形成領域にのみ上記第１の導電性材料膜及び
上記第２の導電性材料膜を残すように、上記第２の導電
性材料膜及び上記第１の導電性材料膜を順次エッチング
して、上記第１導電性材料膜及び上記第２導電性材料膜
からなる上記第１ゲート電極を上記第１ゲート第２段リ
セス内に形成するとともに、上記第１導電性材料膜及び
上記第２導電性材料膜からなる上記第２ゲート電極を上
記第２ゲートリセス内に形成する工程とを含むので、ゲ
ート抵抗を低減することができ、効率を向上させ、雑音
を低減することができる。また、第１ゲート電極を第１
ゲート第１段リセス内に形成された第１ゲート第２段リ
セス内に形成し、第２ゲート電極を第２ゲートリセス内
に形成しているため、第２ゲート電極下の活性層中に広
がる電荷空乏層によるドレイン電流の低減を抑制するこ
とができる。さらに、第２ゲート電極が第２ゲートリセ
ス内に形成されているため、第２ゲート電極近傍の活性
層の寄生抵抗を低減することができる。
【００６５】また、この発明（請求項１０）に係るＦＥ
Ｔの製造方法によれば、半導体基板１上に活性層を形成
した後、この活性層上に、第１ゲート電極下層を、ソー
ス電極形成領域とドレイン電極形成領域との間に位置す
るように形成する工程と、上記第１ゲート電極下層と上
記ドレイン電極形成領域との間の上記活性層表面に、上
記活性層の導電型と逆の導電型を有する、上記活性層を
流れる電流を制御するための導電層を形成する工程と、
全面に第１の絶縁膜を堆積させ、この後全面にその表面
が平坦化するように第２の絶縁膜を堆積する工程と、上
記第２の絶縁膜の全層、及び上記第１の絶縁膜の上層部
をエッチングして上記第１の絶縁膜の表面に上記第１ゲ
ート電極下層の上面を露出させる工程と、上記第１の絶
縁膜上に、上記第１ゲート電極下層上にのみこの第１ゲ
ート電極下層より幅の広い開口部を有するレジストを形
成する工程と、全面に上記第１ゲート電極下層を構成す
る材料より抵抗率の低い導電性材料を堆積した後、上記
レジストを除去して、上記第１ゲート電極下層上にゲー
ト長方向における長さが上記第１ゲート電極下層より長
い上記導電性材料よりなる第１ゲート電極上層を形成す
る工程とを含むので、第１ゲート電極のゲート抵抗を低
減することができ、これにより高周波動作時における効
率の向上，雑音の低減を図ることができるとともに、ソ
ース・ドレイン間に流れる電流を制御するために直流電
圧が印加される第２ゲート電極に相当する導電層は、活
性層内に形成された半導体層であるため、前述の図１５
に示した従来のデュアルゲートＦＥＴと比較して、導電
層とドレイン電極との間の距離を短くすることができ、
寄生ドレイン抵抗を低減することができ、さらに第１ゲ
ート電極と導電層との間の距離を短くすることができ、
ソース電極とドレイン電極との間の距離を短縮すること
ができるため、ＦＥＴのサイズを縮小することができ
る。また、上記第２ゲート電極に相当する導電層は、前
述の図１５に示した従来のＦＥＴ，及び実施の形態１〜
３におけるＦＥＴの第２ゲート電極と比較して、簡易な
構造となっているため、その作製が容易である。
Ｔの製造方法によれば、半導体基板１上に活性層を形成
した後、この活性層上に、第１ゲート電極下層を、ソー
ス電極形成領域とドレイン電極形成領域との間に位置す
るように形成する工程と、上記第１ゲート電極下層と上
記ドレイン電極形成領域との間の上記活性層表面に、上
記活性層の導電型と逆の導電型を有する、上記活性層を
流れる電流を制御するための導電層を形成する工程と、
全面に第１の絶縁膜を堆積させ、この後全面にその表面
が平坦化するように第２の絶縁膜を堆積する工程と、上
記第２の絶縁膜の全層、及び上記第１の絶縁膜の上層部
をエッチングして上記第１の絶縁膜の表面に上記第１ゲ
ート電極下層の上面を露出させる工程と、上記第１の絶
縁膜上に、上記第１ゲート電極下層上にのみこの第１ゲ
ート電極下層より幅の広い開口部を有するレジストを形
成する工程と、全面に上記第１ゲート電極下層を構成す
る材料より抵抗率の低い導電性材料を堆積した後、上記
レジストを除去して、上記第１ゲート電極下層上にゲー
ト長方向における長さが上記第１ゲート電極下層より長
い上記導電性材料よりなる第１ゲート電極上層を形成す
る工程とを含むので、第１ゲート電極のゲート抵抗を低
減することができ、これにより高周波動作時における効
率の向上，雑音の低減を図ることができるとともに、ソ
ース・ドレイン間に流れる電流を制御するために直流電
圧が印加される第２ゲート電極に相当する導電層は、活
性層内に形成された半導体層であるため、前述の図１５
に示した従来のデュアルゲートＦＥＴと比較して、導電
層とドレイン電極との間の距離を短くすることができ、
寄生ドレイン抵抗を低減することができ、さらに第１ゲ
ート電極と導電層との間の距離を短くすることができ、
ソース電極とドレイン電極との間の距離を短縮すること
ができるため、ＦＥＴのサイズを縮小することができ
る。また、上記第２ゲート電極に相当する導電層は、前
述の図１５に示した従来のＦＥＴ，及び実施の形態１〜
３におけるＦＥＴの第２ゲート電極と比較して、簡易な
構造となっているため、その作製が容易である。
【００６６】また、この発明（請求項１１）に係るＦＥ
Ｔの製造方法によれば、上記のＦＥＴの製造方法（請求
項１０）において、上記導電層を形成する工程を、上記
第１ゲート電極下層と上記ドレイン電極形成領域との間
に開口部を有するレジストを形成し、このレジストをマ
スクとして上記活性層の導電型と逆の導電型の不純物を
イオン注入して、上記開口部に露出した上記活性層表面
に上記導電層を形成するものとしたので、容易に上記導
電層を形成することができる。
Ｔの製造方法によれば、上記のＦＥＴの製造方法（請求
項１０）において、上記導電層を形成する工程を、上記
第１ゲート電極下層と上記ドレイン電極形成領域との間
に開口部を有するレジストを形成し、このレジストをマ
スクとして上記活性層の導電型と逆の導電型の不純物を
イオン注入して、上記開口部に露出した上記活性層表面
に上記導電層を形成するものとしたので、容易に上記導
電層を形成することができる。
【００６７】また、この発明（請求項１２）に係るＦＥ
Ｔの製造方法によれば、上記のＦＥＴの製造方法（請求
項１０）において、上記第１ゲート電極下層を形成する
工程の後、上記導電層を形成する工程の前に、上記第１
ゲート電極下層の側面に絶縁膜からなるサイドウォール
を形成する工程を含み、上記導電層を形成する工程を、
上記第１ゲート電極下層と上記ドレイン電極形成領域と
の間に、上記第１ゲート電極下層の一部，上記第１ゲー
ト電極下層の上記ドレイン電極形成領域側に形成された
上記サイドウォール，及び上記導電層を形成すべき領域
に開口部を有するレジストを形成し、このレジストをマ
スクとして上記活性層の導電型と逆の導電型の不純物を
イオン注入して、上記開口部に露出した上記活性層表面
に上記導電層を形成するものとしたので、容易に上記導
電層を形成することができる。また、第１ゲート電極下
層と導電層の間の距離は上記サイドウォールの厚さのみ
により決まるため、第１ゲート電極の近傍に導電層を形
成することができる。
Ｔの製造方法によれば、上記のＦＥＴの製造方法（請求
項１０）において、上記第１ゲート電極下層を形成する
工程の後、上記導電層を形成する工程の前に、上記第１
ゲート電極下層の側面に絶縁膜からなるサイドウォール
を形成する工程を含み、上記導電層を形成する工程を、
上記第１ゲート電極下層と上記ドレイン電極形成領域と
の間に、上記第１ゲート電極下層の一部，上記第１ゲー
ト電極下層の上記ドレイン電極形成領域側に形成された
上記サイドウォール，及び上記導電層を形成すべき領域
に開口部を有するレジストを形成し、このレジストをマ
スクとして上記活性層の導電型と逆の導電型の不純物を
イオン注入して、上記開口部に露出した上記活性層表面
に上記導電層を形成するものとしたので、容易に上記導
電層を形成することができる。また、第１ゲート電極下
層と導電層の間の距離は上記サイドウォールの厚さのみ
により決まるため、第１ゲート電極の近傍に導電層を形
成することができる。
【００６８】また、この発明（請求項１３）に係るＦＥ
Ｔの製造方法によれば、上記のＦＥＴの製造方法（請求
項１０）において、上記導電層を形成する工程を、上記
第１ゲート電極下層と上記ドレイン電極形成領域との間
に開口部を有する絶縁膜を形成し、この絶縁膜をマスク
として上記活性層の導電型と逆の導電型の不純物を上記
活性層に拡散して、上記開口部に露出した上記活性層表
面に上記導電層を形成するものとしたので、容易に上記
導電層を形成することができる。
Ｔの製造方法によれば、上記のＦＥＴの製造方法（請求
項１０）において、上記導電層を形成する工程を、上記
第１ゲート電極下層と上記ドレイン電極形成領域との間
に開口部を有する絶縁膜を形成し、この絶縁膜をマスク
として上記活性層の導電型と逆の導電型の不純物を上記
活性層に拡散して、上記開口部に露出した上記活性層表
面に上記導電層を形成するものとしたので、容易に上記
導電層を形成することができる。
【００６９】また、この発明（請求項１４）に係るＦＥ
Ｔの製造方法によれば、上記のＦＥＴの製造方法（請求
項１０）において、上記導電層を形成する工程を、上記
第１ゲート電極下層と上記ドレイン電極形成領域との間
の上記導電層を形成すべき領域に上記活性層の導電型と
逆の導電型の不純物を集束イオンビームによりイオン注
入して、上記開口部に露出した上記活性層表面に上記導
電層を形成するものとしたので、容易に上記導電層を形
成することができる。
Ｔの製造方法によれば、上記のＦＥＴの製造方法（請求
項１０）において、上記導電層を形成する工程を、上記
第１ゲート電極下層と上記ドレイン電極形成領域との間
の上記導電層を形成すべき領域に上記活性層の導電型と
逆の導電型の不純物を集束イオンビームによりイオン注
入して、上記開口部に露出した上記活性層表面に上記導
電層を形成するものとしたので、容易に上記導電層を形
成することができる。
【図１】 この発明の実施の形態１におけるデュアルゲ
ートＦＥＴを示す断面図である。
ートＦＥＴを示す断面図である。
【図２】 この発明の実施の形態１におけるデュアルゲ
ートＦＥＴの製造方法を示す断面図である。
ートＦＥＴの製造方法を示す断面図である。
【図３】 この発明の実施の形態２におけるデュアルゲ
ートＦＥＴを示す断面図である。
ートＦＥＴを示す断面図である。
【図４】 この発明の実施の形態２におけるデュアルゲ
ートＦＥＴの製造方法の一例を示す断面図である。
ートＦＥＴの製造方法の一例を示す断面図である。
【図５】 この発明の実施の形態２におけるデュアルゲ
ートＦＥＴの製造方法の他の例を示す断面図である。
ートＦＥＴの製造方法の他の例を示す断面図である。
【図６】 この発明の実施の形態３におけるデュアルゲ
ートＦＥＴを示す断面図である。
ートＦＥＴを示す断面図である。
【図７】 この発明の実施の形態３におけるデュアルゲ
ートＦＥＴの製造方法を示す断面図である。
ートＦＥＴの製造方法を示す断面図である。
【図８】 この発明の実施の形態４におけるデュアルゲ
ートＦＥＴを示す断面図である。
ートＦＥＴを示す断面図である。
【図９】 この発明の実施の形態４におけるデュアルゲ
ートＦＥＴの製造方法の一例を示す断面図である。
ートＦＥＴの製造方法の一例を示す断面図である。
【図１０】 この発明の実施の形態４におけるデュアル
ゲートＦＥＴの製造方法の他の例を示す断面図である。
ゲートＦＥＴの製造方法の他の例を示す断面図である。
【図１１】 この発明の実施の形態４におけるデュアル
ゲートＦＥＴの製造方法の他の例を示す断面図である。
ゲートＦＥＴの製造方法の他の例を示す断面図である。
【図１２】 この発明の実施の形態４におけるデュアル
ゲートＦＥＴの製造方法の他の例を示す断面図である。
ゲートＦＥＴの製造方法の他の例を示す断面図である。
【図１３】 この発明の実施の形態５におけるデュアル
ゲートＦＥＴの上面図(a) 及び断面図(b) である。
ゲートＦＥＴの上面図(a) 及び断面図(b) である。
【図１４】 従来の単層構造ゲートを備えたデュアルゲ
ートＦＥＴを示す断面図である。
ートＦＥＴを示す断面図である。
【図１５】 従来の２層構造ゲートを備えたデュアルゲ
ートＦＥＴを示す断面図である。
ートＦＥＴを示す断面図である。
【図１６】 従来の２層構造ゲートを備えたデュアルゲ
ートＦＥＴの製造方法を示す断面図である。
ートＦＥＴの製造方法を示す断面図である。
１ 半絶縁性ＧａＡｓ基板、２ ｎ型ＧａＡｓ活性層、
３ 第１ゲート電極、３ａ 第１ゲート電極上層、３ｂ
第１ゲート電極下層、４ 第２ゲート電極、４ａ 第
２ゲート電極上層、４ｂ 第２ゲート電極下層、５ ソ
ース電極、６ドレイン電極、７ ＳｉＯＮ膜（第１の絶
縁膜）、８ ＳｉＯ膜（第２の絶縁膜）、９，１２，１
４，１７，２０，２２ レジスト、１０ 低抵抗材料膜
（Ａｕ）、１１ ｐ型ＧａＡｓ導電層、１３，１９ サ
イドウォール、１５ 拡散マスク（ＳｉＯ）、１６ リ
セス、１８ ＷＳｉ、２１ ＳｉＯ膜、２３ ＳｉＯ
膜、２４ サイドウォール（ＳｉＯ）、２５ Ａｕ、２
６ ＷＳｉ、１０３ 第１ゲート電極、１０４ 第２ゲ
ート電極、１６０ 第１ゲート第１段リセス、１６１
第１ゲート第２段リセス、１６２ 第２ゲートリセス。
３ 第１ゲート電極、３ａ 第１ゲート電極上層、３ｂ
第１ゲート電極下層、４ 第２ゲート電極、４ａ 第
２ゲート電極上層、４ｂ 第２ゲート電極下層、５ ソ
ース電極、６ドレイン電極、７ ＳｉＯＮ膜（第１の絶
縁膜）、８ ＳｉＯ膜（第２の絶縁膜）、９，１２，１
４，１７，２０，２２ レジスト、１０ 低抵抗材料膜
（Ａｕ）、１１ ｐ型ＧａＡｓ導電層、１３，１９ サ
イドウォール、１５ 拡散マスク（ＳｉＯ）、１６ リ
セス、１８ ＷＳｉ、２１ ＳｉＯ膜、２３ ＳｉＯ
膜、２４ サイドウォール（ＳｉＯ）、２５ Ａｕ、２
６ ＷＳｉ、１０３ 第１ゲート電極、１０４ 第２ゲ
ート電極、１６０ 第１ゲート第１段リセス、１６１
第１ゲート第２段リセス、１６２ 第２ゲートリセス。
Claims (14)
- 【請求項１】 活性層と、該活性層上に形成されたソー
ス電極，及びドレイン電極と、上記活性層上の上記ソー
ス電極と上記ドレイン電極との間において、上記ソース
電極側に形成された第１ゲート電極と、上記ドレイン電
極側に形成された第２ゲート電極とを備えた電界効果ト
ランジスタにおいて、 上記第１ゲート電極は、上記活性層に接する下層と、該
下層上に形成された該下層を構成する材料より抵抗率の
低い導電性材料よりなりゲート長方向における長さが該
下層より長い上層とからなる断面Ｔ字型の電極であり、 上記第２ゲート電極は、ゲート長方向における長さがそ
の上端と下端間で一定となる断面矩形形状の電極である
ことを特徴とする電界効果トランジスタ。 - 【請求項２】 請求項１に記載の電界効果トランジスタ
において、 上記活性層は、その表面にゲートリセスが形成されたも
のであり、 上記第１ゲート電極は、上記ゲートリセス内に形成され
ていることを特徴とする電界効果トランジスタ。 - 【請求項３】 活性層と、該活性層上に形成されたソー
ス電極，及びドレイン電極と、上記活性層上の上記ソー
ス電極と上記ドレイン電極との間において、上記ソース
電極側に形成された第１ゲート電極と、上記ドレイン電
極側に形成された第２ゲート電極とを備えた電界効果ト
ランジスタにおいて、 上記活性層は、その表面において、上記ソース電極と上
記ドレイン電極との間に第１ゲート第１段リセス，該第
１ゲート第１段リセス内に第１ゲート第２段リセス，及
び上記第１ゲート第１段リセスと上記ドレイン電極との
間に上記第１ゲート第２段リセスの上記第１ゲート第１
段リセスの底面からの深さと同じ深さの第２ゲートリセ
スが形成されているものであり、 上記第１ゲート電極は、上記第１ゲート第２段リセス内
に形成され、上記活性層表面に接する下層と、該下層上
に形成された該下層より抵抗率が小さい導電性材料より
なる上層とからなるものであり、 上記第２ゲート電極は、上記第２ゲートリセス内に形成
されていることを特徴とする電界効果トランジスタ。 - 【請求項４】 活性層と、該活性層上に形成されたソー
ス電極，及びドレイン電極と、上記活性層上の上記ソー
ス電極と上記ドレイン電極との間に形成された第１ゲー
ト電極とを備えた電界効果トランジスタにおいて、 上記第１ゲート電極は、上記活性層と接する下層と、該
下層上に形成された該下層を構成する材料より抵抗率の
低い導電性材料からなりゲート長方向における長さが該
下層より長い上層とからなるものであり、 上記ドレイン電極と上記第１ゲート電極との間の上記活
性層表面に形成され、上記活性層の導電型と逆の導電型
を有する、上記活性層を流れる電流を制御するための導
電層を備えたことを特徴とする電界効果トランジスタ。 - 【請求項５】 活性層と、該活性層上に形成されたソー
ス電極，及びドレイン電極と、上記活性層上の上記ソー
ス電極と上記ドレイン電極との間において、上記ソース
電極側に形成された第１ゲート電極と、上記ドレイン電
極側に形成された第２ゲート電極とを備えた電界効果ト
ランジスタにおいて、 当該電界効果トランジスタの中央よりゲート幅方向にお
ける一方の側の領域では、上記第１ゲート電極は、上記
活性層に接する下層と、該下層上に形成された該下層を
構成する材料より抵抗率の低い導電性材料よりなりゲー
ト長方向における長さが該下層より長い上層とからなる
断面Ｔ字型の電極であり、上記第２ゲート電極は、ゲー
ト長方向における長さがその上端と下端間で一定となる
断面矩形形状の電極であり、 上記ゲート幅方向における他方の側の領域では、上記第
１ゲート電極は上記矩形電極であり、上記第２ゲート電
極は上記Ｔ字型電極であることを特徴とする電界効果ト
ランジスタ。 - 【請求項６】 半導体基板上に活性層を形成する工程
と、 該活性層上のソース電極形成領域とドレイン電極形成領
域との間に、第１ゲート電極下層を上記ソース電極形成
領域側に位置するように形成し、第２ゲート電極を上記
ドレイン電極形成領域側に位置するように形成する工程
と、 全面に第１の絶縁膜を堆積し、該第１の絶縁膜上にその
表面が平坦となる第２の絶縁膜を堆積する工程と、 上記第２の絶縁膜の全層、及び上記第１の絶縁膜の上層
部をエッチングして上記第１の絶縁膜の表面に上記第１
ゲート電極下層の上面，及び上記第２ゲート電極の上面
を露出させる工程と、 上記第１の絶縁膜，及び第２ゲート電極の上に、上記第
１ゲート電極下層上にのみ該第１ゲート電極下層より幅
の広い開口部を有するレジストを形成した後、全面に上
記第１ゲート電極下層を構成する材料より抵抗率の低い
導電性材料を堆積し、さらに上記レジストを除去して、
上記第１ゲート電極下層上にゲート長方向における長さ
が上記第１ゲート電極下層より長い上記導電性材料より
なる第１ゲート電極上層を形成する工程とを含むことを
特徴とする電界効果トランジスタの製造方法。 - 【請求項７】 請求項６に記載の電界効果トランジスタ
の製造方法において、 上記活性層を形成する工程の後、上記第１ゲート電極下
層及び上記第２ゲート電極を形成する工程の前に、上記
活性層表面の上記ソース電極形成領域と上記ドレイン電
極形成領域との間の第１ゲート電極を形成すべき領域に
ゲートリセスをエッチングにより形成する工程を含み、 上記第１ゲート電極下層，及び上記第２ゲート電極を形
成する工程は、上記第１ゲート電極下層を上記ゲートリ
セス内に形成し、上記第２ゲート電極を上記ゲートリセ
スと上記ドレイン電極との間に形成するものであること
を特徴とする電界効果トランジスタの製造方法。 - 【請求項８】 請求項７に記載の電界効果トランジスタ
の製造方法において、 上記ゲートリセスを形成する工程の後、上記第１ゲート
電極下層，及び上記第２ゲート電極を形成する工程の前
に、上記活性層上の全面に絶縁膜を堆積した後、異方性
エッチングにより該絶縁膜をエッチングして、上記ゲー
トリセスの側壁にサイドウォールを形成する工程を含
み、 上記第１ゲート電極下層，及び上記第２ゲート電極を形
成する工程は、全面に上記第１ゲート電極下層を構成す
る導電性材料膜を堆積し、該導電性材料膜上の上記第１
ゲート電極下層，及び上記第２ゲート電極を形成すべき
領域にレジストを形成し、該レジストをマスクとして該
導電性材料膜をエッチングし、該レジストを除去するこ
とにより上記第１ゲート電極下層，及び上記第２ゲート
電極を形成するものであることを特徴とする電界効果ト
ランジスタの製造方法。 - 【請求項９】 半導体基板上に活性層を形成する工程
と、 該活性層の表面のソース電極形成領域とドレイン電極形
成領域との間にエッチングにより第１ゲート第１段リセ
スを形成する工程と、 活性層表面の全面に、第１の絶縁膜を堆積した後、上記
第１ゲート第１段リセス内の第１ゲート電極を形成すべ
き領域，及び上記第１ゲート第１段リセスと上記ドレイ
ン電極形成領域との間の第２ゲート電極を形成すべき領
域の上記第１の絶縁膜をエッチングし、さらに該第１の
絶縁膜をマスクとして上記活性層をエッチングして、上
記第１ゲート第１段リセス内に第１ゲート第２段リセス
を、上記第１ゲート第１段リセスと上記ドレイン電極形
成領域との間に第２ゲートリセスを形成する工程と、 全面に第２の絶縁膜を堆積し、該第２の絶縁膜に対して
異方性エッチングを行い、上記第１ゲート第２段リセス
の側壁及び上記第２ゲートリセスの側壁に上記第２の絶
縁膜からなるサイドウォールを形成する工程と、 全面に第１の導電性材料膜，及び該第１の導電性材料よ
り抵抗率の小さい導電性材料からなる第２の導電性材料
膜を順次堆積した後、上記第１ゲート電極形成領域，及
び上記第２ゲート電極形成領域にのみ上記第１の導電性
材料膜及び上記第２の導電性材料膜を残すように、上記
第２の導電性材料膜及び上記第１の導電性材料膜を順次
エッチングして、上記第１導電性材料膜及び上記第２導
電性材料膜からなる上記第１ゲート電極を上記第１ゲー
ト第２段リセス内に形成するとともに、上記第１導電性
材料膜及び上記第２導電性材料膜からなる上記第２ゲー
ト電極を上記第２ゲートリセス内に形成する工程とを含
むことを特徴とする電界効果トランジスタの製造方法。 - 【請求項１０】 半導体基板上に活性層を形成した後、
該活性層上に、第１ゲート電極下層を、ソース電極形成
領域とドレイン電極形成領域との間に位置するように形
成する工程と、 上記第１ゲート電極下層と上記ドレイン電極形成領域と
の間の上記活性層表面に、上記活性層の導電型と逆の導
電型を有する、上記活性層を流れる電流を制御するため
の導電層を形成する工程と、 全面に第１の絶縁膜を堆積させ、この後全面にその表面
が平坦化するように第２の絶縁膜を堆積する工程と、 上記第２の絶縁膜の全層、及び上記第１の絶縁膜の上層
部をエッチングして上記第１の絶縁膜の表面に上記第１
ゲート電極下層の上面を露出させる工程と、 上記第１の絶縁膜上に、上記第１ゲート電極下層上にの
み該第１ゲート電極下層より幅の広い開口部を有するレ
ジストを形成する工程と、 全面に上記第１ゲート電極下層を構成する材料より抵抗
率の低い導電性材料を堆積した後、上記レジストを除去
して、上記第１ゲート電極下層上にゲート長方向におけ
る長さが上記第１ゲート電極下層より長い上記導電性材
料よりなる第１ゲート電極上層を形成する工程とを含む
ことを特徴とする電界効果トランジスタの製造方法。 - 【請求項１１】 請求項１０に記載の電界効果トランジ
スタの製造方法において、 上記導電層を形成する工程は、上記第１ゲート電極下層
と上記ドレイン電極形成領域との間に開口部を有するレ
ジストを形成し、このレジストをマスクとして上記活性
層の導電型と逆の導電型の不純物をイオン注入して、上
記開口部に露出した上記活性層表面に上記導電層を形成
するものであることを特徴とする電界効果トランジスタ
の製造方法。 - 【請求項１２】 請求項１０に記載の電界効果トランジ
スタの製造方法において、 上記第１ゲート電極下層を形成する工程の後、上記導電
層を形成する工程の前に、上記第１ゲート電極下層の側
面に絶縁膜からなるサイドウォールを形成する工程を含
み、 上記導電層を形成する工程は、上記第１ゲート電極下層
と上記ドレイン電極形成領域との間に、上記第１ゲート
電極下層の一部，上記第１ゲート電極下層の上記ドレイ
ン電極形成領域側に形成された上記サイドウォール，及
び上記導電層を形成すべき領域に開口部を有するレジス
トを形成し、このレジストをマスクとして上記活性層の
導電型と逆の導電型の不純物をイオン注入して、上記開
口部に露出した上記活性層表面に上記導電層を形成する
ものであることを特徴とする電界効果トランジスタの製
造方法。 - 【請求項１３】 請求項１０に記載の電界効果トランジ
スタの製造方法において、 上記導電層を形成する工程は、上記第１ゲート電極下層
と上記ドレイン電極形成領域との間に開口部を有する絶
縁膜を形成し、該絶縁膜をマスクとして上記活性層の導
電型と逆の導電型の不純物を上記活性層に拡散して、上
記開口部に露出した上記活性層表面に上記導電層を形成
するものであることを特徴とする電界効果トランジスタ
の製造方法。 - 【請求項１４】 請求項１０に記載の電界効果トランジ
スタの製造方法において、 上記導電層を形成する工程は、上記第１ゲート電極下層
と上記ドレイン電極形成領域との間の上記導電層を形成
すべき領域に上記活性層の導電型と逆の導電型の不純物
を集束イオンビームによりイオン注入して、上記活性層
表面に上記導電層を形成するものであることを特徴とす
る電界効果トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13631096A JP3611925B2 (ja) | 1996-05-30 | 1996-05-30 | 電界効果トランジスタ，及びその製造方法 |
| US08/715,414 US5786610A (en) | 1996-05-30 | 1996-09-18 | Field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13631096A JP3611925B2 (ja) | 1996-05-30 | 1996-05-30 | 電界効果トランジスタ，及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321316A true JPH09321316A (ja) | 1997-12-12 |
| JP3611925B2 JP3611925B2 (ja) | 2005-01-19 |
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ID=15172217
Family Applications (1)
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| JP (1) | JP3611925B2 (ja) |
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1996
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Also Published As
| Publication number | Publication date |
|---|---|
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