JPH08288308A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH08288308A JPH08288308A JP7087189A JP8718995A JPH08288308A JP H08288308 A JPH08288308 A JP H08288308A JP 7087189 A JP7087189 A JP 7087189A JP 8718995 A JP8718995 A JP 8718995A JP H08288308 A JPH08288308 A JP H08288308A
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Abstract
(57)【要約】
【構成】 高速動作の可能なGaAsショットキー電界
効果を用いたLDD構造の自己整合型FETにおいて、
ゲート電極23a形成時のGaAs基板21へのダメー
ジを少なくするために、該ゲート電極23aを薄膜と
し、代わってSiO2 膜24を、サイドウォール26a
の幅L11が充分な太さに形成され短チャネル効果を抑
制することができるように、充分な厚さとする。前記サ
イドウォール26aは、SiO2 膜24よりもウエット
エッチングによる速度が1/10以下と充分小さく、し
たがってエッチング後、引出配線28aを低抵抗に接合
することができる。 【効果】 ゲート電極23aと引出配線28aとの接合
にあたって、ゲート電極23aの表面に、ドライエッチ
ングでは酸素などの不純物が導入されて高抵抗となって
しまうのに対して、そのような不具合を防止することが
できる。
効果を用いたLDD構造の自己整合型FETにおいて、
ゲート電極23a形成時のGaAs基板21へのダメー
ジを少なくするために、該ゲート電極23aを薄膜と
し、代わってSiO2 膜24を、サイドウォール26a
の幅L11が充分な太さに形成され短チャネル効果を抑
制することができるように、充分な厚さとする。前記サ
イドウォール26aは、SiO2 膜24よりもウエット
エッチングによる速度が1/10以下と充分小さく、し
たがってエッチング後、引出配線28aを低抵抗に接合
することができる。 【効果】 ゲート電極23aと引出配線28aとの接合
にあたって、ゲート電極23aの表面に、ドライエッチ
ングでは酸素などの不純物が導入されて高抵抗となって
しまうのに対して、そのような不具合を防止することが
できる。
Description
【0001】
【産業上の利用分野】本発明は、高速スイッチング動作
が可能な、ガリウム砒素(GaAs)ショットキー電界
効果を利用するLDD(Light Doped Drain )構造の自
己整合型電界効果トランジスタの製造方法に関する。
が可能な、ガリウム砒素(GaAs)ショットキー電界
効果を利用するLDD(Light Doped Drain )構造の自
己整合型電界効果トランジスタの製造方法に関する。
【0002】
【従来の技術】近年、通信用高速デバイスやデジタルゲ
ートアレイなどのために、高速スイッチング動作が可能
なGaAsショットキー電界効果を利用したトランジス
タの集積化が進められている。
ートアレイなどのために、高速スイッチング動作が可能
なGaAsショットキー電界効果を利用したトランジス
タの集積化が進められている。
【0003】前記ショットキー電界効果トランジスタに
おいて、特にノーマリーオフ型のトランジスタでは、前
記集積化に伴い、ゲート長が短くなると、ゲート端子へ
のバイアス電圧が0Vであっても、ソース−ドレイン間
のリーク電流が増加し、またスレッショルド電圧も変化
する短チャネル効果が発生してしまうという問題があ
る。このような短チャネル効果の抑制ならびにソース抵
抗およびゲート抵抗の低減を実現するために、能動層に
おいてゲート直下からソースおよびドレイン方向となる
につれて、段階的に不純物の濃度が高くなるように形成
され、寄生抵抗の少ない前記LDD構造の電界効果トラ
ンジスタが従来から用いられている。
おいて、特にノーマリーオフ型のトランジスタでは、前
記集積化に伴い、ゲート長が短くなると、ゲート端子へ
のバイアス電圧が0Vであっても、ソース−ドレイン間
のリーク電流が増加し、またスレッショルド電圧も変化
する短チャネル効果が発生してしまうという問題があ
る。このような短チャネル効果の抑制ならびにソース抵
抗およびゲート抵抗の低減を実現するために、能動層に
おいてゲート直下からソースおよびドレイン方向となる
につれて、段階的に不純物の濃度が高くなるように形成
され、寄生抵抗の少ない前記LDD構造の電界効果トラ
ンジスタが従来から用いられている。
【0004】上述のようなLDD構造の自己整合型Ga
AsMESFETの典型的な従来技術の製造方法は、電
子技術学会発表論文ED87−140P37〜42(極
太サイドウォールを用いた0.5μmゲートGaAsM
ESFETプロセス技術)に示されており、その従来技
術の製造工程を図3に示す。
AsMESFETの典型的な従来技術の製造方法は、電
子技術学会発表論文ED87−140P37〜42(極
太サイドウォールを用いた0.5μmゲートGaAsM
ESFETプロセス技術)に示されており、その従来技
術の製造工程を図3に示す。
【0005】図3(a)で示すように、GaAs基板1
上にシリコン(Si)をイオン注入およびアニール処理
することによって能動層2を形成し、さらにその能動層
2上にタングステン−アルミ(W−Al)合金によるW
−Al層3をスパッタ法によって積層した後、酸化シリ
コン(SiO2 )膜から成るフォトレジスト4を積層
し、ゲート電極に対応したパターニングを行う。さらに
そのフォトレジスト4上にチタン/アルミ(Ti/A
l)層5を、Al層がGaAs基板1側となるように積
層する。
上にシリコン(Si)をイオン注入およびアニール処理
することによって能動層2を形成し、さらにその能動層
2上にタングステン−アルミ(W−Al)合金によるW
−Al層3をスパッタ法によって積層した後、酸化シリ
コン(SiO2 )膜から成るフォトレジスト4を積層
し、ゲート電極に対応したパターニングを行う。さらに
そのフォトレジスト4上にチタン/アルミ(Ti/A
l)層5を、Al層がGaAs基板1側となるように積
層する。
【0006】こうしてゲート電極部分にTi/Al層5
が形成されると、電子サイクロトロン共鳴(ECR)式
のエッチャーによってW−Al層3をエッチングし、図
3(b)で示されるような注入マスクを形成する。その
後、図3(c)で示すようにLDD注入を行い、前記能
動層にn層2aを形成する。
が形成されると、電子サイクロトロン共鳴(ECR)式
のエッチャーによってW−Al層3をエッチングし、図
3(b)で示されるような注入マスクを形成する。その
後、図3(c)で示すようにLDD注入を行い、前記能
動層にn層2aを形成する。
【0007】続いて、図3(d)で示すように、SiO
2 膜6を積層しながら、スルー注入によって前記LDD
注入を行い、n+ 層2bを形成する。さらにLDD注入
を停止した後も、図3(e)で示すように、SiO2 膜
6の積層を行う。前記SiO2 膜6の積層が終了する
と、図3(f)で示すように、エッチングによって、前
記W−Al層3の側方にサイドウォール6aを形成す
る。前記サイドウォール6aおよびTi/Al層5をマ
スクとして、図3(g)で示すようにさらにイオン注入
を行い、n++層2cを形成する。
2 膜6を積層しながら、スルー注入によって前記LDD
注入を行い、n+ 層2bを形成する。さらにLDD注入
を停止した後も、図3(e)で示すように、SiO2 膜
6の積層を行う。前記SiO2 膜6の積層が終了する
と、図3(f)で示すように、エッチングによって、前
記W−Al層3の側方にサイドウォール6aを形成す
る。前記サイドウォール6aおよびTi/Al層5をマ
スクとして、図3(g)で示すようにさらにイオン注入
を行い、n++層2cを形成する。
【0008】こうしてイオン注入が終了すると、図3
(h)で示すように、通常のフォトリソ技術によって、
前記サイドウォール6aの幅L1よりも小さい開口7a
を有するフォトレジスト7が形成される。このフォトレ
ジスト7を用いて、図3(i)で示されるように、低抵
抗の金属膜8が真空蒸着等によって成膜される。その
後、前記フォトレジスト7をエッチングによって除去す
ると、図3(j)で示すように、前記開口7a部分の金
属膜8がゲート引出配線8aとして残存する。
(h)で示すように、通常のフォトリソ技術によって、
前記サイドウォール6aの幅L1よりも小さい開口7a
を有するフォトレジスト7が形成される。このフォトレ
ジスト7を用いて、図3(i)で示されるように、低抵
抗の金属膜8が真空蒸着等によって成膜される。その
後、前記フォトレジスト7をエッチングによって除去す
ると、図3(j)で示すように、前記開口7a部分の金
属膜8がゲート引出配線8aとして残存する。
【0009】さらに前記フォトリソ技術によって、図3
(k)で示すように、フォトレジスト9が形成され、そ
のフォトレジスト9がソース電極およびドレイン電極の
領域に対応してパターニングされた後、金属膜10が積
層される。したがって、前記フォトレジスト9をエッチ
ングによって除去すると、図3(l)で示すように、ソ
ース電極10aおよびドレイン電極10bが形成され、
FET11が完成する。
(k)で示すように、フォトレジスト9が形成され、そ
のフォトレジスト9がソース電極およびドレイン電極の
領域に対応してパターニングされた後、金属膜10が積
層される。したがって、前記フォトレジスト9をエッチ
ングによって除去すると、図3(l)で示すように、ソ
ース電極10aおよびドレイン電極10bが形成され、
FET11が完成する。
【0010】また、他の従来技術による前記LDD構造
の自己整合型GaAsMESFETの製造方法は、特公
平6−66336号公報で示されており、その製造工程
を図4に示す。まず、図4(a)で示すように、前記G
aAs基板1上にSiイオンが注入され、アニール処理
が施されて、能動層12が形成される。次に、図4
(b)で示すように、WSiから成る耐熱性のゲート1
3がドライエッチングによって形成される。続いて、前
記ゲート13をマスクとして、図4(c)で示されるよ
うにSiイオン注入を行って、コンタクト層12a,1
2bが形成される。
の自己整合型GaAsMESFETの製造方法は、特公
平6−66336号公報で示されており、その製造工程
を図4に示す。まず、図4(a)で示すように、前記G
aAs基板1上にSiイオンが注入され、アニール処理
が施されて、能動層12が形成される。次に、図4
(b)で示すように、WSiから成る耐熱性のゲート1
3がドライエッチングによって形成される。続いて、前
記ゲート13をマスクとして、図4(c)で示されるよ
うにSiイオン注入を行って、コンタクト層12a,1
2bが形成される。
【0011】その後、図4(d)で示されるように、メ
ッキ時の給電用のニッケル(Ni)膜14が蒸着法によ
って積層される。さらに、その上に図4(e)で示され
るように、表面が平坦になりやすいフォトレジスト等の
樹脂層15によって、ゲート13部分が残余の部分より
も薄くなるように被覆を行う。その樹脂層15およびN
i膜14を酸素の反応性イオンエッチングによって図4
(f)で示すように、上方から一様にエッチングしてゆ
き、前記ゲート13上に形成されたNi膜14のみを露
出させる。
ッキ時の給電用のニッケル(Ni)膜14が蒸着法によ
って積層される。さらに、その上に図4(e)で示され
るように、表面が平坦になりやすいフォトレジスト等の
樹脂層15によって、ゲート13部分が残余の部分より
も薄くなるように被覆を行う。その樹脂層15およびN
i膜14を酸素の反応性イオンエッチングによって図4
(f)で示すように、上方から一様にエッチングしてゆ
き、前記ゲート13上に形成されたNi膜14のみを露
出させる。
【0012】続いて、前記Ni膜14に給電して、前記
ゲート13上の部分に図4(g)で示すように、金(A
u)メッキ層16を形成する。そして、図4(h)で示
すように、前記Ni膜14のゲート13上以外の部分お
よび樹脂層15がエッチングによって除去された後、低
抵抗金属の金属膜17が蒸着されて、ソース電極17a
およびドレイン電極17bが形成され、FET20が完
成する。
ゲート13上の部分に図4(g)で示すように、金(A
u)メッキ層16を形成する。そして、図4(h)で示
すように、前記Ni膜14のゲート13上以外の部分お
よび樹脂層15がエッチングによって除去された後、低
抵抗金属の金属膜17が蒸着されて、ソース電極17a
およびドレイン電極17bが形成され、FET20が完
成する。
【0013】
【発明が解決しようとする課題】前述の図3で示す従来
技術では、前記短チャネル効果を抑制するために、サイ
ドウォール6aによってゲート長を再現性良く所望とす
る長さに形成することができる。しかしながら、W−A
l層3を直接ドライエッチングしてゲート電極に形成す
るようにした場合には、W−Al層3をオーバーエッチ
ングする必要がある。このオーバーエッチングによって
は、GaAs基板1の表面がプラズマによるダメージを
うけてしまい、結晶欠陥等が発生し、素子特性に悪影響
を与える虞がある。このため、この図3で示すように、
ゲート電極となるW−Al層3を薄膜として、該W−A
l層3上にTi/Al層5を積層して、このTi/Al
層5をマスクとしてW−Al層3のエッチングを行うこ
とによって、オーバーエッチング量が少なくなるように
工夫されている。また、プラズマダメージの少ない前記
ECRエッチングを用いて、さらにGaAs基板1への
ダメージを抑えるように工夫されている。
技術では、前記短チャネル効果を抑制するために、サイ
ドウォール6aによってゲート長を再現性良く所望とす
る長さに形成することができる。しかしながら、W−A
l層3を直接ドライエッチングしてゲート電極に形成す
るようにした場合には、W−Al層3をオーバーエッチ
ングする必要がある。このオーバーエッチングによって
は、GaAs基板1の表面がプラズマによるダメージを
うけてしまい、結晶欠陥等が発生し、素子特性に悪影響
を与える虞がある。このため、この図3で示すように、
ゲート電極となるW−Al層3を薄膜として、該W−A
l層3上にTi/Al層5を積層して、このTi/Al
層5をマスクとしてW−Al層3のエッチングを行うこ
とによって、オーバーエッチング量が少なくなるように
工夫されている。また、プラズマダメージの少ない前記
ECRエッチングを用いて、さらにGaAs基板1への
ダメージを抑えるように工夫されている。
【0014】しかしながらこの従来技術では、サイドウ
ォール6aとなるべきSiO2 膜6の気相成長を行う際
に、前記Ti/Al層5が高温の雰囲気に曝されてしま
い、該Ti/Al層5の表面が酸化し、ゲート引出配線
8aとの接触抵抗が高くなるという問題がある。
ォール6aとなるべきSiO2 膜6の気相成長を行う際
に、前記Ti/Al層5が高温の雰囲気に曝されてしま
い、該Ti/Al層5の表面が酸化し、ゲート引出配線
8aとの接触抵抗が高くなるという問題がある。
【0015】また、上述の図4で示す従来技術では、配
線抵抗を低減するために、W合金から成るゲート13上
に、ゲート引出配線としてAuメッキ層16を形成して
いる。しかしながら、このAuメッキ層16をメッキす
るためのNi膜14を樹脂層15から露出させるための
プラズマエッチング時に、Ni膜14の表面に酸素プラ
ズマ中から酸素等の不純物が導入されてしまい、高抵抗
層を形成してしまう虞がある。
線抵抗を低減するために、W合金から成るゲート13上
に、ゲート引出配線としてAuメッキ層16を形成して
いる。しかしながら、このAuメッキ層16をメッキす
るためのNi膜14を樹脂層15から露出させるための
プラズマエッチング時に、Ni膜14の表面に酸素プラ
ズマ中から酸素等の不純物が導入されてしまい、高抵抗
層を形成してしまう虞がある。
【0016】本発明の目的は、ゲート電極からの引出配
線形成時に、ゲート電極表面への不純物の導入を防止す
ることができる電界効果トランジスタの製造方法を提供
することである。
線形成時に、ゲート電極表面への不純物の導入を防止す
ることができる電界効果トランジスタの製造方法を提供
することである。
【0017】
【課題を解決するための手段】請求項1の発明に係る電
界効果トランジスタは、基板上に能動層を形成し、前記
能動層上に、所望とする膜厚の第1の絶縁膜をマスクと
して薄膜のゲート電極を形成し、前記ゲート電極および
第1の絶縁膜の膜厚に対応して、該第1の絶縁膜が露出
する厚さとなるように、該第1の絶縁膜よりもエッチン
グ速度が小さい材料によって第2の絶縁膜を形成し、前
記第1および第2の絶縁膜を自己整合マスクとして、前
記能動層へイオン注入を行い、前記第1の絶縁膜をウエ
ットエッチングによって除去し、前記ウエットエッチン
グによって第2の絶縁膜に形成された開口に、前記ゲー
ト電極に接続される引出配線を形成し、前記能動層上で
前記ゲート電極を挟んで、ソース電極およびドレイン電
極を形成することを特徴とする。
界効果トランジスタは、基板上に能動層を形成し、前記
能動層上に、所望とする膜厚の第1の絶縁膜をマスクと
して薄膜のゲート電極を形成し、前記ゲート電極および
第1の絶縁膜の膜厚に対応して、該第1の絶縁膜が露出
する厚さとなるように、該第1の絶縁膜よりもエッチン
グ速度が小さい材料によって第2の絶縁膜を形成し、前
記第1および第2の絶縁膜を自己整合マスクとして、前
記能動層へイオン注入を行い、前記第1の絶縁膜をウエ
ットエッチングによって除去し、前記ウエットエッチン
グによって第2の絶縁膜に形成された開口に、前記ゲー
ト電極に接続される引出配線を形成し、前記能動層上で
前記ゲート電極を挟んで、ソース電極およびドレイン電
極を形成することを特徴とする。
【0018】また請求項2の発明に係る電界効果トラン
ジスタの製造方法では、前記第2の絶縁膜のエッチング
速度は、第1の絶縁膜のエッチング速度の1/10以下
であることを特徴とする。
ジスタの製造方法では、前記第2の絶縁膜のエッチング
速度は、第1の絶縁膜のエッチング速度の1/10以下
であることを特徴とする。
【0019】さらにまた請求項3の発明に係る電界効果
トランジスタの製造方法では、前記第1の絶縁膜は、S
iO2 膜、PSG膜、BPSG膜のいずれかであり、前
記第2の絶縁膜は、前記第1の絶縁膜と異なる膜であっ
て、かつSiN膜、AlN膜、SiO2 膜のいずれかで
あることを特徴とする。
トランジスタの製造方法では、前記第1の絶縁膜は、S
iO2 膜、PSG膜、BPSG膜のいずれかであり、前
記第2の絶縁膜は、前記第1の絶縁膜と異なる膜であっ
て、かつSiN膜、AlN膜、SiO2 膜のいずれかで
あることを特徴とする。
【0020】また請求項4の発明に係る電界効果トラン
ジスタの製造方法では、前記ゲート電極がWN膜であ
り、前記ゲート引出配線がAu、Al、Ti/Al、T
i/Au、Pt/Auのいずれかであることを特徴とす
る。
ジスタの製造方法では、前記ゲート電極がWN膜であ
り、前記ゲート引出配線がAu、Al、Ti/Al、T
i/Au、Pt/Auのいずれかであることを特徴とす
る。
【0021】さらにまた請求項5の発明に係る電界効果
トランジスタの製造方法では、前記ソース電極およびド
レイン電極は、AuGe/Ni/Auであることを特徴
とする。
トランジスタの製造方法では、前記ソース電極およびド
レイン電極は、AuGe/Ni/Auであることを特徴
とする。
【0022】また請求項6の発明に係る電界効果トラン
ジスタの製造方法では、前記ウエットエッチングによっ
て第2の絶縁膜に形成された開口ならびにソース電極お
よびドレイン電極の領域が露出するようにフォトレジス
トを形成し、前記ゲート引出配線ならびにソース電極お
よびドレイン電極を一括形成することを特徴とする。
ジスタの製造方法では、前記ウエットエッチングによっ
て第2の絶縁膜に形成された開口ならびにソース電極お
よびドレイン電極の領域が露出するようにフォトレジス
トを形成し、前記ゲート引出配線ならびにソース電極お
よびドレイン電極を一括形成することを特徴とする。
【0023】
【作用】請求項1の発明に従えば、GaAsなどの半絶
縁性基板上にSiイオン注入などによって能動層が形成
され、その能動層上に、たとえば請求項3で示すよう
な、SiO2 、PSG、BPSGのいずれかから成る第
1の絶縁膜をマスクとして、耐熱性を有する、たとえば
請求項4で示すようなWNなどのW合金によって薄膜の
ゲート電極が形成される。すなわち、前記ゲート電極と
なる薄膜がスパッタなどによって積層形成された後、前
記SiO2 などから成る第1の絶縁膜がプラズマCVD
法などによって積層され、その第1の絶縁膜がパターニ
ングされた後、ドライエッチングが行われて前記ゲート
電極が形成される。このとき、前記第1の絶縁膜の膜厚
は、後述するようなサイドウォールの幅に対応して決定
される。
縁性基板上にSiイオン注入などによって能動層が形成
され、その能動層上に、たとえば請求項3で示すよう
な、SiO2 、PSG、BPSGのいずれかから成る第
1の絶縁膜をマスクとして、耐熱性を有する、たとえば
請求項4で示すようなWNなどのW合金によって薄膜の
ゲート電極が形成される。すなわち、前記ゲート電極と
なる薄膜がスパッタなどによって積層形成された後、前
記SiO2 などから成る第1の絶縁膜がプラズマCVD
法などによって積層され、その第1の絶縁膜がパターニ
ングされた後、ドライエッチングが行われて前記ゲート
電極が形成される。このとき、前記第1の絶縁膜の膜厚
は、後述するようなサイドウォールの幅に対応して決定
される。
【0024】こうして、ゲート電極が形成されると、前
記第1の絶縁膜よりもエッチング速度が小さい、たとえ
ば請求項2で示されるように1/10以下となるような
材料、たとえば請求項3で示すような前記第1の絶縁膜
とは異なる材料で、SiN、AlN、SiO2 のいずれ
かから成る第2の絶縁膜がプラズマCVD法などによっ
てゲート電極および第1の絶縁膜の膜厚の和程度に積層
された後、ドライエッチングなでによって一様にエッチ
ングされる。これによって、前記ゲート電極の側方に
は、前記第1の絶縁膜とゲート電極との膜厚との和にほ
ぼ対応した幅のサイドウォールが形成される。その後、
前記能動層には前記第1および第2の絶縁膜を自己整合
マスクとして、イオン注入が行われ、高濃度動作領域が
形成される。
記第1の絶縁膜よりもエッチング速度が小さい、たとえ
ば請求項2で示されるように1/10以下となるような
材料、たとえば請求項3で示すような前記第1の絶縁膜
とは異なる材料で、SiN、AlN、SiO2 のいずれ
かから成る第2の絶縁膜がプラズマCVD法などによっ
てゲート電極および第1の絶縁膜の膜厚の和程度に積層
された後、ドライエッチングなでによって一様にエッチ
ングされる。これによって、前記ゲート電極の側方に
は、前記第1の絶縁膜とゲート電極との膜厚との和にほ
ぼ対応した幅のサイドウォールが形成される。その後、
前記能動層には前記第1および第2の絶縁膜を自己整合
マスクとして、イオン注入が行われ、高濃度動作領域が
形成される。
【0025】その後は、前記ゲート電極上には、第1の
絶縁膜がウエットエッチングによって除去された後、第
2の絶縁膜に残された開口から、請求項4で示すよう
な、Au、Al、Ti/Al、Ti/Au、Pt/Au
などの低抵抗金属が真空蒸着などによって積層されて、
ゲート引出配線が形成される。また、前記能動層上に
は、通常のフォトリソ技術などを用いて、前記ゲート電
極を挟んで、請求項5で示すような、AuGe/Ni/
Auなどの低抵抗金属が真空蒸着などによって積層され
て、ソース電極およびドレイン電極が形成される。
絶縁膜がウエットエッチングによって除去された後、第
2の絶縁膜に残された開口から、請求項4で示すよう
な、Au、Al、Ti/Al、Ti/Au、Pt/Au
などの低抵抗金属が真空蒸着などによって積層されて、
ゲート引出配線が形成される。また、前記能動層上に
は、通常のフォトリソ技術などを用いて、前記ゲート電
極を挟んで、請求項5で示すような、AuGe/Ni/
Auなどの低抵抗金属が真空蒸着などによって積層され
て、ソース電極およびドレイン電極が形成される。
【0026】したがって、短チャネル効果を抑制するこ
とができる所望とするサイドウォールの幅に対応した該
サイドウォールの高さを得るにあたって、薄膜のゲート
電極に対して第1の絶縁膜の厚さによって対応し、また
その第1の絶縁膜はウエットエッチングによって除去さ
れるので、ゲート電極への不純物の導入を抑制すること
ができ、引出配線との接触抵抗を低減することができ
る。
とができる所望とするサイドウォールの幅に対応した該
サイドウォールの高さを得るにあたって、薄膜のゲート
電極に対して第1の絶縁膜の厚さによって対応し、また
その第1の絶縁膜はウエットエッチングによって除去さ
れるので、ゲート電極への不純物の導入を抑制すること
ができ、引出配線との接触抵抗を低減することができ
る。
【0027】さらにまた請求項6の発明に従えば、前記
第1の絶縁膜のエッチングによって第2の絶縁膜に形成
された開口部分ならびにソース電極およびドレイン電極
となるべき領域が露出するように、フォトレジストを形
成した後、これらの部分に低抵抗金属を真空蒸着などに
よって一括形成する。
第1の絶縁膜のエッチングによって第2の絶縁膜に形成
された開口部分ならびにソース電極およびドレイン電極
となるべき領域が露出するように、フォトレジストを形
成した後、これらの部分に低抵抗金属を真空蒸着などに
よって一括形成する。
【0028】したがって、ゲート引出配線の形成とソー
ス電極およびドレイン電極の形成とを同一工程で行うこ
とができ、工程を簡略化することができる。
ス電極およびドレイン電極の形成とを同一工程で行うこ
とができ、工程を簡略化することができる。
【0029】
【実施例】本発明の一実施例について、図1に基づいて
説明すれば以下のとおりである。
説明すれば以下のとおりである。
【0030】図1は、本発明の一実施例の電界効果トラ
ンジスタの製造工程を説明するための断面図である。ま
ず、図1(a)で示されるように、絶縁性のGaAs基
板21上に、Siイオン注入およびアニール処理によっ
て、能動層22が形成される。次に、図1(b)で示す
ように、耐熱性を有する、たとえばW合金であるWN膜
23がマグネトロンスパッタ法によって100nm積層
され、さらに第1の絶縁膜であるSiO2 膜24がプラ
ズマCVD法によって400nm積層される。続いて、
通常のフォトリソ技術によって、図1(c)で示すよう
に、ゲート電極パターンに対応したフォトレジスト25
が形成され、このフォトレジスト25をマスクとして、
前記SiO2 膜24がRIE法などによってドライエッ
チングされ、引続き、そのSiO2 膜24をマスクとし
てWN膜23が前記RIE法などでドライエッチングさ
れて、ゲート電極23aが形成される。
ンジスタの製造工程を説明するための断面図である。ま
ず、図1(a)で示されるように、絶縁性のGaAs基
板21上に、Siイオン注入およびアニール処理によっ
て、能動層22が形成される。次に、図1(b)で示す
ように、耐熱性を有する、たとえばW合金であるWN膜
23がマグネトロンスパッタ法によって100nm積層
され、さらに第1の絶縁膜であるSiO2 膜24がプラ
ズマCVD法によって400nm積層される。続いて、
通常のフォトリソ技術によって、図1(c)で示すよう
に、ゲート電極パターンに対応したフォトレジスト25
が形成され、このフォトレジスト25をマスクとして、
前記SiO2 膜24がRIE法などによってドライエッ
チングされ、引続き、そのSiO2 膜24をマスクとし
てWN膜23が前記RIE法などでドライエッチングさ
れて、ゲート電極23aが形成される。
【0031】こうして、ゲート電極23aが形成される
と、前記ゲート電極23aおよびSiO2 膜24をマス
クとして、図1(d)で示されるように、ドナー用のS
iイオンが注入されて、n+ 層22aが形成される。
と、前記ゲート電極23aおよびSiO2 膜24をマス
クとして、図1(d)で示されるように、ドナー用のS
iイオンが注入されて、n+ 層22aが形成される。
【0032】続いて、前記SiO2 膜24を残したま
ま、図1(e)で示されるように、第2の絶縁膜である
SiN膜26がプラズマCVD法などによって600n
m積層される。このSiN膜26をRIE法などでドラ
イエッチングすると、図1(f)で示されるように該S
iN膜26は上方から一様にエッチングされ、ゲート電
極23aの側方に、幅L11が500nm程度のサイド
ウォール26aが形成される。
ま、図1(e)で示されるように、第2の絶縁膜である
SiN膜26がプラズマCVD法などによって600n
m積層される。このSiN膜26をRIE法などでドラ
イエッチングすると、図1(f)で示されるように該S
iN膜26は上方から一様にエッチングされ、ゲート電
極23aの側方に、幅L11が500nm程度のサイド
ウォール26aが形成される。
【0033】前記サイドウォール26aが自己整合マス
クとして用いられて、図1(g)で示されるように、後
述するソース電極領域およびドレイン電極領域にドナー
用のSiイオンが注入され、さらに900℃程度で活性
化アニール処理されて、n++層22bが形成される。
クとして用いられて、図1(g)で示されるように、後
述するソース電極領域およびドレイン電極領域にドナー
用のSiイオンが注入され、さらに900℃程度で活性
化アニール処理されて、n++層22bが形成される。
【0034】こうしてイオン注入が終了すると、図1
(h)で示されるように、前記SiO2 膜24のみが、
フッ酸溶液によるウエットエッチング処理によって除去
されて、ゲート電極23aの上面が露出される。ここ
で、SiO2 膜24は、SiN膜26に対してエッチン
グ速度を10倍程度以上確保することができ、したがっ
て前記ウエットエッチング時にサイドウォール26a部
分は残存し、このSiO2膜24部分のみが除去される
ことになる。
(h)で示されるように、前記SiO2 膜24のみが、
フッ酸溶液によるウエットエッチング処理によって除去
されて、ゲート電極23aの上面が露出される。ここ
で、SiO2 膜24は、SiN膜26に対してエッチン
グ速度を10倍程度以上確保することができ、したがっ
て前記ウエットエッチング時にサイドウォール26a部
分は残存し、このSiO2膜24部分のみが除去される
ことになる。
【0035】その後、図1(i)で示すように、サイド
ウォール26aの幅L12よりも内方に開口27aを有
するフォトレジスト27を通常のフォトリソ技術によっ
て形成し、図1(j)で示すように、Auなどの低抵抗
金属膜28が真空蒸着法などによって成膜される。した
がって、前記フォトレジスト27を除去することによっ
て、図1(k)で示すように、前記金属膜28はゲート
電極23a上のみが残存し、引出配線28aとなる。
ウォール26aの幅L12よりも内方に開口27aを有
するフォトレジスト27を通常のフォトリソ技術によっ
て形成し、図1(j)で示すように、Auなどの低抵抗
金属膜28が真空蒸着法などによって成膜される。した
がって、前記フォトレジスト27を除去することによっ
て、図1(k)で示すように、前記金属膜28はゲート
電極23a上のみが残存し、引出配線28aとなる。
【0036】続いて、通常のフォトリソ技術によって、
図1(l)で示すように、前記ソース電極領域およびド
レイン電極領域のみが開口するようにパターニングされ
たフォトレジスト29が形成され、さらにその上に、た
とえばAuGe/Ni/Auなどの低抵抗の金属膜30
が真空蒸着法などによって成膜される。前記フォトレジ
スト29が除去されると、図1(n)で示すように、残
存した前記金属膜30がソース電極30aおよびドレイ
ン電極30bとなり、FET31が完成する。
図1(l)で示すように、前記ソース電極領域およびド
レイン電極領域のみが開口するようにパターニングされ
たフォトレジスト29が形成され、さらにその上に、た
とえばAuGe/Ni/Auなどの低抵抗の金属膜30
が真空蒸着法などによって成膜される。前記フォトレジ
スト29が除去されると、図1(n)で示すように、残
存した前記金属膜30がソース電極30aおよびドレイ
ン電極30bとなり、FET31が完成する。
【0037】したがって、本発明に従う製造方法では、
上述のようにゲート電極23aを薄膜としているので、
WN膜23をドライエッチングする際のオーバーエッチ
ング量を少なくすることができ、GaAs基板21への
ダメージを抑えることができる。また、このようにゲー
ト電極23aを薄膜に形成しても、該ゲート電極23a
のマスクとなるSiO2 膜24の膜厚を厚くして、該ゲ
ート電極23aおよびSiO2 膜24の膜厚によって決
定されてしまうサイドウォール26aの幅L11を、短
チャネル効果を抑制することができる充分な太さとする
こができる。さらにまた、ゲート電極23aをマスクす
るSiO2 膜24は、ウエットエッチングによって除去
されるので、該ゲート電極23aの表面への不純物の導
入がなく、引出配線28aと極めて小さい接触抵抗で電
気的に接続することが可能となる。
上述のようにゲート電極23aを薄膜としているので、
WN膜23をドライエッチングする際のオーバーエッチ
ング量を少なくすることができ、GaAs基板21への
ダメージを抑えることができる。また、このようにゲー
ト電極23aを薄膜に形成しても、該ゲート電極23a
のマスクとなるSiO2 膜24の膜厚を厚くして、該ゲ
ート電極23aおよびSiO2 膜24の膜厚によって決
定されてしまうサイドウォール26aの幅L11を、短
チャネル効果を抑制することができる充分な太さとする
こができる。さらにまた、ゲート電極23aをマスクす
るSiO2 膜24は、ウエットエッチングによって除去
されるので、該ゲート電極23aの表面への不純物の導
入がなく、引出配線28aと極めて小さい接触抵抗で電
気的に接続することが可能となる。
【0038】本発明の第2の実施例について、図2に基
づいて説明すれば以下のとおりである。
づいて説明すれば以下のとおりである。
【0039】図2は、本発明の他の実施例の電界効果ト
ランジスタの製造工程の一部分を説明するための断面図
である。上述のような図1(a)〜図1(g)までの工
程によって、SiO2 膜24およびサイドウォール26
aをマスクとしてイオン注入が終了すると、図2(a)
で示されるように、通常のフォトリソ技術によって前記
サイドウォール26aの幅よりも狭い開口32aを有す
るとともに、ソース電極領域およびドレイン電極領域に
対応した開口を有するフォトレジスト32が形成され
る。続いて、図2(b)で示されるように、一様に前記
AuGe/Ni/Auなどの低抵抗の金属膜33が真空
蒸着法などによって成膜された後、前記フォトレジスト
32が除去されると、図2(c)で示されるように、前
記図1(m)と同様な構造のFET41が完成する。
ランジスタの製造工程の一部分を説明するための断面図
である。上述のような図1(a)〜図1(g)までの工
程によって、SiO2 膜24およびサイドウォール26
aをマスクとしてイオン注入が終了すると、図2(a)
で示されるように、通常のフォトリソ技術によって前記
サイドウォール26aの幅よりも狭い開口32aを有す
るとともに、ソース電極領域およびドレイン電極領域に
対応した開口を有するフォトレジスト32が形成され
る。続いて、図2(b)で示されるように、一様に前記
AuGe/Ni/Auなどの低抵抗の金属膜33が真空
蒸着法などによって成膜された後、前記フォトレジスト
32が除去されると、図2(c)で示されるように、前
記図1(m)と同様な構造のFET41が完成する。
【0040】したがって、この図2で示す実施例では、
ゲート電極23aの引出配線33aならびにソース電極
33bおよびドレイン電極33cを同一の工程で形成す
ることができ、工程を簡略化してコストを低減すること
ができる。
ゲート電極23aの引出配線33aならびにソース電極
33bおよびドレイン電極33cを同一の工程で形成す
ることができ、工程を簡略化してコストを低減すること
ができる。
【0041】なお、上述の実施例では、ゲート電極23
aのマスクとなる第1の絶縁膜およびサイドウォール2
6aとなる第2の絶縁膜には、それぞれSiO2 膜24
およびSiN膜26が用いられたけれども、エッチング
速度が10倍程度以上得ることができる膜質であれば、
上述の組合せに限定されるものではない。たとえば、表
1で示すように、第1の絶縁膜としてリンケイガラスで
あるPSG膜またはBPSG膜などを用い、第2の絶縁
膜としてSiO2 膜、SiN膜またはAlN膜などを用
いても、前記フッ酸溶液で所望とするエッチング速度の
比を得ることができる。
aのマスクとなる第1の絶縁膜およびサイドウォール2
6aとなる第2の絶縁膜には、それぞれSiO2 膜24
およびSiN膜26が用いられたけれども、エッチング
速度が10倍程度以上得ることができる膜質であれば、
上述の組合せに限定されるものではない。たとえば、表
1で示すように、第1の絶縁膜としてリンケイガラスで
あるPSG膜またはBPSG膜などを用い、第2の絶縁
膜としてSiO2 膜、SiN膜またはAlN膜などを用
いても、前記フッ酸溶液で所望とするエッチング速度の
比を得ることができる。
【0042】
【表1】
【0043】また、前記金属膜28,30,33は、上
述の材料と同程度の抵抗率の金属材料であればよく、た
とえばAl,Ti/Al,Ti/AuまたはPt/Au
などが用いられてもよい。
述の材料と同程度の抵抗率の金属材料であればよく、た
とえばAl,Ti/Al,Ti/AuまたはPt/Au
などが用いられてもよい。
【0044】
【発明の効果】本発明に係る電界効果トランジスタの製
造方法は、以上のように、ゲート電極を薄膜として、そ
のゲート電極のエッチング時のマスクとなる第1の絶縁
膜を所望とする厚さとして、能動層へのイオン注入時に
自己整合マスクとして機能する第2の絶縁膜から成るサ
イドウォールの幅を、短チャネル効果が抑制することが
できる値とする厚さに選び、かつ第2の絶縁膜を第1の
絶縁膜よりも、エッチング速度がたとえば1/10以下
の充分小さい材料に選ぶ。それゆえ、ゲート電極を覆っ
ていた第1の絶縁膜は、ウエットエッチングによって除
去され、ドライエッチングを用いる場合に比べて、電極
表面への不純物の導入を抑制し、引出配線との接触抵抗
を低減することができる。
造方法は、以上のように、ゲート電極を薄膜として、そ
のゲート電極のエッチング時のマスクとなる第1の絶縁
膜を所望とする厚さとして、能動層へのイオン注入時に
自己整合マスクとして機能する第2の絶縁膜から成るサ
イドウォールの幅を、短チャネル効果が抑制することが
できる値とする厚さに選び、かつ第2の絶縁膜を第1の
絶縁膜よりも、エッチング速度がたとえば1/10以下
の充分小さい材料に選ぶ。それゆえ、ゲート電極を覆っ
ていた第1の絶縁膜は、ウエットエッチングによって除
去され、ドライエッチングを用いる場合に比べて、電極
表面への不純物の導入を抑制し、引出配線との接触抵抗
を低減することができる。
【図1】本発明の一実施例の電界効果トランジスタの製
造工程を説明するための断面図である。
造工程を説明するための断面図である。
【図2】本発明の他の実施例の電界効果トランジスタの
製造工程の一部分を説明するための断面図である。
製造工程の一部分を説明するための断面図である。
【図3】典型的な従来技術の電界効果トランジスタの製
造工程を説明するための断面図である。
造工程を説明するための断面図である。
【図4】他の従来技術の電界効果トランジスタの製造工
程を説明するための断面図である。
程を説明するための断面図である。
21 GaAs基板 22 能動層 22a n+ 層 22b n++層 23 WN膜 23a ゲート電極 24 SiO2 膜(第1の絶縁膜) 25 フォトレジスト 26 SiN膜 26a サイドウォール(第2の絶縁膜) 27 フォトレジスト 28 金属膜 28a 引出配線 29 フォトレジスト 30 金属膜 30a ソース電極 30b ドレイン電極 31 FET 32 フォトレジスト 33 金属膜 33a 引出配線 33b ソース電極 33c ドレイン電極 41 FET
Claims (6)
- 【請求項1】基板上に能動層を形成し、 前記能動層上に、所望とする膜厚の第1の絶縁膜をマス
クとして薄膜のゲート電極を形成し、 前記ゲート電極および第1の絶縁膜の膜厚に対応して、
該第1の絶縁膜が露出する厚さとなるように、該第1の
絶縁膜よりもエッチング速度が小さい材料によって第2
の絶縁膜を形成し、 前記第1および第2の絶縁膜を自己整合マスクとして、
前記能動層へイオン注入を行い、 前記第1の絶縁膜をウエットエッチングによって除去
し、 前記ウエットエッチングによって第2の絶縁膜に形成さ
れた開口に、前記ゲート電極に接続される引出配線を形
成し、 前記能動層上で前記ゲート電極を挟んで、ソース電極お
よびドレイン電極を形成することを特徴とする電界トラ
ンジスタの製造方法。 - 【請求項2】前記第2の絶縁膜のエッチング速度は、第
1の絶縁膜のエッチング速度の1/10以下であること
を特徴とする請求項1記載の電界効果トランジスタの製
造方法。 - 【請求項3】前記第1の絶縁膜は、SiO2 膜、PSG
膜、BPSG膜のいずれかであり、前記第2の絶縁膜
は、前記第1の絶縁膜と異なる膜であって、かつSiN
膜、AlN膜、SiO2 膜のいずれかであることを特徴
とする請求項1または2記載の電界効果トランジスタの
製造方法。 - 【請求項4】前記ゲート電極がWN膜であり、前記ゲー
ト引出配線がAu、Al、Ti/Al、Ti/Au、P
t/Auのいずれかであることを特徴とする請求項1〜
3のいずれかに記載の電界効果トランジスタの製造方
法。 - 【請求項5】前記ソース電極およびドレイン電極は、A
uGe/Ni/Auであることを特徴とする請求項1〜
4のいずれかに記載の電界効果トランジスタの製造方
法。 - 【請求項6】前記ウエットエッチングによって第2の絶
縁膜に形成された開口ならびにソース電極およびドレイ
ン電極の領域が露出するようにフォトレジストを形成
し、 前記ゲート引出配線ならびにソース電極およびドレイン
電極を一括形成することを特徴とする請求項1〜5のい
ずれかに記載の電界効果トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7087189A JPH08288308A (ja) | 1995-04-12 | 1995-04-12 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7087189A JPH08288308A (ja) | 1995-04-12 | 1995-04-12 | 電界効果トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08288308A true JPH08288308A (ja) | 1996-11-01 |
Family
ID=13908049
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7087189A Pending JPH08288308A (ja) | 1995-04-12 | 1995-04-12 | 電界効果トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08288308A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100607732B1 (ko) * | 2002-10-09 | 2006-08-01 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 전극 형성 방법 |
-
1995
- 1995-04-12 JP JP7087189A patent/JPH08288308A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100607732B1 (ko) * | 2002-10-09 | 2006-08-01 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 전극 형성 방법 |
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