JPH08288308A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【構成】 高速動作の可能なＧａＡｓショットキー電界
効果を用いたＬＤＤ構造の自己整合型ＦＥＴにおいて、
ゲート電極２３ａ形成時のＧａＡｓ基板２１へのダメー
ジを少なくするために、該ゲート電極２３ａを薄膜と
し、代わってＳｉＯ₂ 膜２４を、サイドウォール２６ａ
の幅Ｌ１１が充分な太さに形成され短チャネル効果を抑
制することができるように、充分な厚さとする。前記サ
イドウォール２６ａは、ＳｉＯ₂ 膜２４よりもウエット
エッチングによる速度が１／１０以下と充分小さく、し
たがってエッチング後、引出配線２８ａを低抵抗に接合
することができる。 【効果】 ゲート電極２３ａと引出配線２８ａとの接合
にあたって、ゲート電極２３ａの表面に、ドライエッチ
ングでは酸素などの不純物が導入されて高抵抗となって
しまうのに対して、そのような不具合を防止することが
できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速スイッチング動作
が可能な、ガリウム砒素（ＧａＡｓ）ショットキー電界
効果を利用するＬＤＤ（Light Doped Drain ）構造の自
己整合型電界効果トランジスタの製造方法に関する。

【０００２】

【従来の技術】近年、通信用高速デバイスやデジタルゲ
ートアレイなどのために、高速スイッチング動作が可能
なＧａＡｓショットキー電界効果を利用したトランジス
タの集積化が進められている。

【０００３】前記ショットキー電界効果トランジスタに
おいて、特にノーマリーオフ型のトランジスタでは、前
記集積化に伴い、ゲート長が短くなると、ゲート端子へ
のバイアス電圧が０Ｖであっても、ソース−ドレイン間
のリーク電流が増加し、またスレッショルド電圧も変化
する短チャネル効果が発生してしまうという問題があ
る。このような短チャネル効果の抑制ならびにソース抵
抗およびゲート抵抗の低減を実現するために、能動層に
おいてゲート直下からソースおよびドレイン方向となる
につれて、段階的に不純物の濃度が高くなるように形成
され、寄生抵抗の少ない前記ＬＤＤ構造の電界効果トラ
ンジスタが従来から用いられている。

【０００４】上述のようなＬＤＤ構造の自己整合型Ｇａ
ＡｓＭＥＳＦＥＴの典型的な従来技術の製造方法は、電
子技術学会発表論文ＥＤ８７−１４０Ｐ３７〜４２（極
太サイドウォールを用いた０．５μｍゲートＧａＡｓＭ
ＥＳＦＥＴプロセス技術）に示されており、その従来技
術の製造工程を図３に示す。

【０００５】図３（ａ）で示すように、ＧａＡｓ基板１
上にシリコン（Ｓｉ）をイオン注入およびアニール処理
することによって能動層２を形成し、さらにその能動層
２上にタングステン−アルミ（Ｗ−Ａｌ）合金によるＷ
−Ａｌ層３をスパッタ法によって積層した後、酸化シリ
コン（ＳｉＯ₂ ）膜から成るフォトレジスト４を積層
し、ゲート電極に対応したパターニングを行う。さらに
そのフォトレジスト４上にチタン／アルミ（Ｔｉ／Ａ
ｌ）層５を、Ａｌ層がＧａＡｓ基板１側となるように積
層する。

【０００６】こうしてゲート電極部分にＴｉ／Ａｌ層５
が形成されると、電子サイクロトロン共鳴（ＥＣＲ）式
のエッチャーによってＷ−Ａｌ層３をエッチングし、図
３（ｂ）で示されるような注入マスクを形成する。その
後、図３（ｃ）で示すようにＬＤＤ注入を行い、前記能
動層にｎ層２ａを形成する。

【０００７】続いて、図３（ｄ）で示すように、ＳｉＯ
₂ 膜６を積層しながら、スルー注入によって前記ＬＤＤ
注入を行い、ｎ⁺ 層２ｂを形成する。さらにＬＤＤ注入
を停止した後も、図３（ｅ）で示すように、ＳｉＯ₂ 膜
６の積層を行う。前記ＳｉＯ₂ 膜６の積層が終了する
と、図３（ｆ）で示すように、エッチングによって、前
記Ｗ−Ａｌ層３の側方にサイドウォール６ａを形成す
る。前記サイドウォール６ａおよびＴｉ／Ａｌ層５をマ
スクとして、図３（ｇ）で示すようにさらにイオン注入
を行い、ｎ⁺⁺層２ｃを形成する。

【０００８】こうしてイオン注入が終了すると、図３
（ｈ）で示すように、通常のフォトリソ技術によって、
前記サイドウォール６ａの幅Ｌ１よりも小さい開口７ａ
を有するフォトレジスト７が形成される。このフォトレ
ジスト７を用いて、図３（ｉ）で示されるように、低抵
抗の金属膜８が真空蒸着等によって成膜される。その
後、前記フォトレジスト７をエッチングによって除去す
ると、図３（ｊ）で示すように、前記開口７ａ部分の金
属膜８がゲート引出配線８ａとして残存する。

【０００９】さらに前記フォトリソ技術によって、図３
（ｋ）で示すように、フォトレジスト９が形成され、そ
のフォトレジスト９がソース電極およびドレイン電極の
領域に対応してパターニングされた後、金属膜１０が積
層される。したがって、前記フォトレジスト９をエッチ
ングによって除去すると、図３（ｌ）で示すように、ソ
ース電極１０ａおよびドレイン電極１０ｂが形成され、
ＦＥＴ１１が完成する。

【００１０】また、他の従来技術による前記ＬＤＤ構造
の自己整合型ＧａＡｓＭＥＳＦＥＴの製造方法は、特公
平６−６６３３６号公報で示されており、その製造工程
を図４に示す。まず、図４（ａ）で示すように、前記Ｇ
ａＡｓ基板１上にＳｉイオンが注入され、アニール処理
が施されて、能動層１２が形成される。次に、図４
（ｂ）で示すように、ＷＳｉから成る耐熱性のゲート１
３がドライエッチングによって形成される。続いて、前
記ゲート１３をマスクとして、図４（ｃ）で示されるよ
うにＳｉイオン注入を行って、コンタクト層１２ａ，１
２ｂが形成される。

【００１１】その後、図４（ｄ）で示されるように、メ
ッキ時の給電用のニッケル（Ｎｉ）膜１４が蒸着法によ
って積層される。さらに、その上に図４（ｅ）で示され
るように、表面が平坦になりやすいフォトレジスト等の
樹脂層１５によって、ゲート１３部分が残余の部分より
も薄くなるように被覆を行う。その樹脂層１５およびＮ
ｉ膜１４を酸素の反応性イオンエッチングによって図４
（ｆ）で示すように、上方から一様にエッチングしてゆ
き、前記ゲート１３上に形成されたＮｉ膜１４のみを露
出させる。

【００１２】続いて、前記Ｎｉ膜１４に給電して、前記
ゲート１３上の部分に図４（ｇ）で示すように、金（Ａ
ｕ）メッキ層１６を形成する。そして、図４（ｈ）で示
すように、前記Ｎｉ膜１４のゲート１３上以外の部分お
よび樹脂層１５がエッチングによって除去された後、低
抵抗金属の金属膜１７が蒸着されて、ソース電極１７ａ
およびドレイン電極１７ｂが形成され、ＦＥＴ２０が完
成する。

【００１３】

【発明が解決しようとする課題】前述の図３で示す従来
技術では、前記短チャネル効果を抑制するために、サイ
ドウォール６ａによってゲート長を再現性良く所望とす
る長さに形成することができる。しかしながら、Ｗ−Ａ
ｌ層３を直接ドライエッチングしてゲート電極に形成す
るようにした場合には、Ｗ−Ａｌ層３をオーバーエッチ
ングする必要がある。このオーバーエッチングによって
は、ＧａＡｓ基板１の表面がプラズマによるダメージを
うけてしまい、結晶欠陥等が発生し、素子特性に悪影響
を与える虞がある。このため、この図３で示すように、
ゲート電極となるＷ−Ａｌ層３を薄膜として、該Ｗ−Ａ
ｌ層３上にＴｉ／Ａｌ層５を積層して、このＴｉ／Ａｌ
層５をマスクとしてＷ−Ａｌ層３のエッチングを行うこ
とによって、オーバーエッチング量が少なくなるように
工夫されている。また、プラズマダメージの少ない前記
ＥＣＲエッチングを用いて、さらにＧａＡｓ基板１への
ダメージを抑えるように工夫されている。

【００１４】しかしながらこの従来技術では、サイドウ
ォール６ａとなるべきＳｉＯ₂ 膜６の気相成長を行う際
に、前記Ｔｉ／Ａｌ層５が高温の雰囲気に曝されてしま
い、該Ｔｉ／Ａｌ層５の表面が酸化し、ゲート引出配線
８ａとの接触抵抗が高くなるという問題がある。

【００１５】また、上述の図４で示す従来技術では、配
線抵抗を低減するために、Ｗ合金から成るゲート１３上
に、ゲート引出配線としてＡｕメッキ層１６を形成して
いる。しかしながら、このＡｕメッキ層１６をメッキす
るためのＮｉ膜１４を樹脂層１５から露出させるための
プラズマエッチング時に、Ｎｉ膜１４の表面に酸素プラ
ズマ中から酸素等の不純物が導入されてしまい、高抵抗
層を形成してしまう虞がある。

【００１６】本発明の目的は、ゲート電極からの引出配
線形成時に、ゲート電極表面への不純物の導入を防止す
ることができる電界効果トランジスタの製造方法を提供
することである。

【００１７】

【課題を解決するための手段】請求項１の発明に係る電
界効果トランジスタは、基板上に能動層を形成し、前記
能動層上に、所望とする膜厚の第１の絶縁膜をマスクと
して薄膜のゲート電極を形成し、前記ゲート電極および
第１の絶縁膜の膜厚に対応して、該第１の絶縁膜が露出
する厚さとなるように、該第１の絶縁膜よりもエッチン
グ速度が小さい材料によって第２の絶縁膜を形成し、前
記第１および第２の絶縁膜を自己整合マスクとして、前
記能動層へイオン注入を行い、前記第１の絶縁膜をウエ
ットエッチングによって除去し、前記ウエットエッチン
グによって第２の絶縁膜に形成された開口に、前記ゲー
ト電極に接続される引出配線を形成し、前記能動層上で
前記ゲート電極を挟んで、ソース電極およびドレイン電
極を形成することを特徴とする。

【００１８】また請求項２の発明に係る電界効果トラン
ジスタの製造方法では、前記第２の絶縁膜のエッチング
速度は、第１の絶縁膜のエッチング速度の１／１０以下
であることを特徴とする。

【００１９】さらにまた請求項３の発明に係る電界効果
トランジスタの製造方法では、前記第１の絶縁膜は、Ｓ
ｉＯ₂ 膜、ＰＳＧ膜、ＢＰＳＧ膜のいずれかであり、前
記第２の絶縁膜は、前記第１の絶縁膜と異なる膜であっ
て、かつＳｉＮ膜、ＡｌＮ膜、ＳｉＯ₂ 膜のいずれかで
あることを特徴とする。

【００２０】また請求項４の発明に係る電界効果トラン
ジスタの製造方法では、前記ゲート電極がＷＮ膜であ
り、前記ゲート引出配線がＡｕ、Ａｌ、Ｔｉ／Ａｌ、Ｔ
ｉ／Ａｕ、Ｐｔ／Ａｕのいずれかであることを特徴とす
る。

【００２１】さらにまた請求項５の発明に係る電界効果
トランジスタの製造方法では、前記ソース電極およびド
レイン電極は、ＡｕＧｅ／Ｎｉ／Ａｕであることを特徴
とする。

【００２２】また請求項６の発明に係る電界効果トラン
ジスタの製造方法では、前記ウエットエッチングによっ
て第２の絶縁膜に形成された開口ならびにソース電極お
よびドレイン電極の領域が露出するようにフォトレジス
トを形成し、前記ゲート引出配線ならびにソース電極お
よびドレイン電極を一括形成することを特徴とする。

【００２３】

【作用】請求項１の発明に従えば、ＧａＡｓなどの半絶
縁性基板上にＳｉイオン注入などによって能動層が形成
され、その能動層上に、たとえば請求項３で示すよう
な、ＳｉＯ₂ 、ＰＳＧ、ＢＰＳＧのいずれかから成る第
１の絶縁膜をマスクとして、耐熱性を有する、たとえば
請求項４で示すようなＷＮなどのＷ合金によって薄膜の
ゲート電極が形成される。すなわち、前記ゲート電極と
なる薄膜がスパッタなどによって積層形成された後、前
記ＳｉＯ₂ などから成る第１の絶縁膜がプラズマＣＶＤ
法などによって積層され、その第１の絶縁膜がパターニ
ングされた後、ドライエッチングが行われて前記ゲート
電極が形成される。このとき、前記第１の絶縁膜の膜厚
は、後述するようなサイドウォールの幅に対応して決定
される。

【００２４】こうして、ゲート電極が形成されると、前
記第１の絶縁膜よりもエッチング速度が小さい、たとえ
ば請求項２で示されるように１／１０以下となるような
材料、たとえば請求項３で示すような前記第１の絶縁膜
とは異なる材料で、ＳｉＮ、ＡｌＮ、ＳｉＯ₂ のいずれ
かから成る第２の絶縁膜がプラズマＣＶＤ法などによっ
てゲート電極および第１の絶縁膜の膜厚の和程度に積層
された後、ドライエッチングなでによって一様にエッチ
ングされる。これによって、前記ゲート電極の側方に
は、前記第１の絶縁膜とゲート電極との膜厚との和にほ
ぼ対応した幅のサイドウォールが形成される。その後、
前記能動層には前記第１および第２の絶縁膜を自己整合
マスクとして、イオン注入が行われ、高濃度動作領域が
形成される。

【００２５】その後は、前記ゲート電極上には、第１の
絶縁膜がウエットエッチングによって除去された後、第
２の絶縁膜に残された開口から、請求項４で示すよう
な、Ａｕ、Ａｌ、Ｔｉ／Ａｌ、Ｔｉ／Ａｕ、Ｐｔ／Ａｕ
などの低抵抗金属が真空蒸着などによって積層されて、
ゲート引出配線が形成される。また、前記能動層上に
は、通常のフォトリソ技術などを用いて、前記ゲート電
極を挟んで、請求項５で示すような、ＡｕＧｅ／Ｎｉ／
Ａｕなどの低抵抗金属が真空蒸着などによって積層され
て、ソース電極およびドレイン電極が形成される。

【００２６】したがって、短チャネル効果を抑制するこ
とができる所望とするサイドウォールの幅に対応した該
サイドウォールの高さを得るにあたって、薄膜のゲート
電極に対して第１の絶縁膜の厚さによって対応し、また
その第１の絶縁膜はウエットエッチングによって除去さ
れるので、ゲート電極への不純物の導入を抑制すること
ができ、引出配線との接触抵抗を低減することができ
る。

【００２７】さらにまた請求項６の発明に従えば、前記
第１の絶縁膜のエッチングによって第２の絶縁膜に形成
された開口部分ならびにソース電極およびドレイン電極
となるべき領域が露出するように、フォトレジストを形
成した後、これらの部分に低抵抗金属を真空蒸着などに
よって一括形成する。

【００２８】したがって、ゲート引出配線の形成とソー
ス電極およびドレイン電極の形成とを同一工程で行うこ
とができ、工程を簡略化することができる。

【００２９】

【実施例】本発明の一実施例について、図１に基づいて
説明すれば以下のとおりである。

【００３０】図１は、本発明の一実施例の電界効果トラ
ンジスタの製造工程を説明するための断面図である。ま
ず、図１（ａ）で示されるように、絶縁性のＧａＡｓ基
板２１上に、Ｓｉイオン注入およびアニール処理によっ
て、能動層２２が形成される。次に、図１（ｂ）で示す
ように、耐熱性を有する、たとえばＷ合金であるＷＮ膜
２３がマグネトロンスパッタ法によって１００ｎｍ積層
され、さらに第１の絶縁膜であるＳｉＯ₂ 膜２４がプラ
ズマＣＶＤ法によって４００ｎｍ積層される。続いて、
通常のフォトリソ技術によって、図１（ｃ）で示すよう
に、ゲート電極パターンに対応したフォトレジスト２５
が形成され、このフォトレジスト２５をマスクとして、
前記ＳｉＯ₂ 膜２４がＲＩＥ法などによってドライエッ
チングされ、引続き、そのＳｉＯ₂ 膜２４をマスクとし
てＷＮ膜２３が前記ＲＩＥ法などでドライエッチングさ
れて、ゲート電極２３ａが形成される。

【００３１】こうして、ゲート電極２３ａが形成される
と、前記ゲート電極２３ａおよびＳｉＯ₂ 膜２４をマス
クとして、図１（ｄ）で示されるように、ドナー用のＳ
ｉイオンが注入されて、ｎ⁺ 層２２ａが形成される。

【００３２】続いて、前記ＳｉＯ₂ 膜２４を残したま
ま、図１（ｅ）で示されるように、第２の絶縁膜である
ＳｉＮ膜２６がプラズマＣＶＤ法などによって６００ｎ
ｍ積層される。このＳｉＮ膜２６をＲＩＥ法などでドラ
イエッチングすると、図１（ｆ）で示されるように該Ｓ
ｉＮ膜２６は上方から一様にエッチングされ、ゲート電
極２３ａの側方に、幅Ｌ１１が５００ｎｍ程度のサイド
ウォール２６ａが形成される。

【００３３】前記サイドウォール２６ａが自己整合マス
クとして用いられて、図１（ｇ）で示されるように、後
述するソース電極領域およびドレイン電極領域にドナー
用のＳｉイオンが注入され、さらに９００℃程度で活性
化アニール処理されて、ｎ⁺⁺層２２ｂが形成される。

【００３４】こうしてイオン注入が終了すると、図１
（ｈ）で示されるように、前記ＳｉＯ₂ 膜２４のみが、
フッ酸溶液によるウエットエッチング処理によって除去
されて、ゲート電極２３ａの上面が露出される。ここ
で、ＳｉＯ₂ 膜２４は、ＳｉＮ膜２６に対してエッチン
グ速度を１０倍程度以上確保することができ、したがっ
て前記ウエットエッチング時にサイドウォール２６ａ部
分は残存し、このＳｉＯ₂膜２４部分のみが除去される
ことになる。

【００３５】その後、図１（ｉ）で示すように、サイド
ウォール２６ａの幅Ｌ１２よりも内方に開口２７ａを有
するフォトレジスト２７を通常のフォトリソ技術によっ
て形成し、図１（ｊ）で示すように、Ａｕなどの低抵抗
金属膜２８が真空蒸着法などによって成膜される。した
がって、前記フォトレジスト２７を除去することによっ
て、図１（ｋ）で示すように、前記金属膜２８はゲート
電極２３ａ上のみが残存し、引出配線２８ａとなる。

【００３６】続いて、通常のフォトリソ技術によって、
図１（ｌ）で示すように、前記ソース電極領域およびド
レイン電極領域のみが開口するようにパターニングされ
たフォトレジスト２９が形成され、さらにその上に、た
とえばＡｕＧｅ／Ｎｉ／Ａｕなどの低抵抗の金属膜３０
が真空蒸着法などによって成膜される。前記フォトレジ
スト２９が除去されると、図１（ｎ）で示すように、残
存した前記金属膜３０がソース電極３０ａおよびドレイ
ン電極３０ｂとなり、ＦＥＴ３１が完成する。

【００３７】したがって、本発明に従う製造方法では、
上述のようにゲート電極２３ａを薄膜としているので、
ＷＮ膜２３をドライエッチングする際のオーバーエッチ
ング量を少なくすることができ、ＧａＡｓ基板２１への
ダメージを抑えることができる。また、このようにゲー
ト電極２３ａを薄膜に形成しても、該ゲート電極２３ａ
のマスクとなるＳｉＯ₂ 膜２４の膜厚を厚くして、該ゲ
ート電極２３ａおよびＳｉＯ₂ 膜２４の膜厚によって決
定されてしまうサイドウォール２６ａの幅Ｌ１１を、短
チャネル効果を抑制することができる充分な太さとする
こができる。さらにまた、ゲート電極２３ａをマスクす
るＳｉＯ₂ 膜２４は、ウエットエッチングによって除去
されるので、該ゲート電極２３ａの表面への不純物の導
入がなく、引出配線２８ａと極めて小さい接触抵抗で電
気的に接続することが可能となる。

【００３８】本発明の第２の実施例について、図２に基
づいて説明すれば以下のとおりである。

【００３９】図２は、本発明の他の実施例の電界効果ト
ランジスタの製造工程の一部分を説明するための断面図
である。上述のような図１（ａ）〜図１（ｇ）までの工
程によって、ＳｉＯ₂ 膜２４およびサイドウォール２６
ａをマスクとしてイオン注入が終了すると、図２（ａ）
で示されるように、通常のフォトリソ技術によって前記
サイドウォール２６ａの幅よりも狭い開口３２ａを有す
るとともに、ソース電極領域およびドレイン電極領域に
対応した開口を有するフォトレジスト３２が形成され
る。続いて、図２（ｂ）で示されるように、一様に前記
ＡｕＧｅ／Ｎｉ／Ａｕなどの低抵抗の金属膜３３が真空
蒸着法などによって成膜された後、前記フォトレジスト
３２が除去されると、図２（ｃ）で示されるように、前
記図１（ｍ）と同様な構造のＦＥＴ４１が完成する。

【００４０】したがって、この図２で示す実施例では、
ゲート電極２３ａの引出配線３３ａならびにソース電極
３３ｂおよびドレイン電極３３ｃを同一の工程で形成す
ることができ、工程を簡略化してコストを低減すること
ができる。

【００４１】なお、上述の実施例では、ゲート電極２３
ａのマスクとなる第１の絶縁膜およびサイドウォール２
６ａとなる第２の絶縁膜には、それぞれＳｉＯ₂ 膜２４
およびＳｉＮ膜２６が用いられたけれども、エッチング
速度が１０倍程度以上得ることができる膜質であれば、
上述の組合せに限定されるものではない。たとえば、表
１で示すように、第１の絶縁膜としてリンケイガラスで
あるＰＳＧ膜またはＢＰＳＧ膜などを用い、第２の絶縁
膜としてＳｉＯ₂ 膜、ＳｉＮ膜またはＡｌＮ膜などを用
いても、前記フッ酸溶液で所望とするエッチング速度の
比を得ることができる。

【００４２】

【表１】

【００４３】また、前記金属膜２８，３０，３３は、上
述の材料と同程度の抵抗率の金属材料であればよく、た
とえばＡｌ，Ｔｉ／Ａｌ，Ｔｉ／ＡｕまたはＰｔ／Ａｕ
などが用いられてもよい。

【００４４】

【発明の効果】本発明に係る電界効果トランジスタの製
造方法は、以上のように、ゲート電極を薄膜として、そ
のゲート電極のエッチング時のマスクとなる第１の絶縁
膜を所望とする厚さとして、能動層へのイオン注入時に
自己整合マスクとして機能する第２の絶縁膜から成るサ
イドウォールの幅を、短チャネル効果が抑制することが
できる値とする厚さに選び、かつ第２の絶縁膜を第１の
絶縁膜よりも、エッチング速度がたとえば１／１０以下
の充分小さい材料に選ぶ。それゆえ、ゲート電極を覆っ
ていた第１の絶縁膜は、ウエットエッチングによって除
去され、ドライエッチングを用いる場合に比べて、電極
表面への不純物の導入を抑制し、引出配線との接触抵抗
を低減することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の電界効果トランジスタの製
造工程を説明するための断面図である。

【図２】本発明の他の実施例の電界効果トランジスタの
製造工程の一部分を説明するための断面図である。

【図３】典型的な従来技術の電界効果トランジスタの製
造工程を説明するための断面図である。

【図４】他の従来技術の電界効果トランジスタの製造工
程を説明するための断面図である。

【符号の説明】

２１ ＧａＡｓ基板 ２２ 能動層 ２２ａ ｎ⁺ 層 ２２ｂ ｎ⁺⁺層 ２３ ＷＮ膜 ２３ａ ゲート電極 ２４ ＳｉＯ₂ 膜（第１の絶縁膜） ２５ フォトレジスト ２６ ＳｉＮ膜 ２６ａ サイドウォール（第２の絶縁膜） ２７ フォトレジスト ２８ 金属膜 ２８ａ 引出配線 ２９ フォトレジスト ３０ 金属膜 ３０ａ ソース電極 ３０ｂ ドレイン電極 ３１ ＦＥＴ ３２ フォトレジスト ３３ 金属膜 ３３ａ 引出配線 ３３ｂ ソース電極 ３３ｃ ドレイン電極 ４１ ＦＥＴ

Claims (6)

【特許請求の範囲】
1. 【請求項１】基板上に能動層を形成し、 前記能動層上に、所望とする膜厚の第１の絶縁膜をマス
   クとして薄膜のゲート電極を形成し、 前記ゲート電極および第１の絶縁膜の膜厚に対応して、
   該第１の絶縁膜が露出する厚さとなるように、該第１の
   絶縁膜よりもエッチング速度が小さい材料によって第２
   の絶縁膜を形成し、 前記第１および第２の絶縁膜を自己整合マスクとして、
   前記能動層へイオン注入を行い、 前記第１の絶縁膜をウエットエッチングによって除去
   し、 前記ウエットエッチングによって第２の絶縁膜に形成さ
   れた開口に、前記ゲート電極に接続される引出配線を形
   成し、 前記能動層上で前記ゲート電極を挟んで、ソース電極お
   よびドレイン電極を形成することを特徴とする電界トラ
   ンジスタの製造方法。
2. 【請求項２】前記第２の絶縁膜のエッチング速度は、第
   １の絶縁膜のエッチング速度の１／１０以下であること
   を特徴とする請求項１記載の電界効果トランジスタの製
   造方法。
3. 【請求項３】前記第１の絶縁膜は、ＳｉＯ₂ 膜、ＰＳＧ
   膜、ＢＰＳＧ膜のいずれかであり、前記第２の絶縁膜
   は、前記第１の絶縁膜と異なる膜であって、かつＳｉＮ
   膜、ＡｌＮ膜、ＳｉＯ₂ 膜のいずれかであることを特徴
   とする請求項１または２記載の電界効果トランジスタの
   製造方法。
4. 【請求項４】前記ゲート電極がＷＮ膜であり、前記ゲー
   ト引出配線がＡｕ、Ａｌ、Ｔｉ／Ａｌ、Ｔｉ／Ａｕ、Ｐ
   ｔ／Ａｕのいずれかであることを特徴とする請求項１〜
   ３のいずれかに記載の電界効果トランジスタの製造方
   法。
5. 【請求項５】前記ソース電極およびドレイン電極は、Ａ
   ｕＧｅ／Ｎｉ／Ａｕであることを特徴とする請求項１〜
   ４のいずれかに記載の電界効果トランジスタの製造方
   法。
6. 【請求項６】前記ウエットエッチングによって第２の絶
   縁膜に形成された開口ならびにソース電極およびドレイ
   ン電極の領域が露出するようにフォトレジストを形成
   し、 前記ゲート引出配線ならびにソース電極およびドレイン
   電極を一括形成することを特徴とする請求項１〜５のい
   ずれかに記載の電界効果トランジスタの製造方法。