JPH0156539B2 - - Google Patents

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JPH0156539B2
JPH0156539B2 JP60167304A JP16730485A JPH0156539B2 JP H0156539 B2 JPH0156539 B2 JP H0156539B2 JP 60167304 A JP60167304 A JP 60167304A JP 16730485 A JP16730485 A JP 16730485A JP H0156539 B2 JPH0156539 B2 JP H0156539B2
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layer metal
layer
upper layer
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Takatomo Enoki
Kimyoshi Yamazaki
Kuniki Oowada
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Nippon Telegraph and Telephone Corp
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    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66848Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H01L29/66856Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
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    • HELECTRICITY
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    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
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    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28587Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Description

【発明の詳細な説明】 〔概要〕 自己整合的なゲート電極の形成法において、ゲ
ート形成部に能動層を表出する開口を持つ絶縁膜
による凹凸がある半導体基板上に、ゲート金属と
して、該能動層の半導体とシヨツトキ接合を形成
し且つ異方性エツチングし得る金属を下層金属と
し、該下層金属のエツチングに対してマスクとな
り得る少なくとも一層の金属を上層金属として堆
積し、開口部を埋め込み、上層金属表面を平坦化
し或いは平坦化後更にオーバエツチングすること
により、前記能動領域が前記半導体基板主面に臨
む界面位置の垂直方向延長位置まで前記上層金属
を除去して該上層金属上面端部を退行せしめ、該
残された上層金属をマスクに用いて前記下層金属
を異方性エツチングして表出した能動層上のみに
ゲート電極を形成し、電界効果型トランジスタの
寄生容量の低減を図る。
〔産業上の利用分野〕
本発明は、半導体基板の主表面にゲート領域の
能動層ならびにソース及びドレインイオン注入領
域を配設してなる電界効果トランジスタの製造方
法に関するものである。
〔従来の技術〕
例えば、GaAs等の化合物半導体を用いたシヨ
ツトキー接合ゲート型電界効果トランジスタ(以
下MESFETと称す)は、高周波増幅器や発振器
などを構造する個別半導体素子として広く使わ
れ、また最近では高周波ならびに高速集積回路の
基本素子としても重要な役割を果しつつある。と
ころで、このようなMESFETの高周波指数は良
く知られているように、伝達コンダクタンスGm
とゲート容量Cgを用いてGm/Cgで記述される。
すなわちGmを大きくし、Cgを減らすことによ
り、高周波性能指数は改善される。この場合Gm
に着目すると、MESFETの実効的なGmは、チ
ヤンネル部の特性から決まる真性伝達コンダクタ
ンスGm0とソース・ゲート間の直列付加抵抗Rs
とによりGm=Gm0/(1+Gm0Rs)で表わされ
ることが知られている。すなわち、Rsがあるた
め実効的なGmは真性Gm0より小さくなつてしま
う。したがつて、このRsをいかに小さくするか
が大きな伝達コンダクタンスを得てMESFETの
高周波特性を改善するための1つの鍵である。
Rsを低減させる方法として、ゲート・シヨツ
トキ接合と、ソースおよびドレイン領域との自己
整合法が知られている。これには、具体的にはい
くつかの方法があるが、代表的なのは、第9図に
示すようなものである。(K.Yamasaki et al、
Electron.Lett.18(3)、(1982)、pp119−121.)つま
り、GaAs等の高抵抗化合物半導体基板11の主
表面にN型不純物として例えばSiを選択イオン注
入し、能動層となる一次イオン注入層12を形成
する(第9図A)。上記主表面上に例えばプラズ
マCVD法によつて厚さ0.15μmの窒化シリコン膜
13を堆積させる。さらにこの上に例えば、レジ
スト141、SiO2などの絶縁膜142およびレジス
ト143の三層構造を有する三層レジストを形成
する。
次に三層レジスト14のうち、最上層のレジス
ト143を光露光法によりパタニングし、これを
マスクとして、中間層の絶縁膜142を、さらに
最下層レジスト141を順次反応性イオンエツチ
ング(RIEE)等で加工し、ソース・ドレイン形
成領域に開口をあけて、窒化シリコン膜13を選
択的に露出させる。続いて、三層レジスト14を
マスクにして、N形不純物として例えばSiを選択
イオン注入し、前記の一次イオン注入層12に対
して10倍前後の不純物密度を有する高密度イオン
層15を形成する(第9図B参照)。このように
して形成した基板主面上に絶縁膜、例えば、0.3μ
m厚のSiO2膜16を堆積かける。引続き、三層
レジスト14上に堆積した上記SiO2膜を、三層
レジスト14とともにリフト・オフによつて除去
することにより、三層レジストの最下層レジスト
141部分をのぞいたSiO2膜を窒化シリコン膜1
3の上に形成する(第9図C参照)。このリフ
ト・オフ加工により、SiO2膜16は、高密度イ
オン注入層15のほぼ真上に形成される。この場
合、三層レジストは、最下層レジスト141を中
間層142に対してサイドエツチされた形状、す
なわち、第9図Bに示したようにT型形状にして
おくと、上記SiO2膜16は高密度イオン注入層
15の注入端より上記サイドエツチ分だけ余分に
高密度イオン注入層15を被うことになる。次い
でイオン注入層を活性化させるため、例えば窒素
雰囲気中で800゜、20分間の熱処理を行なう。つぎ
に、窒化シリコン膜13およびSiO2膜16を搭
載した基板主表面上に、ソース電極およびドレイ
ン電極に対応する部分のみに開口をもつレジスト
パタンを形成し、これをマスクとして前記SiO2
膜16および窒化シリコン膜13をそれぞれ例え
ば反応性イオンエツチング及びプラズマエツチン
グによつて除去する。次いで、上記レジストパタ
ンを利用して、オーミツク電極として例えば
AuGe/Niを蒸着後、リフト・オフし、残留部を
合金化することによつて、ソース電極17、ドレ
イン電極18を形成する。次に、基板主表面上に
ゲート電極金属に対応する部分のみに開口をもつ
レジストパタンを形成し、SiO2膜に比べて窒化
シリコン膜のエツチング速度の方が大きいエツチ
ング方法、例えばプラズマエツチングや反応性イ
オンエツチングを用いて、窒化シリコン膜13を
エツチングし、イオン注入層12の表面を露出さ
せる。次いで、GaAsとシヨツトキ接合を形成す
る金属を堆積させた後不要部分をレジストととも
にリフト・オフすることによつてゲート電極19
を形成する(第9図D)。
〔発明が解決しようとする問題点〕 しかしながら、この製造方法により得られる自
己整合形MESFETには、ゲート電極19が絶縁
膜16の上にのり上げてしまうという欠点があ
る。すなわち、この構造によれば、ゲート電極1
9とチヤネル層との間の容量Cgは、第10図に
模式的に示すように、接合容量Cjの他に、絶縁膜
上にのり上げた電極部分とチヤネル間の浮遊容量
Cpが加わつてCg=Cj+2Cpとなる。Cgの値が大
きくなると、前述したように、素子の高周波、高
速特性は悪くなり、GaAsICの性能を減じること
になる。
本発明の目的は、MESFETのゲート電極を自
己整合法により半導体能動層上のみに形成するこ
とにより、ゲート電極と、絶縁膜の重なりによる
浮遊容量を除去し、化合物半導体のもつ高速性を
最大限に引き出すMESFETの形成方法を提供す
ることにある。
〔問題点を解決するための手段〕
本発明においては、自己整合的なゲート電極の
形成法において、ゲート金属として、半導体とシ
ヨツトキ接合を形成し且つ異方性エツチングし得
る金属を下層金属とし、該下層金属のエツチング
に対してマスクとなる少なくとも一層の金属を上
層金属とし、これらをゲート形成部に能動層を表
出する開口を持つ絶縁膜による凹凸がある半導体
基板上に堆積し、開口を埋め込み、その後該上層
金属表面を平坦化し或いは平坦化後更にオーバエ
ツチングすることにより、能動層が半導体基板表
面に臨む界面位置の垂直方向延長位置まで上記上
層金属を除去してその端部を退行せしめ、該残さ
れた上層金属をマスクに用いて前記下層金属を異
方性エツチングして前記表出した能動層上のみに
ゲート電極を形成するようにする。
〔作用〕
本発明によるゲート電極の自己整合的形成法を
第1図を用いて説明する。なお、第1図におい
て、半導体基板1の内部構造は省略している。第
1図において、ソース・ドレイン領域を覆い、か
つ能動層の一部を活性領域として選択的に除去し
た態様をもつて、絶縁膜2,3を形成した半導体
1の主表面全面に、半導体1とシヨツトキ接合を
形成し、かつRIE等の異方性エツチングのし得る
金属4を堆積し、さらに前記異方性エツチング時
マスクとなり得る一層以上からなる上層金属5を
堆積する。その後、この上層金属5を平坦化し、
絶縁膜2,3から成る凹領域のみに残し(第1図
A)、この凹領域に残された上層金属5をマスク
としてRIE等の異方性エツチングにより下層金属
4をエツチングする。以上の形成方法により絶縁
膜2,3の凹領域の界面寸法bで示す領域にのみ
ゲート電極を形成することができる。この時、電
極を上層、下層の二層構造とすることにより、絶
縁膜の膜端形状が急峻でない場合でも第1図Bに
示すように電極と絶縁膜の重なりが全くない構造
とすることができる。即ち絶縁膜による凹領域開
口寸法cは、絶縁膜側壁に堆積した下層金属4の
膜厚分だけ小さくなる。したがつて、さらに上層
金属5を堆積後、上層金属5を平坦化し、凹領域
のみに上層金属5を残したとき、上層金属5の寸
法aは前述のcより小さくなる。また、開口した
能動層の界面寸法をbとしたとき、a=bとなる
ような下層金属膜厚が存在する。この条件の時、
凹領域に残つた上層金属をマスクとして下層金属
を異方性エツチングにより、エツチングすると、
第1図Bのように、ゲート電極と絶縁膜との重な
りの全くない構造を得ることができる。また、本
製造方法では、平坦化材料も金属であるため、平
坦化材料としてレジストや窒化膜等の絶縁膜を用
いた場合に比べ(例:特願昭59−247019)凹領域
に残つたゲート金属の断面積が大きくなり、ゲー
ト抵抗を下げることができるという利点もある。
第1図Cは、本発明により得られた第1図Bの構
造の絶縁膜を部分的に除き、ソース電極、ドレイ
ン電極6,7を設けた平面図である。ゲート電極
5は引出されてパツド8がSI−GaAs上に形成さ
ている。
第2図に、以上のように上層金属5にRIE等の
マスクとなる金属を設け平坦化した断面を拡大し
て示している。図Aに図示のように下層金属4の
膜厚をdとするとき絶縁膜20(ここでは、第1
図の2,3を合せて20とする。)の凹部側面傾斜
角と膜厚の関係を最適化し、又は、予備実験によ
り条件を決定することにより、abとなすこと
ができる。そして、図Bに示すように金属5をマ
スクとしてRIE等で異方性エツチングで金属4を
除去することにより絶縁膜20の界面寸法bで示
す領域上のみにゲート電極をその端部を絶縁膜2
0の端部と一致させて形成することができる。
ところが、第3図に示すように絶縁膜20の開
口断面がシヤープでない場合、下層金属4を堆積
するとマスクとなる上層金属5は、平坦化した場
合図Aのa′のごとく、絶縁膜20にかかつてしま
う。この場合これをマスクに異方性エツチングを
行なうと、図Bのごとく、金属4,5のパターン
が、絶縁膜20上にかかり、寄生容量が生ずる。
そこで、その場合には、金属5をオーバエツチン
グして、ちようど絶縁膜20凹部の界面寸法bに
なるようにすれば良い。その後、金属5(実線斜
線部)をマスクにして異方性エツチングすれば図
Cのパターンを得、凹部界面b上のみに金属4,
5を形成できる。即ち、本発明においては、上層
金属の平坦化は絶縁層の端部とゲート金属の端部
をほぼ一致させるための手段であり、平坦化工程
のみで上記位置合せが可能な場合もあるが、第3
図のように平坦化工程のみでは不十分な場合に
は、引き続くオーバエツチング工程により、完全
な位置合せを行なうのである。
ところで、ここで、第2図Aと第3図Cを比較
すれば明らかなように、所定の厚さの金属4+5
の厚みを得ることを考えるとき、5の金属の厚み
が第3図Cの場合より相対的に薄くなる。これ
は、5の金属にAu等の低抵抗金属を用いるとき、
抵抗の低減効果がそれだけ少なくなることを意味
する。
したがつて、絶縁膜20の開口断面をできるだ
けシヤープに得ることが望ましい。
実際上、発明の実施の上では、第2図の下層金
属4の膜厚dによる制御を行ない、開口部断面を
シヤープ化するとともに、更に第3図のオーバエ
ツチングによる制御とを併せて行ない、絶縁膜2
0の開口界面寸法bとマスクの上層金属5の寸法
aを合わせることも行なわれる。
〔実施例〕
第4図は本発明の一実施例を示す工程断面図で
ある。半導体基板として、GaAsを用いる例につ
いて説明する。
まず、高抵抗GaAs基板41の主表面に、図上
省略したが1.2μm厚のフオトレジストをマスクと
してn形不純物となる例えばSiを60keVの加速電
圧でドーズ量1×1012cm2でイオン注入し、1次注
入層42を形成する(第4図A)。続いて厚さ
0.15μmの窒化シリコン膜43をプラズマCVD法
で全面に堆積させた後、ソース・ドレイン領域と
なる部分のみ開口した3層レジスト44(第9図
Bと同様)をRIE等を用いて形成する。この多層
レジスト44をマスクにして、n形不純物とな
る。例えばSiを加速電圧200KeV、ドーズ量4×
1013cm2で高密度イオン注入し、高密度注入層45
を形成する(第4図B)。次いで、多層レジスト
44を搭載した基板主表面に例えばスパツタ堆積
法により、例えば厚さ3000ÅのSiO2を堆積した
後、当該多層レジスト44上のSiO2膜を多層レ
ジスト44とともにリフト・オフにより除去する
ことによつて多層レジスト44の最下層レジスト
のパターンを反転させたパターンを有するSiO2
膜46を窒化シリコン膜43上に形成する(第4
図C)。ここで、イオン注入層42,45を活性
化させるために、例えば窒素雰囲気中で800℃、
20分間の熱処理を行なう。
次に、SiO2膜46をマスクとして、窒化シリ
コン膜43をプラズマエツチングあるいは、反応
性イオンエツチング等によつて除去し、1次注入
層42を露出させる。その後GaAsとシヨツトキ
接合を形成し、かつ、異方性エツチングの可能な
金属例えば、M047を1500Åスパツタ堆積した
後、当該下層金属47のエツチングに対し、マス
クとなり得る金属、例えばAu48をスパツタ堆
積により4000Å堆積する(第4図D)。引き続い
て、Au表面を平坦化する。平坦化方法としては、
いくつかあるが、一例として、ビーム入射角度を
例えば60゜以上にとつたイオンビームミリングを
用いて、Au48をエツチバツクすることにより、
Au表面を平坦化し、SiO2膜46により形成され
た凹領域のみにAu481を残す(第4図E参照)。
上記によれば、エツチング速度のイオンビーム
入射角度依存性を利用し、表面の凸部を選択的に
エツチングし、表面を平坦化することができる。
イオン入射角度を第6図aのように、基板法線
に対する角度θで定義すると、一般にイオンビー
ムミリングのエツチング速度のビーム入射角度依
存性は、例えばAuのように垂直入射(θ=0)
で最大になるもの(第6図b−31)と、例えば
Siのようにθ=40〜60゜で最大となるもの(第6
図b−32)とに大別される。いずれの場合でも
イオン入射角度θが60゜以上ではエツチング速度
は入射角度の増大と共に減少し90゜で0となる。
したがつて、第7図に示すように段差を持つ表面
をイオン入射角度θでエツチバツクする場合、段
差斜面へのイオン入射角度ΘはΘ<θであり、エ
ツチング速度のイオンビーム入射角度依存性と段
差形状により段差斜面のエツチング速度RΘが平
坦部でのエツチング速度Rθに比べ大きくなるθ
が存在する。この入射角度でのエツチバツクより
凸部の薄膜を選択的にエツチングすることができ
る(斜めイオンビームミリングと呼ぶ)。
第8図に本発明の実施例における斜めイオンビ
ームミリングの様子を示し、イ、ロ、ハの如く平
坦化されていく。
再び第4図にもどつて説明する。前述のAu4
1をマスクとして、CF4又はSF6等のガスを用い
たRIEにより下層金属M047をエツチングし、
ゲート電極を形成する(第4図F)。
次に、基板主表面上に、図の上では省略したが
ソース電極及びドレイン電極に対応する部分のみ
に開口を持つレジストパターンを形成し、これを
マスクとしてSiO2膜46及び窒化シリコン膜4
3をそれぞれRIE及びプラズマエツチングによつ
て除去する。続いて、当該レジストパターンを利
用して、オーミツク金属として0.13μmの膜厚の
AuGe/Niを蒸着した後、リフトオフし、残留部
を合金化することにより、ソース電極491及び
ドレイン電極492を形成する第4図G)。
以上の結果得られる構造ではゲート電極がゲー
ト周辺の絶縁膜上にのり上げておらず、絶縁膜の
開口部端部とゲート電極部端部が一致しているた
め、電極部分とチヤネル間の浮遊容量を持たな
い。従つて前述したように、素子の高周波、高速
特性が改善される。
第5図に本発明の他の実施例を示している。第
5図A,Bは第4図と同様であり符号も統一して
いる。第5図Cにおいて、多層レジスト層44の
T字型のキヤツプ部分(張出し部分)を除去し、
その後第5図DでSiO2膜46をスパツタで堆積
している。その際、多層レジスト層44の張出し
がないから第4図の場合よりシヤープな断面の
SiO2膜46のパターンが第5図Dのように得ら
れる利点があり、これは先に第2図に関して説明
したように後工程(第4図D〜Gと同じ)で厚い
低抵抗なAu層を形成する点で有利である。
なお、以上において、半導体とシヨツトキ接合
を形成し、且つ異方性エツチングし得る下層金属
としてM0を用いた例を示したが、WSi(タングス
テンシリサイド)も同様に用いることができる。
〔発明の効果〕
以上発明したように、本発明によれば
MESFETにおいて、ゲート電極を自己整合的に
形成することにより、ゲート電極金属の絶縁膜上
へののり上げ部分をなくして、ゲート浮遊容量を
除去することができるので、従来法によるものに
比べて高周波・高速動作の優れたMESFETが得
られる。
【図面の簡単な説明】
第1図A,B及びCは本発明の概念を説明する
ための断面図及び平面図、第2図A,Bは本発明
の原理を説明する断面図、第3図A,B,Cは本
発明の原理を説明する他の断面図、第4図A〜G
は本発明の実施例の工程断面図、第5図A〜Dは
本発明の他の実施例の工程断面図、第6図a,b
はイオン入射角度の定義を説明する図、及びイオ
ン入射角度とエツチング速度の関係を示す図、第
7図は平坦化原理の説明図、第8図は本発明に於
ける実施例の平坦化の様子を示す図、第9図A〜
Dは従来の工程断面図、第10図は従来の素子の
模式的断面図である。 主な符号、1……半導体、2……絶縁膜、3…
…絶縁膜、4……(異方性エツチングし得る)下
層金属、5……(マスクとなり得る)上層金属。

Claims (1)

  1. 【特許請求の範囲】 1 半導体基板の一主面に面した内部にソース領
    域、ドレイン領域及び当該2領域に挾まれた能動
    領域が形成されると共に、該主面を覆う少なくと
    も一層の絶縁膜が形成された半導体基板の、該能
    動領域の一部を該絶縁膜を選択的に開口せしめて
    表出する工程と、 該能動領域の半導体とシヨツトキ接合を形成し
    且つ異方性エツチングし得る下層金属と、該下層
    金属のエツチングに対してマスクとなり得る少な
    くとも一層の上層金属を、前記絶縁膜の開口部に
    基づく凹凸を持つ半導体基板上に堆積し、前記絶
    縁膜開口部を埋め込む工程と、 該上層金属表面を平坦化し或いは平坦化後更に
    オーバエツチングすることにより、前記能動領域
    が前記半導体基板主面に臨む界面位置の垂直方向
    延長位置まで前記上層金属を除去して該上層金属
    上面端部を退行せしめる工程と、 残存する上層金属をマスクとして、前記下層金
    属を異方性エツチングし、前記絶縁膜から表出し
    た能動領域上のみに前記上層金属と下層金属の二
    層からなり、且つ断面形状が直立したゲート電極
    を形成する工程と、 前記絶縁膜の一部を除去し、ソース電極及びド
    レイン電極を形成する工程の各工程を有すること
    を特徴とする電界効果型トランジスタの製造方
    法。
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