DE3230945A1 - Verfahren zum herstellen eines feldeffekttransistors - Google Patents

Verfahren zum herstellen eines feldeffekttransistors

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Description

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Licentia Patent-Verwaltungs-G.m.b.H. Theodor-Stern-Kai 1, 6000 Frankfurt 70
Heilbronn, den 12.08.82 >| La/ra - HN 81/8 $
Verfahren zum Herstellen eines Feldeffekttransistors
Höchstgeschwindigkeits-FET1s erfordern bekanntlich eine kurze Kanallaufzeit oder Transitfrequenz. Kurze Kanallaufzeiten lassen sich nur mit sehr kleinen Kanallängen im Sub-um-Bereich (< 0,5 um) und sehr hohen Elektronendriftgeschwindigkeiten (> 2 . 10 cn/sec) erzielen.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Herstellen eines Feldeffekttransistors anzugeben, mit dem sich in einfacher Weise Feldeffekttransistoren mit kleiner Kanallänge herstellen lassen. Diese Aufgabe wird bei einem Verfahren zum Herstellen eines Feldeffekttransistors nach der Erfindung dadurch gelöst, daß ein V-förmiger Graben hergestellt wird, der sich von der Oberfläche der epitaktischen Schicht aus durch die epitaktische Schicht in das Substrat hinein erstreckt, und daß in einem dem V-förmigen Graben vorgelagerten Bereich eine Zone durch Implantation hergestellt wird.
Das Substrat besteht beispielsweise aus einem semiisolierendem Material oder aus einem Halbleitermaterial, welches den entgegengesetzten Leitungstyp wie die epitaktische Schicht aufweist. Die implantierte Zone weist den Leitungstyp der epitaktischen Schicht auf. Die V-Form des Grabens, die Eindringtiefe des Grabens und die Dicke der implantierten Zone werden derart gewählt, daß eine bestimmte Kanallänge erzielt wird. Derjenige Teil der implantierten Zone, der sich in der epitaktischen Schicht befindet, wird vorzugsweise wieder entfernt.
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Vor dem Implantieren wird auf der epitaktischen Schicht vorzugsweise eine Passivierungsschicht hergestellt. Die implantierte Zone wird nach dem Herstellen der Passivierungsschicht durch Tempern aktiviert. Die Passivierungsschicht wird vor dem Tempern vorzugsweise verstärkt..Nach dem Tempern und Aktivieren der implantierten Schicht wird die Passivierungschicht vorzugsweise entfernt und eine neue Passivierungsschicht hergestellt, die die Wand des V-förmigen Grabens mit Ausnahme des sich im Substrat befindlichen Grabenbereiches bedeckt.
Die Erfindung wird im folgenden an einem Ausführungsbeispiel näher erläutert.
Bei der Herstellung eines Feldeffekttransistors nach der Erfindung geht man beispielsweise gemäß der Figur 1 von einem semiisolierenden Substrat 1 aus und erzeugt auf diesem Substrat eine epitaktische Schicht 2 vom n-Leitungstyp. Gemäß der Figur 2 wird in die epitaktische Schicht ein V-förmiger Graben 3 eingeätzt. Als Ätzmaske dient eine Fotolackschicht. Die Grabentiefe kann durch Messung des Stroms in der epitaktischen Schicht kontrolliert werden. Erreicht nämlich der gemessene Kanalstrom den Wert Null, so ist die epitaktische Schicht 2 gerade durchgeätzt und der Boden des Grabens 3 hat das Substrat 1 erreicht. Beim erfindungsgemäßen Feldeffekttransistor soll sich jedoch der V-förmige Graben 3 nicht nur bis zum Substrat 1, sondern zu einem gewissen Teil auch in das Substrat 1 hinein erstrecken. Mit Hilfe langsam ätzender Ätzlösungen (z. B. Zitronensäure + H2O2 + H2O) läßt sich die Tiefe a (Eindringtiefe des Grabens 3 in das Substrat 1) leicht auf z. B. 0,1 um einstellen. Schwankungen dieser Eindringtiefe gehen jedoch nicht in die Dicke des noch herzustellenden aktiven Kanalbereichs ein. Der Neigungswinkel, den die Wände des Ätzgrabens 3 miteinander bilden, läßt sich durch geeignete,Kristallorientierung und Wahl der
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Ätzlösung einstellen. Im Ausführungsbeispiel beträgt der Vlinkel, den die boiden Grabenwände miteinander bilden, beispielsweise 50 bis 55°.
Nach der Herstellung des Ätzgrabens 3 erfolgt die Herstellung des implantierten Kanals. Zunächst wird jedoch noch die Fotolackschicht von der Oberfläche der epitaktischen Schicht 2 entfernt, die Oberfläche gereinigt und auf die gereinigte Oberfläche der epitaktischen Schicht gemäß der Figur 3 eine Passivierungsschicht 4 aufgebracht, die beispielsweise aus Si3N4 besteht. Danach wird mit Hilfe des Implantationsverfahrens in die gesamte Oberfläche eine Zone 5 implantiert, die den gleichen Leitungstyp wie die epitaktische Schicht 2 hat. Nach Verstärkung der Passivierung (oder erneuter Passivierung) wird die implantierte Zone 5 bei höheren Temperaturen (um 800 "C) getempert und die implantierte Zone aktiviert.
Durch die Implantation und Aktivierung entsteht im Substrat 1 ein implantierter Kanal 6, dessen Tiefe (und Pinch-off-Spannung) nur durch das implantierte Profil bestimmt wird. Die Kanallänge wird durch die Kanaltiefe a bestimmt und wird bei a = 0,1 um + 0,05 \xm etwa 0,3 um + 0,15 um betragen.
Nach der Herstellung des implantierten Kanalr 6 wird die Passivierungsschicht 4 entfernt und die gesamte Oberfläche in einem Elektrolyten im Dunkeln oxidiert. "Dabei wird gemäß der Figur 4 Oxid 7 nur in bestimmten Bereichen wachsen, da der anodische Oxidationsprozeß freie Löcher erfordert. Im vorliegenden Fall muß die angelegte Spannung größer als die Durchbruchspannung der durch die epitaktische Schicht und den Elektrolyten gebildete Diode sein. Ist dies der Fall, so wird ein Oxid auf dem N+- Gebiet 2 (epitaktische Schicht) bereits bei entsprechend niedriger angelegter Spannung aufwachsen, während der
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Oberflächenbereioh des aktiven Kanalbereichs- 6 frei von Oxid bleibt. Die Dicke der selektiven Oxidschicht 7 richtet sich nach der Durchbruchspannung dar Elektrolyt-Diode, die der einer Schottky-Diode entspricht. Bei einer Kanaldotierung von 1 bis 2 . 10 cm beträgt die Oxid-
schichtdicke beispielsweise 200 bis 300 A entsprechend einer Durchbruchspannung von 10 bis 15 V.
Nach der Herstellung der Oxidschicht 7 wird gemäß der Figur 5 ganzflächig eine Metallschicht 8■aufgedampft, die aus dem Material der Gateelektrode besteht. Als Material für die Schicht 8 eignet sich beispielsweise TiAu, MoAu oder TaMo. Nach dem Aufdampfen der Metallschicht 8 wird derjenige Teil dieser Metallschicht, der sich auf der Oxidschicht 7 befindet, zusammen mit der Oxidschicht .7 entfernt. Dies geschieht beispielsweise durch Strippen. Nach dem Strippen, das beispielsweise in HCl erfolgt, verbleibt von der Metallschicht 7. gemäß der Figur 6 lediglich noch die Gateelektrode 9. Den fertigen Feldeffekttransistor zeigt die Figur 7, der außer der.Gateelektrode noch die Sourceelektrode 10 und die Drainelektrode 11 aufweist.

Claims (19)

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Licentia Patent-Verwaltungs-G.m.b.H. Theodor-Stern-Kai 1, 5000 Frankfurt 70
Heilbronn, den 12.08.82 La/ra - HN 81/8
Patentansprüche
SlJ Verfahren zum Herstellen eines Feldeffekttransistors mit einem Substrat und einer darauf befindlichen epitaktischen Schicht, dadurch gekennzeichnet, daß ein V-förmiger Graben hergestellt wird, der sich von der Oberfläche der epitaktischen Schicht aus durch die epitaktische Schicht in das Substrat erstreckt, und daß in einem dem V-förmigen Graben vorgelagerten Bereich eine Zone durch Implantation hergestellt wird.
2) Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat aus einem semiisolierenden Material oder aus einem Halbleitermaterial besteht, welches den entgegengesetzten Leitungstyp wie die epitaktische Schicht aufweist.
3) Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die implantierte Zone den Leitungstyp der epitaktischen Schicht aufweist.
4) Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die V-Form des Grabens, die Eindringtiefe des Grabens und die Dicke der implantierten Zone derart gewählt weiden, daß eine bestimmte Kanallänge im Substrat erzielt wird.
5) Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß derjenige Teil der implantierten Zone, der sich in der epitaktischen Schicht befindet, wieder entfernt wird.
3 230345
6) Verfahren nach einem der Ansprüche 1 bis 5, dadurch gt kennzeichnet, daß vor dem Implantieren eine Passivierung* schicht auf der epitaktischen Schicht hergestellt wird.
7) Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die implantierte Zone nach dem Herstellen der Passivierungsschicht durch Tempern aktiviert wird.
8) Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß das Tempern bei einer Temperatur im Bereich von 800 0C erfolgt.
9) Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Passivierungsschicht vor dem Tempern verstärkt oder daß erneut passiviert wird.
10) Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die Passivierungschicht nach dem Tempern und Aktivieren der implantierten Zone entfernt wird.
11) Verfahren nach einem der Ansprüche 1 bis 10, dadurcH gekennzeichnet, daß nach dem Entfernen der Passivierung.4-schicht erneut eine Passivierungsschicht hergestellt, wild, die die Wand des V-förmigen Grabens mit Ausnahme des sich im Substrat befindlichen Grabenbereichs bedeckt.
12) Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die Passivierungsschicht durch Oxidation in einem Elektrolyten hergestellt wird.
13) Verfahren nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß die Oxidation im Dunkeln erfolgt.
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14) Verfahren nach fi.-inem der Ansprüche 11 bis 13, dadurch gekennzeichnet, daß die bei der Oxidation angelegte Spannung höher gewählt wird als die Durchbruchspannung der durch die epitaktische Schicht und den Elektrolyten gebildeten Diode.
15) Verfahren nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, daß die bei der Oxidation angelegte Spannung derart gewählt wird, daß eine Oxidschicht nur auf der epitaktischen Schicht entsteht.
16) Verfahren nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, daß nach dem Herstellen der Oxidschicht das Metall für die Gateelektrode aufgebracht wird.
17) Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß als Metall für die Gateelektrode TiAu, MoAu oder TaMo verwendet wird.
18) Verfahren nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, daß die Gateelektrode aufgedampft wird.
19) Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß das Metall für die Gateelektrode ganzflächig aufgedampft wird und daß der nicht für die Gateelektrode vorgesehene Bereich der aufgedampften Metallschicht zusammen mit der darunter befindlichen Oxidschicht entfernt wird.
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US06/521,938 US4499651A (en) 1982-08-20 1983-08-10 Method of manufacturing a field-effect transistor
FR8313385A FR2536587A1 (fr) 1982-08-20 1983-08-17 Procede pour la production d'un transistor a effet de champ
GB08322357A GB2125621A (en) 1982-08-20 1983-08-19 Method for the manufacture of a field effect transistor

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6229175A (ja) * 1985-07-29 1987-02-07 Nippon Telegr & Teleph Corp <Ntt> 電界効果型トランジスタの製造方法
JPH04260338A (ja) * 1991-02-14 1992-09-16 Mitsubishi Electric Corp 半導体装置の製造方法
DE19609229C2 (de) * 1996-03-09 1998-10-15 Micronas Intermetall Gmbh Verfahren zum Herstellen von diskreten elektronischen Elementen
US6066952A (en) * 1997-09-25 2000-05-23 International Business Machnies Corporation Method for polysilicon crystalline line width measurement post etch in undoped-poly process
US5945707A (en) * 1998-04-07 1999-08-31 International Business Machines Corporation DRAM cell with grooved transfer device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4156879A (en) * 1977-02-07 1979-05-29 Hughes Aircraft Company Passivated V-gate GaAs field-effect transistor
DE3040873A1 (de) * 1980-10-30 1982-06-03 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Feldeffekttransistor
DE3140268A1 (de) * 1980-10-15 1982-06-16 Naamloze Vennootschap Philips' Gloeilampenfabrieken, 5621 Eindhoven Halbleiteranordnung mit mindestens einem feldeffekttransistor und verfahren zu ihrer herstellung

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1077851A (en) * 1962-05-28 1967-08-02 Ultra Electronics Ltd Transistors
US3975752A (en) * 1973-04-04 1976-08-17 Harris Corporation Junction field effect transistor
US4003036A (en) * 1975-10-23 1977-01-11 American Micro-Systems, Inc. Single IGFET memory cell with buried storage element
US4102714A (en) * 1976-04-23 1978-07-25 International Business Machines Corporation Process for fabricating a low breakdown voltage device for polysilicon gate technology
US4157610A (en) * 1976-12-20 1979-06-12 Tokyo Shibaura Electric Co., Ltd. Method of manufacturing a field effect transistor
DE2737073C3 (de) * 1977-08-17 1981-09-17 Siemens AG, 1000 Berlin und 8000 München Verfahren zum Herstellen eines Isolierschicht-Feldeffekttransistors für eine Ein-Transistor-Speicherzelle
US4116720A (en) * 1977-12-27 1978-09-26 Burroughs Corporation Method of making a V-MOS field effect transistor for a dynamic memory cell having improved capacitance
IT1138998B (it) * 1980-03-17 1986-09-17 Gte Laboratories Inc Transistor a induzione statica con strutture di porta perfezionate
GB2089119A (en) * 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
EP0067566A3 (de) * 1981-06-13 1985-08-07 Plessey Overseas Limited Integrierter Lichtdetektor oder -generator mit Verstärker
JPS57207349A (en) * 1981-06-16 1982-12-20 Fujitsu Ltd Manufacture of semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4156879A (en) * 1977-02-07 1979-05-29 Hughes Aircraft Company Passivated V-gate GaAs field-effect transistor
GB1592528A (en) * 1977-02-07 1981-07-08 Hughes Aircraft Co Field-effect transistor and a fabrication process therefor
DE3140268A1 (de) * 1980-10-15 1982-06-16 Naamloze Vennootschap Philips' Gloeilampenfabrieken, 5621 Eindhoven Halbleiteranordnung mit mindestens einem feldeffekttransistor und verfahren zu ihrer herstellung
DE3040873A1 (de) * 1980-10-30 1982-06-03 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Feldeffekttransistor

Non-Patent Citations (7)

* Cited by examiner, † Cited by third party
Title
DE-Z: Nachrichten-Elektronik, 1980, H.3, S.77-80 *
GB-Z: "Solid-State Electronics", Bd.24, Nr.12, 1981, S.1099-1105 *
JP-Z: Jap. J. Appl. Physics, Bd. 20, 1981, S. 901-907 *
US-Z: "Jorn. Electrochem. Soc.: Electrochemical Science und Technology", Bd.128, Nr.5, Mai 1981, S.1062-1064 *
US-Z: Electronics, 22.11.79, S.41 *
US-Z: IBM Technical Disclosure Bulletin, Vol.22, No.9, Febr. 1980, S.4254,4255 *
US-Z: Solid State Technologgy 1980, H.5, S.97-101 *

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Publication number Publication date
US4499651A (en) 1985-02-19
GB8322357D0 (en) 1983-09-21
FR2536587A1 (fr) 1984-05-25
GB2125621A (en) 1984-03-07

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