DE3241184A1 - Leistungs-mos-fet - Google Patents

Leistungs-mos-fet

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DE3241184A1 DE19823241184 DE3241184A DE3241184A1 DE 3241184 A1 DE3241184 A1 DE 3241184A1 DE 19823241184 DE19823241184 DE 19823241184 DE 3241184 A DE3241184 A DE 3241184A DE 3241184 A1 DE3241184 A1 DE 3241184A1
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Description

Leistungs-MOS-FET
Beschreibung
Die Erfindung bezieht sich auf einen Leistungs-MOS-FET 10· (Metalloxydhalbleiterfeldeffekttransistor) mit einem verminderten "Ein"-Widerstand (Widerstand im durchgeschalteten Zustand)«
Bisher wurde ein Leistungs-MOS-FET, wie er in den Fig. 1A und 1B beispielsweise dargestellt ist, vorgeschlagen, bei dem ein N+-TyP Drain-Bereich 8 mit niedrigem Widerstand und ein N~-Typ Drain-Bereich 7 mit hohem Widerstand (eine epitaxiale Schicht) in einer Siliziumscheibe ausgebildet sind, deren Hauptfläche die (100) Fläche ist; ein' P-Typ Well-Bereich 6 und ein H+-TyP Source-Bereich 5 sind in der genannten Reihenfolge in der Form von Schichten auf der epitaxialen Schicht 7 vorgesehen. In den Schichtbereichen 5» 6 "u^d 7 ist mittels eines anisotropen Ätzvorganges der (100) Fläche eine V-förmige Kerbe 10 eingeformt, die in der Fläche (111) orientiert ist» Weiterhin ist eine aufgedampfte Aluminiumschicht 1 vorgesehen, die mit dem Source-Bereich 5 über eine Siliziumoxydschicht 4 verbunden ist, und eine Gate-Elektrodenschicht 3? eine
PSG-Schicht 2 aus Hiosphorglas und ein Kontaktloch 9 sind vorgesehen«,
Wenn bei der obengenannten üblichen Bauweise eine
Spannung an die Gate-Elektrode G angelegt wird, wird 35
ein Kanal gebildet, wie es bei 20 angedeutet ist, und zwar in der Nähe des Teiles des P-Typ Well-Bereiches 6,
der mit der V-förmigen Kerbe 10 in Kontakt steht, so daß ein Drain-Strom von der Drain-Elektrode D zu der Source-Elektrode S fließt.
Allerdings "besteht ein Nachteil des oben beschriebenen üblichen Leistungs-MOS-ZET darin, daß dessen "Ein"-Widerstand aufgrund der Tatsache vergrößert ist, daß der Stromfluß durch die Drain-Bereiche 7 und 8 die Konzentration des Stromes unmittelbar unterhalb der Y-fÖrmigen Kerbe 10 verursacht» IM den "Ein"-Widerstand
c. zu vermindern, muß die gesamte Größe des Elementes ver- \' größert werden.
Demnach ist es ein Ziel der vorliegenden Erfindung, ein Leistungs-MOS-ΙΈΤ zu schaffen, das derartig konstruiert ist, daß dessen "Ein"-¥iderstand vermindert ist, ohne daß dessen Abmessung vergrößert wird.
He das obige Ziel erfindungsgemäß zu erreichen, wird ein einen Kanal bildender Bereich vorgesehen, der über die Halbleiteroxydschicht mit dem Teil der Gate-Elektrodenschicht in Kontakt steht, die auf einer Kerbe angeordnet ist, die sich durch den Source-Bereich in den Drain-Bereich und den Teil der Gate-Elektrodenschicht erstreckt, die auf einem ebenen Abschnitt angeordnet ist.
Bevorzugte Ausführungsbeispiele der Erfindung werden nachfolgend anhand der Zeichnung näher beschrieben. Es zeigen:
Fig. 1A eine schematische flächenhafte Darstellung eines bekannten Leistungs-MOS-FET,
Fig. 1B einen Querschnitt längs der Linie C-C von
Fig. 1A,
Fig. 2A eine schematische flächenhafte Darstellung des Leistungs-MOS-FET nach einem Ausführungsbeispiel der vorliegenden Erfindung,
Fig. 2B einen Querschnitt längs der Linie B-B von
Figo 2A,
Fig. 2C einen Querschnitt längs der Linie C-C von Fig. 2A, .
Fig. 3 einen Querschnitt des Leistungs-MOS-FET
gemäß eines anderen Ausführungsbeispieles der vorliegenden Erfindung 5
Fig. 4-A bis Fig. 4-U Darstellungen, die zum Erklären der
verschiedenen Herstellungsschritte des Leistungs-MOS-FET gemäß der vorliegenden
Erfindung nützlich sind.
Ih Fig. 2AS 2B und 2C ist ein Ausführungsbeispiel der vorliegenden Erfindung dargestellt, bei dem Teile, die
jenen von Fig. 1A und 1B entsprechen, mit gleichen Bezugszeichen versehen sind, und auch eine weitere Erklärung dieser Teile wird fortgelassen. Gemäß dieses Ausführungsbeispieles ist ein P-Typ Well-Bereich 6 mittels Diffusion zu einer rechteckigen Form ausgebil- +
dets und ein Ή -Typ Source-Bereich 5 ist ebenso in rechteckiger Form auf dem. Well-Bereich 6 mittels Diffusion in einer solchen Weise ausgebildet, daß der umfangsteil des Well-Bereiches 6 an einem ebenen Teil
exponiert bleibt. Eine Y-förmige Kerbe 10 erstreckt 30
sich durch den Source-Bereich 5 in einen ϊΓ-Typ Drain-Bereich 7 mit hohem Widerstand. Der P-Typ Well-Bereich 6, der als einen Kanal formender Bereich dient, ist durch eine Siliziumoxydsch'icht 4- mit der Gate-Elektrodenschicht 3 in Kontakt, die auf dem ebenen Teil und der V-förmigen Kerbe 10 vorgesehen ist« Eine P -Typ Diffusionsschicht 11 ist in dem Teil des Kontaktloches 9 mittels
selektiver Diffusion eingeformt.
Bei dem obengenannten Aufbau fließen die Drain-Ströme Iy, und I2 durch den Drain-Bereich 7 und 8, während sie darin aufgrund der Tatsache verteilt werden, daß als Antwort auf eine an die Gate-Elektrode G angelegte Spannung Kanäle in den Flächen 20 und 20a gebildet werden, an denen der P-Typ Well-Bereich 6 mit der Gate-Elektrodenschicht über die Siliziumoxydschicht 4-in Kontakt steht, d.h., in jenen Teilen, in denen der Well-Bereich bei dem V-förmigen und ebenen Teil exponiert ist.
Ih Fig. 3 ist eine andere Ausführungsform der vorliegenden Erfindung dargestellt, bei der Teile, die denen der Fig. 2 ähneln, mit gleichen Bezugszeichen bezeichnet sind, und eine weitere Erklärung dieser Teile wird fortgelassen. Ih diesem Ausführungsbeispiel ist eine im wesentlichen kreisförmige, konkave Kerbe 10 anstelle der V-förmigen Kerbe 10 durch Nutzen einer isotropen ätzenden Losung,wie z.B. HNO^-HF-CH,COOH, anstelle einer hoch anisotropen Lösung, geformt.
Fig. 4-A bis 4-R zeigen verschiedene Herstellungsschritte des Leistungs-MOS-FET gemäß der vorliegenden Erfindung.
Wie in Fig. 4A dargestellt ist, ist ein lf~-Typ Bereich 7 mit hohem Widerstand durch epitaxiales Wachstum auf einem N+-Typ Grundmaterial 8 mit niedrigem Widerstand, dessen Hauptkristallfläche die (100) Fläche ist, ausgebildet. Wie weiterhin in Fig. 4· B gezeigt ist, ist eine Siliziumoxydschicht 12 auf dem Bereich 7 niedrigem Widerstand durch Formen einer P -Typ Diffusionsschicht 11, nicht dargestellt, (siehe Fig. 2A und 2C), in dem Bereich 7 geformt. Anschließend wird ein Fenster 13 durch die Siliziumoxydschicht 12 mittels
Ätzen geformt, wie in Fig„ 4-C dargestellt ist, wobei das Fenster zum Formen eines P-Typ Well-Bereiches 6
geeignet ist. Eine Siliziumoxydschicht 14-, die etwa 1000 S. dünn ist, ist in dem Fenster 15 vorgesehen, wie in Fig. 4-D dargestellt ist, zum Zwecke des Schutzes des Siliziumelementes vor einer Beschädigung während eines nachfolgenden Ionen-Insektions-Verfahrensschrittes. Bei dem in Fig. 4E dargestellten Verfahrensschritt werden B+-Ionen durch die Siliziumoxydschicht 14· injiziert, während zur gleichen Zeit die B-Typ Well-Diffusionsschicht 6 durch eine einwirkende Diffusion in einer Atmosphäre von Hp geformt wird«. Daraufhin wird ein 1T+-Typ Source-Bereich 5 durch Injektion und Diffusion von B+-Ionen, wie in Fig. 4-F gezeigt ist, ausgebildet. Bei dem Verfahrensschritt von Fig. 4-G ist die P+-TyP Diffusionsschicht 11 (nicht dargestellt) vollständig mit einer Fotowiderstandsschicht beschichtet oder mit einem V-Stopper maskiert, und daraufhin wird die Siliziumoxydschicht 14- mittels Fotoätzen entfernt. Bei dem in Fig. 4-H dargestellten Verfahrensschritt wird Ätzen durch Verwenden einer anisotropen Ätzlösung eines Äthylen-Diamine-Pyrocatechol-Wasser-Systems ausgeführt, so daß eine V-förmige Kerbe 10 ausgebildet wird, die so tief ist, daß sie sich bis in den ϊΓ-Typ Drain-Bereich 7 erstreckt. Aufgrund der Tatsache, daß die Anordnung der obengenannten Bereiche 5 und. 6 und der V-förmigen Kerbe 10 durch Fenster mittels einer dreifachen selbstausrichtenden Technik bewirkt wird, ist es möglich, ein feines Muster mit hoher Genauigkeit zu formen.
Vie in Fig. 4-1 gezeigt ist, wird die Oxydschicht 12 entfernt, wobei der Abschnitt übrig bleibt, der dem V-Stopper entspricht, der den PAD-formenden Bereich (nicht dargestellt) und die P+-Diffusionsschicht 11 bedeckt (siehe Fig. 2A und 2C).
Vie in Fig. 4J gezeigt ist, wird daraufhin, die Siliziumoxydschicht 4 durch thermische Oxydation geformt. Wenn die Siliziumoxydschicht 4 über dem ebenen Abschnitt 1000 S. dick gemacht wird, dann wird die Siliziumoxydschicht 4 über der V-förmigen Kerbe 1200 S. dick aufgrund der Differenz zwischen den jeweiligen Wachstumsgeschwindigkeiten sein.
j Q Eine Widerstands schicht 15 ist auf dem ebenen Teil, wie in Fig. 1VK dargestellt, vorgesehen, und daraufhin wird die Injektion von B+-Ionen ausgeführt. Durch Erhöhung der Ionenkonzentration in dem Teil 20, in dem der P-Typ Well-Bereich 6 mit der V-förmigen Kerbe in Kontakt steht, ist die Schwellenspannung in dem Teil 20 derart angewachsen, daß sie der Schwellenspannung in dem Teil 20a gleichkommt, in dem der P-Typ Well-Bereich 6 mit dem ebenen Teil in Kontakt steht► Dieser Schritt kann im Falle eines schaltenden FET fortgelassen werden.
Danach wird das Widerstandsmaterial 15 entfernt, und polykristallines Silizium wird mittels■CVD oder ähnlichem aufgebracht, um die Gate-Bereichsschicht 3 auszubilden, wie es in Fig. 4L gezeigt ist. Bei dem Verfahrensschritt der Fig. 4M wird eine PSG-Schicht 2 (Phosphorglas) mittels CVD oder ähnlichem geformt. (CVD = chemical vapor diffusion : Chemisches Aufdampfen)
Letztendlich ist eine Aluminiumschicht 1 mittels Auf-30
dampfen auf der gesamten Oberfläche der PSG-Schicht 2 vorgesehen, wie in Fig. 4N .gezeigt ist. Die Aluminiumschicht 1 ist selektiv geätzt, um Gate- und Source-. Elektroden zu bilden.
Wie den obigen Ausführungen zu entnehmen ist, ist in einem Leistungs-HOS-FET gemäß der vorliegenden Erfindung ein einen Kanal formender Bereich hergestellt, der
über die Siliziumoxydschicht mit dem Teil der Gate-Bereichsschicht in Kontakt steht, die auf einer Kerbe angeordnet ist, die sich durch den Source-Bereich in den Drain-Bereich erstreckt, und mit dem Teil der Gate-Bereichsschicht in Kontakt steht, der auf dem ebenen Teil angeordnet ist, wo keine derartige Kerbe ausgebildet ist, so daß der "Ein"-Widerstand des Ii1ET vermindert werden kann, ohne daß dessen Abmessungen vergrößert werden
20. müssen· Obwohl die vorliegende Erfindung anhand spezieller Ausführungsbeispiele beschrieben wurde, ist es selbstverständlich, daß die Erfindung keineswegs auf das Ausführungsbeispiel beschränkt ist, sondern alle Abwandlungen und Modifikationen einschließt, die innerhalb der Lehre der vorliegenden Erfindung möglich sind.
BAD ORIGINAL

Claims (5)

  1. Patentansprüche
    Leistungs-MOS-FET mit folgenden Merkmalen:
    einem einen Kanal formenden Bereich (20, 2Oa) zwischen dem Source-Bereich (5) und dem Drain-Bereich (7, 8);
    einer Kerbe (10), die derart ausgebildet ist, daß sie sich durch den Source-Bereich (5) in den Drain-Bereich (7, 8) erstreckt; einer Halbleiter-Oxydschicht (4), die oberhalb der Kerbe (10) und eines ebenen Abschnittes, in dem keine derartige Kerbe (10) eingeformt ist, vorgesehen ist; und
    "ζ-
    einer Gate-Bereichsschicht (3)» die durch die Halbleiter-Oxydsehicht (4-) mit der Kerbe (10) und dem ebenen Abschnitt in Eontakt steht; wobei der einen Kanal formende Bereich (6) derart ausgebildet ist, daß er bei der Kerbe (10) und dem ebenen Abschnitt exponiert liegt.
  2. 2. Leistungs-MOS-HET nach Anspruch 1, bei dem der Source-Bereich (5) durch einen Well-Bereich (6) umgeben ist, dessen umfacgsmäßiger Abschnitt bei dem ebenen Abschnitt exponiert liegt; bei dem die Kerbe (10) sich durch den Source-Bereich (5) und den Well-Bereich (6) in den Drain-Bereich (7, 8) erstreckt; und bei dem der den Kanal formende Bereich (20, 20a) durch den umfangsmäßigen Abschnitt des Well-Bereiches (6) und den Abschnitt des Well-Bereiches (6), der bei der Kerbe (10) exponiert liegt, festgelegt ist.
  3. 3· Leistungs-MOS-ΙΈΤ nach Anspruch 1 oder 2, bei dem die Kerbe (10) eine V-förmige Konfiguration hat.
  4. 4-» Leistungs-MOS-ϊΈΤ nach Anspruch 1 oder 2, bei dem die Kerbe (10) eine im wesentlichen kreisförmige, konkave Konfiguration hat.
  5. 5. Leistungs-MOS-ίΈΤ nach einem der vorhergehenden Ansprüche, bei dem die Halbleiter-Oxydschicht (4·) eine Silizium-Oxydschicht (4·) ist.
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