DE2316208B2 - Verfahren zur herstellung einer integrierten mos-schaltung - Google Patents

Verfahren zur herstellung einer integrierten mos-schaltung

Info

Publication number
DE2316208B2
DE2316208B2 DE19732316208 DE2316208A DE2316208B2 DE 2316208 B2 DE2316208 B2 DE 2316208B2 DE 19732316208 DE19732316208 DE 19732316208 DE 2316208 A DE2316208 A DE 2316208A DE 2316208 B2 DE2316208 B2 DE 2316208B2
Authority
DE
Germany
Prior art keywords
silicon wafer
oxide layer
field effect
insulating layer
effect transistors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19732316208
Other languages
English (en)
Other versions
DE2316208A1 (de
Inventor
Farajollah San Jose Calif. Kashkooli (V.StA.)
Original Assignee
Signetics Corp., Sunnyvale, Calif. (V.St.A.)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Signetics Corp., Sunnyvale, Calif. (V.St.A.) filed Critical Signetics Corp., Sunnyvale, Calif. (V.St.A.)
Publication of DE2316208A1 publication Critical patent/DE2316208A1/de
Publication of DE2316208B2 publication Critical patent/DE2316208B2/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/3167—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself of anodic oxidation
    • H01L21/31675—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself of anodic oxidation of silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/91—Controlling charging state at semiconductor-insulator interface

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)

Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer integrierten MOS-Schaltung mit mehreren in einem Siliziumplättchen eines bestimmten Leitungstyps ausgebildeten, durch Oberfliichenbereiche voneinander getrennten Feldeffekttransistoren, bei dem die die genannten Oberflächenbereiche enthaltende Oberfläche des Siliziumplättchens mit einer im wesentlichen aus Siliziumdioxyd bestehenden Isolierschicht bedeckt wird, welche den Inversionsspannungsschwellwert der Oberflächenbereiche erhöhende geladene Ionen enthält, bei dem diese Isolierschicht an bestimmten Stellen entfernt wird, in welchen im Abstand voneinander die Source- und Drainzonen der Feldeffekttransistoren mit zi-m Siliziumplättchen entgegengesetzten Leitungstyp ausgebildet werden und bei dem schließlich die Source- und Drainzonen sowie die zwischen diesen Zonen befindlichen, mit einer Gate-Oxydschicht bedeckten Gatebereiche mit Elektroden versehen werden.
Bei der Herstellung integrierter Schaltungen mit mehreren MOS (Metall-Oxid-Silizium)-Halbleiter-Feldeffekttransistoren ergeben sich Beschränkungen für die zwischen den MOS-Feldeffekttransistoren befindlichen Abschnitte der Halbleiterplättchen. Die Halbleiterplättrhonoherfläche außerhalb der Source- und Drainzonen und des Kanals bzw. Gatebereichs eines MOS-Feldeffekttransistors wird als Feldbereich bezeichnet. Im allgemeinen wird eine verhältnismäßig dicke Oxidschicht auf die Oberfläche der Feldbereiche solcher integrierten Schaltungen aufgeoracht und dann als Feldo::id bezeichnet. Auf dem Feldoxid wird anschließend eine Metallisierung ausgebildet, die aus kreuz uod quer verlaufenden metallischen Leitern besteht, welche die verschiedenen Schaltungselemente miteinander verbinden und zum Anschluß der integrierten Schaltung
dienen.
p-Kanal-MOS-Feldeffekttransistoren weisen beispielsweise Source- und Drainzonen vom p-Typ auf, welche durch einen η-Kanal voneinander getrennt sind. Eine negative Spannung wird an eine Gateelektrode angelegt, welche sich oberhalb des Gateoxids befindet, das den Kanal überlagert und dazu dient, den n-Halbleiterbereich unmittelbar unterhalb des Gates zu invertieren und Verbindungen zu den p-Source- und Drainzonen herzustellen. Die Inversion erfolgt bei einem bestimmten, an die Gateelektrode angelegten negativen Spannungswert, der als Spannungsschwellwert bezeichnet wird.
Bei integrierten Schaltungen mit mehreren p-Kanal MOS-Feldffekttransistoren ergeben sich manchmal Schwierigkeiten, indem eine unerwünschte Inversion des n-Halbleitermaterials an den Feldbereichen auftritt, d. h. beispielsweise zwischen den Halbleiter-Schaltungselementen. Diese Inversion wird hervorgerufen durch die Spannungen in den sich über das Feldoxid erstreckenden Leitern. Aufgrund dieser Inversion können parasitäre Verbindungen gebildet werden, da ein p-Bereich eines MOS-Feldeffekttransistors mit einem p-Bereich eines anderen MOS-Feldeffekttransistors gekoppelt werden kann.
Zwecks Vermeidung dieser störenden Inversion sind bereits zwei Abhilfsmaßnahmen bekannt. Die eine besteht darin, auf den integrierten MOS-Schaltungen sehr dicke Feldoxidschichten aufzubringen. Dicke Feldoxidschichten haben jedoch wiederum neue Schwierigkeiten zur Folge, so z. B. daß beim Wegätzen des Feldoxids zur Ausbildung der MOS-Feldeffekttransistoren sehr steile und lange, zu den Transistoren nach unten führende Neigungsflächen an dem Oxid ausgebildet werden und das Aufbringen der zur Verbindung der MOS-Feldeffekttransistoren dienenden Metallisierung auf Schwierigkeiten stößt.
Ein weiteres bekanntes Verfahren beruht darauf, die äußeren Abschnitte des Feldbereiches mit einer höheren Fremdstoffkonzentration zu dotieren. Dazu wird beispielsweise in p-Kanal-MOS-Feldeffekttransistoren das n-Halbleitermaterial mit einer höheren Konzentration an n-Fremdstoff dotiert. Für diese Dotierung ist jedoch ein zusätzlicher Maskierungsschritt erforderlich. Dabei kann jedoch der eine Kanal zwischen den p-Source- und Drainzonen bildende Abschnitt des n-Halbleitermaterials nicht mit einer höheren n- Fremdstoffkonzentration dotiert werden, weil ansonsten ein sehr hoher Spannungsschwellwert für den MOS-Feldeffekttransistor erhalten werden würde. Deshalb ist ein zusätzlicher Maskierungsschritt erforderlich, um die n-Fremdstoffkonzentration nur in den Feldbereichen zu steigern. Mit einer solchen η+ -Feldöffnung ergeben sich außer dem zusätzlichen Maskierungsschritt auch sehr ernsthafte Probleme im Hinblick auf seitliche pnp-Transistoreffekte, die durch die η+ -Felddotierung hervorgerufen werden.
Bei dem der eingangs genannten Gattung entspre-
chenden bekannten Verfahren (US-PS 33 86 163) werden Störstellen innerhalb der das Siliziumplättchen bedeckenden Oxydschicht vorgesehen, die eine verhältnismäßig starke Temperaturabhängig-keit aufweisen. Dabei wird der bei hoher Temperatur durchgeführte Diffusionsvorgang fortgesetzt, um die Störstellen im wesentlichen gleichförmig innerhalb der Oxydschicht zu verteilen. Dauert er jedoch zu lange, so kan eine Diffusion dieser Störstellen durch die Oxydschicht hindurch in den Körper des Halbleiterpiättchens hinein stattfinden. Dies muß vermieden werden. Auch darf, wenn die notwendige Diffusion einmal abgeschlossen ist, die Oxydschicht und der Halbleiterkörper nicht wieder erhöhten Temperaturen ausgesetzt werden, da sonst eine Diffusion der Störstellen durch die Oxydschicht hindurch in den Halbleiterkörper hinein erfclgen würde.
Es ist ferner ein Verfahren bekannt, bei dem eine gegenseitige Störung zweier Feldefiekttransistoren durch Vermeiden einer leitenden Verbindung zwischen Source- und Drainzonen des einen und Source- und Drainzonen des anderen Transistors angestrebt und hierzu an der Nachbarschaft der Verbindungsstelle mit dem darunter liegenden p-leitendem Material eine Oxydschicht vorgesehen wird, die solche Eigenschaften hat, daß dadurch im Bereich der Verbindungsstelle kein Elektronen leitender Kanal gebildet wird (US-PS 35 80 745). In diesem Zusammenhang werden Änderungen in der Zusammensetzung der Oxydschicht und eine Beeinflussung mittels Röntgen- und UV-Bestrahlung sowie der Umstand in Betracht gezogen, daß eine Wärmebehandlung oder eine Behandlung mit Strahlen anderer Wellenlänge die integrierte Schaltung in den anfänglichen Zustand zurückführt.
Schließlich ist es auch bekannt, Chrom als Material für die Source- und Drain-Kontakte sowie für die Gate-Elektroden von MOS-Feldeffekttransistoren zu verwenden und das Chrom auch in das unterhalb der Kontakte liegende Oxyd zu diffundieren (US-PS 35 47 717). Dabei wandern die Ionen in der Oxydschicht und verlassen diese, insbesondere auch bei dem Verfahrensschritt der Herstellung von Zonen verschiedenen Leitungstyps.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren der eingangs genannten Gattung zu schaffen, das es ohne Anwendung eines dickeren Feldoxydes oder einer zusätzlichen Felddotierung ermöglicht, einen besonders hohen Feldspannungsschwellwert zu erreichen und eine Entwicklung parasitärer Verbindungen zwischen den Feldeffekttransistoren der MOS-Schaltung zu vermeiden.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, das bei Verwendung eines N-leitenden Siliciumplättchens die im wesentlichen aus Siliciumdioxyd bestehende Isolierschicht derart ausgebildet wird, daß die Oberfläche des Siliziumplättchens mit einer positive Chromionen enthaltenden Oxydationslösung behandelt und die so erhaltene dünne Oxydschicht mit einer relativ dicken Siliziumdioxydschicht überzogen wird, daß diese so gebildete Isolierschicht auch über den Gate-Bereichen entfernt wird und daß an diesen Stellen eine gesonderte Gate-Oxydschicht ausgebildet wird.
Vorzugsweise wird bei diesem neuen Verfahren gemäß der Erfindung als Oxydalionslösung eine Lösung verwendet, die eine Säure und als denjenigen Bestandteil, der die positiven Chromionen abspaltet, Chromoxyd enthält. Dadurch läßt sich eine dünne Oxydschicht mit besonders stabiler Verteilung der Chromionen erhalten.
Im übrigen bietet das Verfahren gemäß der Erfindung den Vorteil, daß die positiven Chromionen weder auswandern, noch in Dispersion geraten, sondern in den Feldbereichen verbleiben, wo es gilt, eine Erhöhung der Inversionsschwellwertspannung aufgrund der positiven lonenladung zu erzielen. Die positiven Chromionen bleiben in der Oxydschicht eingeschlossen, auch bei nachfolgenden Verfahrensschritten, wo bei hohen Temperaturen Zonen verschiedenen Leitungstyps ausgebildet werden.
Im folgenden wird die Erfindung anhand der Zeichnung beispielsweise näher erläutert, welche die einzelnen Verfahrensschritte bei der Herstellung einer integrierten MOS-Schaltung hohen Feldspannungsschwellwerts veranschaulicht.
Fi g. 1 ist ein Querschnitt durch ein Siliziumplättchen, auf das eine dünne Oxydschicht mit einer Restladung aufgebracht worden ist.
F i g. 2 zeigt das Plättchen von F i g. 1 nach dem Aufbringen einer durch thermisches Wachstum ausgebildeten Feldoxidschicht.
Fig.3 zeigt das Plättchen von Fig. 2, nachdem ausgewählte Abschnitte der Oxidschichten entfernt worden sind.
Fig.4 zeigt das Plättchen von Fig. 3 nach Ausbildung der Source- und Draindiffusionen.
Fig. 5 zeigt das Plättchen von Fig.4 nach Ausbildung eines Gateoxids und der Source und Drainelektroden.
Entsprechend dem erfindungsgemäßen Verfahren wird eine Oberfläche eines N-leitenden Siliziumplättchens mit einer Oxidationslösung, die in der Lösung positive Chromionen enthält, behandelt, so daß auf der Halbleiteroberfläche eine dünne Oxidschicht mit in dieser eingeschlossenen Chromionen ausgebildet wird, welche eine elektrische Restladung aufweist. Die zur Ausführung der erfindungsgemäßen Plättchenbehandlung dienende Lösung kann beispielsweise aus 12 g CrOj, 100 ml entionisiertem H2O und 1000 ml konzentrierter H2SO4 bestehen. Dabei sind die Konzentrationsangaben nicht kritisch.
Die Lösung wird vorzugsweise auf erhöhter Temperatur von beispielsweise etwa 1600C gehalten, wobei das Plättchen beispielsweise 15 Minuten lang in der Lösung eingetaucht gelassen wird. Dann werden die Plättchen aus der Lösung herausgenommen, abgespült und getrocknet. Das Abspülen kann beispielsweise mit entionisiertem Wasser, und das Trockenblasen mit Stickstoffgas erfolgen. Dadurch nimmt das Plättchen die in Fig. 1 im Querschnitt dargestellte Beschaffenheit an, welche ein η-leitendes Siliziumplättchen 11 zeigt, das auf seiner oberen Oberfläche mit einer dünnen Oxidschicht 12 versehen ist, die positiv geladene Chromionen enthält, aufgrund deren die dünne Oxidschicht 12 eine positive Restladung aufweist. Die die Chromionen enthaltende dünne Oxidschicht 12 weist eine Dicke von etwa 50 bis 60 Angström auf.
Nach Behandlung des Siliziumplättchen 11 in der vorstehend beschriebenen Weise erfolgt die Ausbildung der MOS-Feldeffekttransistoren in dem Plättchen. Dazu wird entsprechend Fig.2 auf der dünnen Oxidschicht 12, welche sich unmittelbar auf der oberen Oberfläche des n-leitenden Siliziumplättchens It befindet, eine verhältnismäßig dicke Oxidschicht 13 ausgebildet, die als Feldoxidschicht bezeichnet wird. Dann werden vermittels entsprechender und bekannter l'otolithografischer Maskierungstechniken Teile der Oxidschichten
entfernt. Fig. 3 zeigt einen Aufbau, bei dem die Feldoxidschicht 13 und die dünne Oxidschicht 12 von einem ausgewählten Abschnitt des Siliziumplättchens 11 unter Ausbildung einer fensterarligen öffnung 14 entfernt worden sind. In diesem Zusammenhang soll 5 erwähnt werden, das herkömmliche Ätzverfahren angewandt werden können, um sowohl die Feldoxidschicht 13 als auch die dünne Oxidschicht 12 mit den in dieser eingeschlossenen Chromionen zu entfernen. Als nächstes erfolgen p + -Diffusionen in das Siliziumplättchen 11, um beispielsweise die Source- und Drainzonen
16 bzw. 17 in diesem auszubilden.
Nach Ausbildung der Source- und Drainzonen 16 bzw. 17 wird eine Gate-Oxydschicht 18 auf die Oberfläche des Siliziumplättchens 11 aufgebracht oder durch thermisches Wachsen auf dieser ausgebildet, und zugleich wird über den Source und Drainzonen 16 und
17 ein Oberflächenpassivierungsoxid 19 ausgebildet. Dann wird über dem Gateoxid 18 eine Gateelektrode 21 ausgebildet. Source- und Drainelektroden 22 bzw. 23, welche bis nach unten zu den p-Source- und Drainzonen 16 bzw. 17 reichen und mit diesen in Kontakt stehen, werden gleichfalls ausgebildet. Das Ergebnis ist eine integrierte Schaltung mit MOS-Feldeffekttransistoren mit dem in F i g. 5 dargestellten Aufbau. Wie aus F i g. 5 ersichtlich, befindet sich über den Feldbereichen des Siliziumplättchens U, d.h. in den außerhalb und zwischen den MOS-Feldeffekttransistoren befindlichen Bereichen des Siliziumplättchens nicht nur die Feldoxidschicht 13, sondern auch eine dünne Oxidschicht 12, welche die positiven Chromionen enthält. Die siel aufgrund der eingeschlossenen Chromionen ergebende positive Restladung steigenden Spannungsschwellwer des η-leitenden Materials des Plättchens 11 in dieser Feldbereichen.
Es wurde gefunden, daß die Chromionen in dei Oxidschicht 12 verbleiben und beim Ausschneiden de: fensterartigen öffnungen 14 zur Ausbildung dei MOS-Feldeffekttransistoren nicht störend in Erschei nung treten. Bei der Ausbildung der Öffnungen 14 durch Wegätzen des Feldoxids 13 und der dünnen Oxidschich1 12 wird die letztere zusammen mit den in diesel eingeschlossenen Chromionen von dem ausgewählter Bereich des Siliziumplättchens entfernt. Die in dei entfernten Oxidschicht 12 enthaltenen positiven Ladungen verschwinden dabei völlig und beeinflussen ir keiner Weise den Bereich des Siliziumplättchens 11, ir welchem die MOS-Feldeffekttransistoren ausgebildei werden. Außerdem wurde gefunden, daß die positiver Chromionen, welche die Feldbereiche der integrierter MOS-Schaltung überlagern, sowohl im Hinblick au] Temperaturschwankungen als auch die Zeit sehr stabi sind, d. h. sich nicht verlagern und ihre Ladung auch nicht abgeben, sondern in ihrer Lage verbleiben, d. h. ir der Nähe der Oberfläche des Siliziumplättchens 11 ir den Feldbereichen, und eine positive Restladung bilden durch welche der Inversionsspannungsschwellwert ir diesen Feldbereichen des die MOS-Feldeffekttransisto ren enthaltenden Siliziumplättchens 11 gesteigert wird.
Hierzu 1 Blatt Zeichnungen
5

Claims (2)

Patentansprüche:
1. Verfahren zur Herstellung einer integrierten MOS-Schaltung mit mehreren in einem Siliciumplättchen eines bestimmten Leitungstyps ausgebildeten, durch Oberflächenbereiche voneinander getrennten Feldeffekttransistoren, bei dem die die genannten Oberflächenbereiche enthaltende Oberfläche des Siliciumplättchens mit einer im wesentlichen aus Siliciumdioxyd bestehenden Isolierschicht bedeckt wird, welche" den Inversionsspannungsschwellwert der Oberflächenbereiche erhöhende geladene Ionen enthält, bei dem diese Isolierschicht an bestimmten Stellen entfernt wird, in welchen im Abstand voneinander die Source- und Drainzonen der Feldeffekttransistoren mit zum Siliziumplättchen entgegengesetzten Leitungstyp ausgebildet werden und bei dem schließlich die Source- und Drainzonen sowie die zwischen diesen Zonen befindlichen, mit einer Gate-Oxydschicht bedeckten Gatebereiche mit Elektroden versehen werden, dadurch gekennzeichnet, daß bei Verwendung eines N-leitenden Siliciumplättchens (11) die im wesentlichen aus Siliciumdioxyd bestehende Isolierschicht (12, 13) derart ausgebildet wird, daß die Oberfläche des Siliciumplättchens mit einer positive Chromionen enthaltenden Oxydationslösung behandelt und die so erhaltene dünne Oxydschicht (12) mit einer relativ dicken Siliziumdioxydschicht (13) überzogen wird, daß diese so gebildete Isolierschicht (12,13) auch über den Gate-Bereichen entfernt wird und daß an diesen Stellen eine: gesonderte Gate-Oxydschicht (18) ausgebildet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als Oxydationslösung eine Lösung verwendet wird, die eine Säure und als die positiven Chromionen abspaltenden Bestandteil Chromoxyd enthält.
40
DE19732316208 1972-04-24 1973-03-31 Verfahren zur herstellung einer integrierten mos-schaltung Withdrawn DE2316208B2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US24691872A 1972-04-24 1972-04-24

Publications (2)

Publication Number Publication Date
DE2316208A1 DE2316208A1 (de) 1973-11-08
DE2316208B2 true DE2316208B2 (de) 1977-04-28

Family

ID=22932770

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19732316208 Withdrawn DE2316208B2 (de) 1972-04-24 1973-03-31 Verfahren zur herstellung einer integrierten mos-schaltung

Country Status (8)

Country Link
US (1) US3787251A (de)
JP (1) JPS5132550B2 (de)
CA (1) CA977461A (de)
DE (1) DE2316208B2 (de)
FR (1) FR2181960B1 (de)
GB (1) GB1385160A (de)
IT (1) IT981799B (de)
NL (1) NL7304322A (de)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE375881B (de) * 1972-11-17 1975-04-28 Asea Ab
JPS5534582B2 (de) * 1974-06-24 1980-09-08
US4056825A (en) * 1975-06-30 1977-11-01 International Business Machines Corporation FET device with reduced gate overlap capacitance of source/drain and method of manufacture
US4048350A (en) * 1975-09-19 1977-09-13 International Business Machines Corporation Semiconductor device having reduced surface leakage and methods of manufacture
US5043293A (en) * 1984-05-03 1991-08-27 Texas Instruments Incorporated Dual oxide channel stop for semiconductor devices
JPH01185936A (ja) * 1988-01-21 1989-07-25 Fujitsu Ltd 半導体装置
US5407850A (en) * 1993-06-29 1995-04-18 Digital Equipment Corporation SOI transistor threshold optimization by use of gate oxide having positive charge
US5387530A (en) * 1993-06-29 1995-02-07 Digital Equipment Corporation Threshold optimization for soi transistors through use of negative charge in the gate oxide
US6629959B2 (en) 1996-02-27 2003-10-07 Injectimed, Inc. Needle tip guard for percutaneous entry needles
JP2000174135A (ja) * 1998-12-07 2000-06-23 Mitsubishi Electric Corp 半導体装置及びその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3345275A (en) * 1964-04-28 1967-10-03 Westinghouse Electric Corp Electrolyte and diffusion process
GB1095412A (de) * 1964-08-26
US3402081A (en) * 1965-06-30 1968-09-17 Ibm Method for controlling the electrical characteristics of a semiconductor surface and product produced thereby
US3447238A (en) * 1965-08-09 1969-06-03 Raytheon Co Method of making a field effect transistor by diffusion,coating with an oxide and placing a metal layer on the oxide
US3560280A (en) * 1965-11-17 1971-02-02 Hitachi Ltd Method of selective removal of oxide coatings in the manufacture of semiconductor devices
US3547717A (en) * 1968-04-29 1970-12-15 Sprague Electric Co Radiation resistant semiconductive device

Also Published As

Publication number Publication date
FR2181960A1 (de) 1973-12-07
US3787251A (en) 1974-01-22
IT981799B (it) 1974-10-10
NL7304322A (de) 1973-10-26
GB1385160A (en) 1975-02-26
DE2316208A1 (de) 1973-11-08
JPS5132550B2 (de) 1976-09-13
JPS4955286A (de) 1974-05-29
FR2181960B1 (de) 1977-09-02
CA977461A (en) 1975-11-04

Similar Documents

Publication Publication Date Title
DE2814973C2 (de) Verfahren zur Herstellung eines Speicher-Feldeffekttransistors
DE3019850C2 (de)
DE3011982C2 (de)
DE2620155C2 (de)
DE2711895C2 (de) Speicher-Feldeffekttransistor mit zwei Gateelektroden und Verfahren zu dessen Herstellung
DE3150222C2 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE1764056C2 (de) Verfahren zum Herstellen einer Halbleiteranordnung
DE3937502C2 (de) Isoliereinrichtung für eine integrierte Schaltung und Verfahren zu deren Herstellung
DE2931031C2 (de) Nicht-flüchtige Halbleiterspeicherzelle und Verfahren zu ihrer Herstellung
DE2915024C2 (de) Verfahren zum Herstellen eines MOS-Transistors
DE2700873A1 (de) Verfahren zur herstellung von komplementaeren isolierschicht-feldeffekttransistoren
DE2750209A1 (de) Integrierte halbleiterschaltung und verfahren zu ihrer herstellung
DE2832388A1 (de) Verfahren zum herstellen einer integrierten mehrschichtisolator-speicherzelle in silizium-gate-technologie mit selbstjustierendem, ueberlappenden polysilizium-kontakt
DE2004576A1 (de) Feldeffekt-Transistor mit isolierter Steuerelektrode und Verfahren zu dessen Herstellung
DE4447266C2 (de) Verfahren zum Herstellen einer DRAM-Zelle
DE2247975C3 (de) Verfahren zur Herstellung von Dünnschicht-Schaltungen mit komplementären MOS-Transistoren
DE2716691A1 (de) Feldeffekttransistor und verfahren zu dessen herstellung
DE3603470A1 (de) Verfahren zur herstellung von feldeffektbauelementen auf einem siliziumsubstrat
DE2726003A1 (de) Verfahren zur herstellung von mis- bauelementen mit versetztem gate
EP0033003A2 (de) Zweifach diffundierter Metalloxidsilicium-Feldeffekttransistor und Verfahren zu seiner Herstellung
DE2517690A1 (de) Verfahren zum herstellen eines halbleiterbauteils
DE2922016A1 (de) Vlsi-schaltungen
DE2316208B2 (de) Verfahren zur herstellung einer integrierten mos-schaltung
DE3226097C2 (de)
DE2111633A1 (de) Verfahren zur Herstellung eines Oberflaechen-Feldeffekt-Transistors

Legal Events

Date Code Title Description
BHN Withdrawal