DE3150222C2 - Verfahren zum Herstellen einer Halbleitervorrichtung - Google Patents

Verfahren zum Herstellen einer Halbleitervorrichtung

Info

Publication number
DE3150222C2
DE3150222C2 DE3150222A DE3150222A DE3150222C2 DE 3150222 C2 DE3150222 C2 DE 3150222C2 DE 3150222 A DE3150222 A DE 3150222A DE 3150222 A DE3150222 A DE 3150222A DE 3150222 C2 DE3150222 C2 DE 3150222C2
Authority
DE
Germany
Prior art keywords
silicon
layer
mask
gate electrode
field effect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE3150222A
Other languages
English (en)
Other versions
DE3150222A1 (de
Inventor
Jose Zürich Solo de Zaldivar
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of DE3150222A1 publication Critical patent/DE3150222A1/de
Application granted granted Critical
Publication of DE3150222C2 publication Critical patent/DE3150222C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/981—Utilizing varying dielectric thickness

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Verfahren zum Herstellen einer integrierten Schaltung mit mindestens einem Feldeffekttransistor mit isolierter Gate-Elektrode (IGFET). Auf einer Siliciumoberfläche (2) werden nacheinander eine Gate-Oxidschicht (15) und eine dotierte Siliciumschicht (16) erzeugt, die mit Hilfe einer siliciumnitridhaltigen Maske (17) in ein Muster geätzt werden, das die Steuerelektrode(n) (16A, B) und Zwischenverbindungen (16C) enthält. In die nicht unter der Maske (17) liegenden Oberflächenteile werden Stickstoffionen implantiert. Durch thermische Oxidation werden nur die Ränder des Siliciummusters (16) oxidiert. Durch Ionenimplantation werden die Source- und Drainzonen (23, 24, 27, 28) erzeugt, wobei die Steuerelektroden als Implantationsmaske dienen. Erwünschtenfalls kann dann durch Ionenimplantation in dem Kanalgebiet über die Steuerelektrode die Schwellwertspannung eingestellt werden. Die Erfindung ist von besonderer Bedeutung für die Herstellung komplementärer IGFET-Paare, wobei ein Transistor in einer wannenförmigen Zone (11) angebracht wird, die von einem pn-Übergang (14) begrenzt wird, der an der Oberfläche zwischen einer mit Bor dotierten p-leitenden Kanalunterbrecherzone (13) und einer angrenzenden mit Phosphor dotierten n-leitenden Kanalunterbrecherzone (7) endet.

Description

Die vorliegende Erfindung betrifft ein Verlahren zum Herstellen eiiier Halbleitervorrichtung nach dem Oberbegriff des Patentanspruchs 1.
Ein Verfahren dieser Art ist aus der NL-OS 79 02 878 der Patentanmeldung bekannt.
Für das selbstregistrierende Herstellen von Feldeffekttransistoren mit isolierter Gate-Elektrode wurden mehrere Techniken entwickelt, die alle gemeinsam haben, daß die Gate-Elektrode, allein oder zusammen mit der darauf befindlichen, zur Bildung der Gate- Elektrode verwendeten Maske, als Dotierungsmaske beim Dotieren der Source- und Drainzonen verwendet wird. Die Gate-Elektrode besteht dabei in den meisten Fällen aus polykristallinem Silicium, und zum Vermeiden von Kurzschluß zwischen der Gate-Elektrode und den Source- und Drainzonen soll wenigstens der Rand der Gate-Elektrode, z. B. durch thermisches Oxidieren, mit einer Isolierschicht bedeckt werden. Um u. a. Probleme beim Dotieren der Source- und Drainzonen und bei der Bildung von Kontaktfenstern auf diesen Zonen zu besehigen, ist es dabei erwünscht, daß während der thermischen Oxidation der Gate-Elektrode die nicht unter der Gate-Elektrode befindlichen Bereiche der Siliciumoberfläche gegen diese Oxidation geschützt werden.
Nach einem ersten, aus der niederländischen Patentschrift 1 61 305 der Patentinhaberin bekannten Verfahren kann dies dadurch erreicht werden, daß vor der Bildung der Gate-Elektrode aus polykristallinem Silicium die Siliciumoberfläche mit einer gegen Oxidation maskierenden, Siliciumnitrid enthaltenden Schicht bedeckt wird, auf welcher die Gate-Elektrode erzeugt wird, wonach die ganze Gate-Elektrode mit einer thermischen Oxidschicht bedeckt wird.
Dieses Verfahren weist u. a. den Nachteil auf, daß das Dielektrikum unter der Gate-Elektrode Siliciumnitrid enthält, was gegebenenfalls Anlaß zu Instabilitäten und weiteren unerwünschten Effekten geben kann.
Darum ist ein zweites, in der obenerwähnten NL-OS 79 02 878 der Patentinhaberin beschriebenes Verfahren entwickelt worden. Nach diesem Verfahren wird keine Siliciumnitridschicht verwendet, sondern es werden in den zur Bildung der Source- und Drainzonen bcstin,inten Oberflächenbereichen Sticksloffioncn implantiert,
wobei die Gate-Elektrode gegen diese Implantation maskiert wird. Bei der nachfolgenden thermischen Oxidation, wobei die ganze Gate-Elektrode mit einer Oxidschicht bedeckt wird, werden die neben der Gate-Elektrode liegenden, mit Stickstoffionen implantierten Bereiche der Siliciumoberfläche gegen Oxidation geschützt
Zum sclbstausrichtenden Herstellen von Feldeffekttransistoren mit sehr kleinen Abmessungen in monolithischen integrierten Schaltungen mit großer Packungsdichte gibt Keines dieser Verfahren eine befriedigende Lösung. Erstens soll die thermische Oxidation sehr genau kontrolliert werden, damit das polykristalline Silicium nicht völlig durchoxidiert wird, wobei auch die Siliciumschicht verhältnismäßig dick sein soll. Solche dicke Schichten sind aber schwierig auf reproduzierbare Weise sehr schmal zu ätzen. Andererseits soll das Oxid auf der Gate-Elektrode auch nicht allzu dünn sein. Eine aufgedampfte polykristalline Siliciumschicht hat nämlich eine rohe Oberfläche, und eine darauf gebildete Oxidschicht weist, wenn sie zu dünn ist, Fehler auf, wodurch Kurzschluß mit z. B. einer auf dieser Oxidschicht liegenden Metallspur auftreten kann.
Eine dicke Oxidschicht auf der Gate-Elektrode hat aber wichtige Nachteile. Zur Festlegung der Schwellenspannung ist nämlich in den meisten Fällen eine Ionenimplantation im Kanalgebiet erforderlich. Bei Feldeffekttransistoren mit sehr kleinen Abmessungen wird man diese Implantation am liebsten spät durchführen, um die Anzahl der darauffolgenden Erhitzungsschritte, die ein unerwünschtes Weiterdiffundieren der bereits anwesenden Dotierungsatome zufolge haben können, möglichst gering zu halten. Man wird deshalb diese Implantation vorzugsweise erst nach dem Anbringen der G ate-Elektrode und somit durch die Gate-Elektrode hindurch durchführen. In Anwesenheit einer dicken Oxidschicht auf der Gate-Elektrode ist dieses aber praktisch unmöglich. Schlußendlich kann das Vorhandensein dicker Silicium- und Siliciumoxidschichten Probleme schaffen in bezug zur »Stufenbedeckung« durch später gebildete weitere Isolierschichten, wodurch u. a. eine die Gate-Elektrode oder die zum Siliciummuster gehörenden leitenden Verbindungsbahnen kreuzende Metallbahn unterbrochen werden kann.
Aus »IBM TDB«, Bd. 20 (1977), Nr. 4, Seiten 1617 bis 1621 (siehe die F i g. 2A und 2B) ist es bekannt, bei einem Verfahren zum Herstellen eines MOS-Feldeffekttransistors mit einer Gate-Elektrode aus polykristallinem Silicium auf die dem Halbleitersubstrat abgewandte Oberfläche des Gates eine gegen Oxidation schützende Siliciumnitridschicht aufzubringen, so daß diese Oberfläche während der thermischen Oxidation der Seitenwände des Gates nicht mit oxidiert wird.
Aus »IEEE Journal of Solid-State Circuits«, Bd. SC-15 (1980), Nr. 4, Seiten 417 bis 423 (siehe Fig. 3) ist es bekannt, bei einem Verfahren zum Herstellen eines MOS-Feldeffekttransistors mit einer Gate-Elektrode aus polykristallinen! Silicium auf die dem Halbleitersubstrat abgewandte Oberfläche des Gates zunächst eine Siliciumdioidschicht und darauf eine Siliciumnitridschicht aufzubringen, um besagte Oberfläche während der thermischen Oxidation der Gate-Seitenwände gegen eine Oxidation zu schützen.
Schließlich ist es aus dem Buch Harth: »Halbleitertechnologie«, Stuttgart 1982, Seiten 112 bis 115 bekannt, zur Einstellung der Schwellenspannung von MOS-FeIdeffekttransistoren im Kanalgsbiet eine Ionenimplantation — iedoch nicht durch das Gate hindurch — durchzuführen.
Aus dieser Literaturstelle ist es auch bekannt (siehe Seite 115), bei ein und demselben Halbleitersubstrat nebeneinander zwei komplementäre Feldeffekttransistoren herzustellen.
Der Erfindung liegt die Aufgabe zugrunde, das Verfahren nach dem Oberbegriff des Patentanspruchs 1 so auszugestalten, daß während der Oxidation der Seiten-Tvände des polykristallinen Silicium-Gates die dem Halbleiterkörper abgewandte Oberfläche des Gates nicht mit oxidiert wird und dann ohne zusätzliche Maskierung in einer der letzten Verfahrensstufen eine Ionenimplantation zur Festlegung der Schwellenspannung durchgeführt wird.
Diese Aufgabe wird bei einem Verfahren gemäß dem Obeibegriff des Patentanspruchs 1 durch die kennzeichnenden Merkmale dieses Anspruchs gelöst.
Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
Das erfindungsgemäße Verfahren weist wichtige Vorteile auf. Dadurch, daß die Gate-Elektrode nicht in der Dickenrichtung oxidiert wird, kann für die Gate-Elektrode und für die Verbindungsleiter eine relativ dünne Siliciumschicht verwendet werden, die während des ganzen Prozesses ihre ursprüngliche Dicke beibehält Da weiter eine Siliciumnitridschicht auch bei geringer Dicke eine genügende Dichte aufweist und selbst wenn auf einer relativ rohen Oberfläche niedergeschlagen, keine Fehler aufweist, kann als Maskierung auf der Siliciumschicht auch eine realtiv dünne Siliciumnitridschicht verwendet werden. Dadurch ergibt sich die Möglichkeit, ohne Probleme zur Bestimmung der Schwellenspannung eine Ionenimplantation durch die Gate-Elektrode und durch die darauf befindliche Isolierschicht hindurch im Kanalgebiet durchzuführen. Da sich unter der Gate-Elektrode kein Siliciumnitrid befindet, wird eine stabile Charakteristik erhalten, während durch die relativ geringe Gesamtdicke der Siliciumschicht und der darauf liegenden Isolierschicht eine gute Stufenbedeckung durch weitere Isolierschichten und durch kreuzende Leiterspuren gesichert ist.
Die Erfindung schafft weiter die Möglichkeit, sehr niedrige Stickstoffionendosen zu verwenden. Die Patentinhaberin hat nämlich gefunden, daß die oxidationshemmende Wirkung der Stickstoffionen sehr abhängig ist von der Siliciumdotierung und daß eine solche Implantation bei einer relativ niedrigen Ionendosis von z. B. 3 · 1015 Ionen pro cm2 oder weniger auf eine hochdotierte Gate-Elektrode aus polykristallinem Silicium nicht mehr wirksam ist. Wenn aber die Source- und Drainzonen sehr flach, z. B. nur 0,3 bis 0,5 μπι tief sind, sind höhere Stickstoffionendosen unerwünscht wegen der hohen Dichte der dadurch verursachten Kristallfehler. Darüber hinaus sollte dann noch auf die Gate-Elektrode zusätzlich eine weitere Isolierschicht aufgebracht werden zum Vermeiden von Kurzschluß mit kreuzenden Leiterbahnen.
Vorzugsweise wird nach der Bildung der Source- und Drainzonen über die ganze Oberfläche eine weitere Isolierschicht, z. B. eine pyrolitisch niedergeschlagene SiIiciumoxidschicht, angebracht, in welche dann Kontaktfenster geätzt werden. Da die Ätzgeschwindigkeit von Siliciumoxid und Siliciumnitrid bei den meisten Ätzprozessci stark verschieden ist, wird das Siliciummuster an Stellen, die unter dem Nitrid liegen, gegen diesen Ätzprozeß maskiert, wodurch diese Maskierungs- und Ätzstufen weniger kritisch sind, als wenn z. B. das Siliciummuster nur mit einer Oxidschicht bedeckt ist.
Von besonderem Interesse ist die Erfindung für die Herstellung von integrierten Schattungen mit komplementären Feldeffekttransistoren mit isolierter Gate-Elektrode, wobei beide Transistoren von einem Muster aus wenigstens teilweise versenktem Oxid umgeben sind und wobei einer der Transistoren angeordnet ist in einem Gebiet das innerhalb des Halbleiterkörpers völlig von einem Substratgebiet des entgegengesetzten Leitungstyps umgeben ist und damit einen auf dem versenkten Oxidmuster endenden pn-übergang bildet. Die Kompaktheit einer derartigen Struktur kann, außer durch die bereits erwähnte Maßnahme, noch erheblich verbessert werden durch Anwendung von mit Bor und mit Phosphor dotierten kanalunterbrechenden Zonen, wie dieses nachher noch weiter beschrieben wird.
Vorzugsweise besteht die Maskierungsschicht auf dem Siliciummuster aus einer sehr dünnen thermischen Oxidschicht und einer darauf liegenden Siliciumnitridschicht. Dabei beträgt die Dicke der Nitridschicht vorzugsweise höchstens 60 nm, die Dicke der thermischen Oxidschicht höchstens 20 nm und die Dicke des Siliciummusters höchstens 350 nm. Derart dünne Schichten können leicht sehr schmal geätzt werden.
Die Erfindung wird nachfolgend anhand der Zeichnung näher beschrieben. Es zeigen
Fig. 1 bis 15 schematisch im Querschnitt aufeinanderfolgende Stufen des Verfahrens zum Herstellen einer Halbleitervorrichtung mit den beanspruchten Merkmalen,
F i g. 16 schematisch in Draufsicht die fertige Vorrichtung; Fi g. 15 zeigt einen Schiiiii entlang der Linie XV-XV in Fig. 16,
F i g. 17 einen Teildurchschnitt entlang der Linie XVII-XVII in Fig. 16.
Die Figuren sind rein schematisch und nicht maßstablieh gezeichnet. Im Querschnitt sind Halbleiterzonen des gleichen Leitungstyps in derselben Richtung schraffiert Übereinstimmende Teile haben in der Regel die gleichen Bezugszeichen.
Die Fig. 1 bis 15 zeigen schematisch im Querschnitt aufeinanderfolgende Stufen des Verfahrens mit den beanspruchten Merkmalen. In diesem Beispiel werden komplementäre Feldeffekttransistoren mit isolierter Gate-Elektrode hergestellt, obwohl das Verfahren auch zur Herstellung von einzelnen Feldeffekttransistoren besonders geeignet ist. Ausgegangen wird (siehe F i g. 1) von einem scheibenförmigen Siliciumkörper 1, in diesem Beispiel von einer n-Typ-Siliciumplatte mit einem spezifischen Widerstand von etwa 4 Ohm cm (Dotierung etwa 1,2 · 1015 Atome/cm3), mit einer Dicke von etwa 500 tip. und mit einer <1 ^-orientierten Oberfläche 2. Die Oberfläche 2 wird durch thermische Oxidation mit einer dünnen Oxidschicht 3 (Dicke etwa 30 nm) bedeckt. Darauf wird in an sich bekannter Weise aus einem Gasgemisch von NH3 und Silan (S1H4) eine etwa 120 nm dicke Siliciumnitridschicht 4 niedergeschlagen.
Zur Bildung eines Oxidmusters wird nun die Siliciumnitridschicht 4 in den Bereichen, wo die komplementären Feldeffekttransistoren anzubringen sind, mit einer Photolackmaske 5 (F i g. 1) bedeckt.
Dann werden die nicht von der Photolackmaske 5 bedeckten Teile der Schichten 3 und 4 durch Ätzen entfernt. Das Ätzen kann auf beliebige Weise, z. B. mittels Ätzflüssigkeiten bekannter Art, geschehen. Vorzugsweise wird aber die Siliciumnitridschicht 4 durch Ätzen in einem Plasma entfernt, wonach die Oxidschicht 3 durch Ätzen in einer gepufferten HF-Lösung entfernt wird.
Nach dem Entfernen der Photolackschicht in einem Sauerstoffplasma wird dann zur Bildung von kanalunterbrechenden Zonen 7 eine Implantation von Donorionen 6 durchgeführt, gegen welche Implantation die Schichten 3 und 4 maskieren, siehe F i g. 2. Als Donorionen können z. B. Arsenionen verwendet werden. Vorzugsweise werden in diesem Beispiel aber aus Gründen, die später erklärt werden, Phosphorionen implantiert. Die Implantation findet statt bei einer Energie von 50 keV und mit einer Dosis von 3 · 10l2P3i+-Ionen/cm2.
Durch thermisches Oxidieren in einem Sauerstoff-Wasserstoffgemisch bei 1150°C während etwa 20 Minuten wird nun in den nicht von der Anti-Oxidationsmaske 3,4 bedeckten Oberflächenteilen eine teilweise im Siliciurnkörper versenkte Oxidschicht 8 erzeugt (siehe F i g. 3). Dabei werden die kanalunterbrechenden Zonen 7 tiefer in den Körper eindiffundiert.
Dann wird eine Ätzmaske 9 aus Photolack gebildet, die an der Stelle eines ersten anzubringenden Feldeffekttransistors die Anti-Oxidationsmaske 3,4 und einen diese umgebenden Randteil des Oxidmusters freiläßt, und es werden die nicht von der Maske bedeckten Teile des Oxidmusters 8 durch Ätzen mit einer gepufferten HF-Lösung entfernt. Dann wird (siehe Fig.4) eine Implantation mit Borionen 10 (Bn+, 120 keV, 4 ■ 1012 Ionen/cm2) durchgeführt Die Ionen durchdringen die Schichten 3 und 4, dringen aber nicht in die unter der Photolackmaske 9 liegenden Bereiche hinein. Diese Implantation dient zur Bildung der p-Typ Wanne U, die dann, nach Entfernen der Photolackmaske 9 in einem Sauerstoffplasnia, bei 1150°C während etwa 15 Stunden weiter diffundiert wird. Diese Diffusion findet fast völlig in Stickstoff statt, fängt aber an bei 900° C während 7 Minuten in Sauerstoff, wobei auf der Siliciumoberfläche eine etwa 30 nm dicke Oxidschicht 12 gebildet wird (siehe F i g. 5).
Nach diesem Diffusionsschritt wird eine weitere Borimplantation 10' zur Bildung einer kanalunterbrechenden Zone 13 in der Wanne 11 durchgeführt. Für diese Implantation werden BF2+-lonen 14 mit einer Dosis von 3,5 · i013 ionen/cm2 und einer Energie von 65 keV verwendet Die Ionendosen zum Erzeugen der kanalunterbrechenden Zonen 7 und 13 werden so gewählt, daß in der fertigen Vorrichtung die parasitäre Schwellenspannung, wobei über einer isolierten Leiterbahn in der unterliegenden Siliciumoberfläche ein Inversionskanal gebildet wird, etwa 15 Volt beträgt Die BF2+-Implantation wird von den Schichten 3, 4 und 8 maskiert, dringt aber durch die dünne Oxidschicht 12 hindurch.
Dann wird mittels einer weiteren Oxidation bei 1000° C während 6 Stunden das Oxidmuster 8 bis auf etwa 900 nm verdickt, wobei eine weitere Eindiffusion der Wanne 11 (F i g. 6) stattfindet
Sehr wichtig ist daß während aller bisher beschriebenen Temperaturbehandlungen die Wand der Wanne 11 wenigstens in der Nähe der Oberfläche sich praktisch nicht in seitlicher Richtung verschiebt Das rührt daher, daß Phosphor und Bor in Silicium bei der gleichen Temperatur praktisch gleiche Diffusion^koeffizienten aufweisen. Die seitliche Diffusion der aneinander grenzender) Zonen 7 und 13 bzw. 7 und 11 wird daher weitgehend kompensiert und der pn-übergang 14 steht am Rande der Wanne nahezu senkrecht auf der Oberfläche. Der Umriß der Wanne bleibt daher praktisch zusammenfallend mit dem Rand des in der Photolackmaskc 9 gebildeten Implantationsfensters. Der von der Wanne beanspruchte Raum wird dadurch beträchtlich beschränkt gegenüber bekannten Verfahren, bei denen
keine Bor- und Phosphor-dotierter angrenzenden kanalunterbrechenden Zonen verwendet werden.
Die Nitridschicht 4 wird nun in einem Plasma entfernt (siehe F i g. 6) und anschließend wird die verbleibende Oxidschicht 3 durch Ätzen in einer gepufferten HF-Lösung entfernt. Dieser letzte Älzpro/eß wird fortgesetzt, bis etwa 100 nm vom Oxidmuster 8 abgetragen sind (F i g. 7). Dadurch wird der Rand des Oxidmusters steiler, was in den nächsten Schritten zu einer besseren Definition und Reproduzierbarkeit der anzubringenden Source- und Drainzonen sowie auch zum Vermeiden von Kurzschlüssen beiträgt.
Dieses Verfahren zum Herstellen der Wanne und der kanalunterbrechenden Zonen 7 und 13 ist nicht nur wichtig in Verbindung mit dem hier beschriebenen Beispiel, sondern auch von Interesse in allen Fällen, in denen eine derartige Wannenstruktur mit kanalunterbrechenden Zonen verwendet wird.
In den unbedeckten Oberflächenbereichen der Wanne 11 und des Substratgebietes 1 werden nun komplementäre Feldeffekttransistoren mit isolierter Gate-Elektrode gebildet. Dazu wird zuerst auf diesen Oberflächenbereichen eine Süiciumoxidschicht 15 (das Gate-Oxid) mittels thermischer Oxidation erzeugt (siehe F i g. 8). Die Dicke der Schicht 15 beträgt etwa 50 nm.
Auf dieser Oxidschicht 15 wird eine polykristalline dotierte Siliciumschicht 16 unter Anwendung üblicher Techniken niedergeschlagen. Die Siliciumschicht 16 hat eine Dicke von etwa 300 nm. Sie wird entweder während des Aufwachsens oder nachträglich mit Phosphor dotiert, bis der Schichtwiderstand etwa 30 Ohm pro Quadrat beträgt. In diesem Beispiel wird die Dotierung der Schicht 16 inittels Diffusion aus PH3 und Sauerstoff in einem Diffusionsofen vorgenommen. Nach Enfernen der dabei entstandenen Phosphorglasschicht wird auf der stark η-dotierten Siliciumschicht 16 mittels einer leichten thermischen Oxidation eine sehr dünne Oxidschicht von etwa 15 nm Dicke (in der Zeichnung nicht angegeben) erzeugt und darauf wird eine 55 nm dicke Siliciumnitridschicht niedergeschlagen. Die Siliciumnitridschicht mit der darunterliegenden sehr dünnen Oxidschicht bildet eine gegen Oxidation schützende Maskierungsschicht, die in der Zeichnung mit 17 bezeichnet ist Auf der Maskierungsschicht 17 wird eine Photolackmaske 18 erzeugt an den Stellen, wo sich aus der Schicht 16 ein Siliciummuster bilden soll, das heißt an den Stellen der Gate-Elektroden und der leitenden Verbindungsbahnen. Dann werden (siehe F i g. 9) durch Ätzen die Maskierungsschicht 17 und die darunterliegende Siliciumschicht 16 in die Form eines Musters mit Gate-Elektrode 16A und 16S und mit einem Verbindungsleiter 16C gebracht. Das Ätzen wird wegen der kleinen Breite-Abmessungen des Siliciummusters vorzugsweise völlig in einem Plasma durchgeführt
Nach Entfernen der Photolackmaske 18 werden in den nicht unter der Siliciumschicht 16 liegenden Teilen der Siliciumoberfläche Stickstoff-(N2+)-Ionen 19 implantiert mit einer Dosis von etwa 2,5 · 1015 Ionen/cm2 bei einer Energie von 100 keV. Wegen der geringen Tiefe der anzubringenden Source- und Drain-Zonen wird die Stickstoffionendosis niedrig, vorzugsweise zwischen 2 · 1015 und 3 · 1015Cm-2, gewählt Die anti-oxidierende Wirkung ist dann befriedigend und die Kristallbeschädigung dringt nicht zu tief in das Silicium ein. Die Stickstoffionen dringen durch die Oxidschicht 15 in das Silicium ein.
Dann wird thermisch oxidiert in einer SauerstoffatmosDhäre mit etwa 13% Wasserstoff, bei 10500C während etwa 3 Stunden. Die mit Stickstoffionen implantierten Siliciumbereiche, die relativ schwach dotiert sind, werden praktisch nicht oxidiert. Die nicht implantierten und nicht vom Siliciumnitrid bedeckten Ränder ■> des Siliciummusters aber werden mil einer elwii 300 nm dicken Oxidschicht 20 bedeckt (siehe I" i g. 10).
Auf der Oberfläche wird dann eine nicht kritische Photoiackmaske 21 erzeugt (Fig. 11), die wenigstens den Bereich des anzubringenden p-Kanaltransistors bedeckt und den Bereich des anzubringenden n-Kanaltransistors freiläßt. Durch Implantieren von Arsenionen 22 (Dosis 2 · 1015 cm-2, Energie 150 keV) werden dann die η-Typ Source- und Drain-Zonen 23,24 des n-Kanaltransistors in der Wanne 11 gebildet. Dann wird die Maske 21 in einem Sauerstoffplasma entfernt und wird (siehe Fig. 12) eine neue nicht kritische Photolackmaske 25 aufgebracht die wenigstens den Bereich des n-Kanaltransistors bedeckt und den Bereich des p-Kanaltransistors freiläßt Durch Implantatieren von BF2 + -Ionen 26 (Dosis 5 ■ 10Mcm-2, Energie 150 keV) werden dann die Source- und Drain-Zonen 27,28 vom p-Kanaltransistor gebildet. Bei den Source- und Drainimplantationen dienen die oxidierten und mit Siliciumnitrid bedeckten Gate-Elektroden als Implantations-Maskierung.
Wegen der geringen Eindringtiefe (etwa 0,2 μπι) der implantierten Source- und Drainzonen ist eine getrennte Maskierung für die Implantation der η-Kanal und der p-Kanal Source- und Drainzonen erforderlich.
Ohne Entfernen der Photolackmaske 25 wird nun zur Bestimmung der Schwellenspannung des p-Kanaltransistors gemäß den Pfeilen 26 eine weitere Implantation, diesmal von B+π-Borionen, mit einer derartigen Energie vorgenommen, z. B. 180 keV, daß die Ionen durch die Maskierungsschicht 17 und durch die Gate-Elektrode 165 und das Gate-Oxid 15 hindurch in das Kanalgebiet eindringen. Wegen der relativ geringen Dicke der Schichten 17 und 16 sind dazu keine allzu großen Energien erforderlich. Das erfindungsgemäße Verfahren schafft daher die Möglichkeit, ohne zusätzliche Maskierung und erst in einer der letzten Verfahrensstufen die Implantation zur Festlegung der Schwellenspannung durchzuführen.
Die Photolackmaske 23 wird wieder in einem Sauer-Stoffplasma entfernt und eine neue Photolackmaske 29 wird aufgebracht (F i g. 13). Mit Hilfe dieser Maske wird nun an den zu kontaktierenden Stellen des Siliciummusters 16 die Maskierungsschicht 17 entfernt durch Ätzen der darunterliegenden 15 nm dicken Oxidschicht in einer gepufferten HF-Lösung. Die 300 nm dicke Oxidschicht 20 am Rande des Siliciummusters 16 bleibt dabei wenigstens zum Teil beibehalten. Über die ganze Oberfläche wird dann, nach Entfernen der Photolackmaske 29 in einem Sauerstoffplasma, eine weitere Isolierschicht, in diesem Beispiel eine pyrolitisch aufgebrachte Oxidschicht 30, erzeugt (siehe Fig. 14). Danach erfolgt eine »Getter«- und Eindiffusionsstufe, wobei gleichzeitig die implantierten Zonen ausgeheizt werden und die Source- und Drainzonen ihre endgültige Dicke von etwa 0,5 μπι erhalten. Dazu wird die Siliciumplatte bei einer Temperatur von 1000° C in einer Atmosphäre von PH3+O2+ N2 während etwa 30 Minuten aufgeheizt. Dann wird (siehe F i g. 14) im nächsten Schritt eine Photolackmaske 31, die Kontaktmaske, aufgebracht und in dem dadurch freigelassenen Kontaktfenster wird die Oxidschicht 30 auf den Oberflächen der Source- und Drainzonen und auf den zu kontaktierenden Stellen des Siliciummusters 16 entfernt und in üblicher Weise die
Metallisierung 32, nach Entfernen der Photolackmaske
31, angebracht (F ig. 15).
Die endgültig erhaltene Struktur ist in Fig. 16 in Draufsicht und in F i g. 15 im Querschnitt längs der Linie XV-XV von F i g. 16 dargestellt. In F i g. 16 sind die Umrisse der Metallisierung 32 gestrichelt, die Umrisse des Siiiciummusters 16 durch gezogene Linien angegeben. Die Kontaktfenster sind mit diagonalen Linien angedeutet. Wie aus F i g. 16 hervorgeht, sind in den Source-Zonen 23 und 27 Bereiche K 1 und K 2 ausgespart, wo die Wanne 11 bzw. das Substratgebiet 1 an die Oberfläche tritt und dort von der Source-Metallisierung kontaklicrt wird. Vorteilhaft wird eine Metallisierung mit Aluminium, das 0,5% Silicium enthält und mit einer Dikke von etwa 1,2 μπι aufgespritzt wird, durchgeführt. Die Metallschicht 32 kann z. B. mit einer Photolackmaske und Plasma-Ätzen definiert werden.
In bestimmten Schaltungen kann es wichtig sein, einen spannungsunabhängigen Kondensator vorzusehen. Das beanspruchte Verfahren bietet die Möglichkeit dazu ohne zusätzliche Verfahrensstufen. Wenn z. B. auf der Leitungsbahn 16C aus polykristallinem Silicium (Fig. 14) die Maskierungsschicht 17 an einer bestimmten Stelle nicht entfernt wird, kann die Metallisierung
32, statt direkt auf dem Silicium, auf der Nitridschicht angebracht werden (siehe Fig. 17, die einen Schnitt längs der Linie XVII-XVII von Fig. 16 darstellt). Die Struktur 16C, 17,32 bildet dann einen spannungsunabhängigen Kondensator mit 16Cund 32 als Kondensatorplatten und die Schicht 17 als Dielektrikum.
Obwohl im obenstehenden Beispiel die Herstellung komplementärer Feldeffekttransistoren beschrieben ist, kann das Verfahren, wobei als Anti-Oxidationsmittel sowohl Stickstoffionenimplantation als auch Siliciumnitridmaskierung in geeigneter Kombination verwendet werden, auch sehr vorteilhaft für die Herstellung von Vorrichtungen mit nur η-Kanal- oder nur p-Kanaltransistoren angewandt werden. Auch ist die Erfindung nicht beschränkt auf die Herstellung von Transistoren vom Anreicherungstyp. Wenn z. B. vor dem Anbringen der Gate-Oxidschicht 15 eine Oberflächenkanalschicht vom gleichen Leitungstyp wie die Source- und Drainzonen in der freiliegenden Siliciumoberfläche implantiert wird, können die weiteren Verfahrensschritte gleich wie im obenstehenden Beispiel zur Herstellung eines Feldeffekttransistors vom Verarmungstyp durchgeführt werden.
Das beanspruchte Verfahren ist insbesondere von Bedeutung in Verbindung mit der Verwendung eines wenigstens teilweise versenkten Oxidmusters, wie an Hand der Figuren beschrieben. Dadurch wird eine möglichst große Packungsdichte erreicht Die Erfindung" kann aber auch in Abwesenheit eines solchen Oxidmusters sehr vorteilhaft angewendet werden.
An Stelle der erwähnten Siliciumnitridschichten können auch oxidationsverhindernde Schichten, die nicht ausschließlich aus S13N4 bestehen, verwendet werden, wie z. B. Siliciumoxidnitridschichten, die außer Si3N4 auch Sauerstoff enthalten.
Hierzu 4 Blatt Zeichnungen
60
65

Claims (6)

Patentansprüche:
1. Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Halbleiterkörper aus Silicium mit wenigstens einem Feldeffekttransistor mit isolierter Gate-Elektrode, wobei auf der Oberfläche des Siliciumkörpers eine Siliciumoxidschicht erzeugt wird, auf die Siliciumoxidschicht eine dotierte SiIiciumschicht aufgebracht wird, wonach die Siliciumschicht mit einer Maskierungsschicht versehen wird und die Maskierungsschicht und die darunterliegende Siliciumschicht durch Ätzen in ein Muster gebracht werden, das wenigstens eine Gate-Elektrode umfaßt, und dann in die nicht unter der Siliciumschicht liegenden Teile der Oberfläche des Siliciumkörners Stickstoffionen implantiert werden, wonach die freiliegenden Oberflächenbereiche der Siliciumschicht thermisch oxidiert werden und dann in nicht unter der Siliciumschicht liegenden Bereiche der Oberfläche des Siliciumkörpers durch Ionenimplantation Source- und Drainzonen gebildet werden, dadurch gekennzeichnet, daß als Maskierungsschicht eine thermische Oxidschicht und darauf eine gegen thermische Oxidation schützende siliciumnitridhaltige Schicht aufgebracht werden und daß zum Festlegen der Schwellenspannung des Feldeffekttransistors Ionen durch die Maskierungsschicht und die Gate-Elektrode hindurch in das Kanalgebiet implantiert werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Dicke der thermischen Oxidschicht höchstens 20 nm, die Dicke der siliciumnitridhaltigen Schicht höchstens 60 nm und die Dicke der Siliciumschicht höchstens 350 nm beträgt.
3. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Stickstoffionenimplantation mit einer Dosis von wenigstens 2 · 1015 Ionen/cm2 und höchstens 3 · 10'5 Ionen/cm2 durchgeführt wird.
4. Verwendung des Verfahrens nach einem der vorangehenden Ansprüche zum Herstellen eines spannungsunabhängigen Kondensators, wobei die Maskierungsschicht an einer außerhalb des Feldeffekttransistors liegenden Stelle mit einer leitenden Schicht bedeckt wird, die zusammen mit der unter der Maskierungsschicht liegenden Siliciumschicht die Platten des spannungsunabhängigen Kondensators bildet, wobei die Maskierungsschicht das Dielektrikum darstellt.
5. Verwendung des Verfahrens nach einem der Ansprüche 1 bis 3 zur Herstellung von zwei komplementären Feldeffektransistoren mit isolierter Gate-Elektrode, wobei um jeden Transistor herum ein wenigstens teilweise versenktes Oxidmuster gebildet wird und wobei der erste Transistor in einem Substratgebiet des ersten Leitungstyps erzeugt wird, und der zweite Transistor in einer Wanne des zweiten, entgegengesetzten Leitungstyps, die innerhalb des Halbleiterkörpers völlig vom Subtratgebiet umgeben ist und damit einen am Oxidmuster endenden PN-Übergang bildet, erzeugt wird.
6. Verwendung nach Anspruch 5, dadurch gekennzeichnet, daß ausgegangen wird von einem n-leitendcn Siliciumsubslrat, das auf der Oberfläche im Bereich der zu bildenden Feldeffekttransistoren eine oxidaticnsverhindernde Maske erzeugt wird, daß dann die nichtmaskierten Oberflächenbereiche einer Phosphorionenimplantation ausgesetzt werden und danach zur Bildung eines teilweise versenkten Oxidmusters thermisch oxidiert werden, daß dann eine Ätzmaske aufgebracht wird, die an der Stelle des ersten Transistors die oxidationsverhindernde Maske sowie einen umringenden Randbereich des Oxidmusters freiläßt, daß dann der unbedeckte Teil des Oxidmusters durch Ätzen entfernt wird und durch die oxidationsverhindernde Maske hindurch und im von der Ätzmaske unbedeckten Bereich eine erste Borionenimplantation durchgeführt wird und nach Entfernen der Ätzmaske die Boratome weiter eindiffundiert werden, wonach im nicht von der oxidationsverhindernden Maske und vom Oxidmuster bedeckten Bereich eine zweite Borimplatation durchgeführt wird, daß dann mittels einer weiteren thermischen Oxidation das Oxidmuster vervollständigt wird und danach die unter der oxidationsverhindernden Maske liegenden Oberflächenbereiche freigelegt und in diesen Bereichen die Feldeffekttransistoren gebildet werden.
DE3150222A 1980-12-23 1981-12-18 Verfahren zum Herstellen einer Halbleitervorrichtung Expired DE3150222C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
NLAANVRAGE8006996,A NL187328C (nl) 1980-12-23 1980-12-23 Werkwijze ter vervaardiging van een halfgeleiderinrichting.

Publications (2)

Publication Number Publication Date
DE3150222A1 DE3150222A1 (de) 1982-08-19
DE3150222C2 true DE3150222C2 (de) 1986-02-06

Family

ID=19836365

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3150222A Expired DE3150222C2 (de) 1980-12-23 1981-12-18 Verfahren zum Herstellen einer Halbleitervorrichtung

Country Status (12)

Country Link
US (1) US4420872A (de)
JP (1) JPS57133678A (de)
AU (1) AU545265B2 (de)
CA (1) CA1176761A (de)
CH (1) CH657229A5 (de)
DE (1) DE3150222C2 (de)
FR (1) FR2496983B1 (de)
GB (1) GB2090062B (de)
IE (1) IE52980B1 (de)
IT (1) IT1195242B (de)
NL (1) NL187328C (de)
SE (2) SE8107651L (de)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4517729A (en) * 1981-07-27 1985-05-21 American Microsystems, Incorporated Method for fabricating MOS device with self-aligned contacts
GB2117175A (en) * 1982-03-17 1983-10-05 Philips Electronic Associated Semiconductor device and method of manufacture
US4535531A (en) * 1982-03-22 1985-08-20 International Business Machines Corporation Method and resulting structure for selective multiple base width transistor structures
US4507847A (en) * 1982-06-22 1985-04-02 Ncr Corporation Method of making CMOS by twin-tub process integrated with a vertical bipolar transistor
NL8202686A (nl) * 1982-07-05 1984-02-01 Philips Nv Werkwijze ter vervaardiging van een veldeffektinrichting met geisoleerde stuurelektrode, en inrichting vervaardigd volgens de werkwijze.
JPS5955054A (ja) * 1982-09-24 1984-03-29 Hitachi Ltd 半導体装置の製造方法
JPS5972759A (ja) * 1982-10-20 1984-04-24 Toshiba Corp 半導体装置の製造方法
US4462151A (en) * 1982-12-03 1984-07-31 International Business Machines Corporation Method of making high density complementary transistors
US4503601A (en) * 1983-04-18 1985-03-12 Ncr Corporation Oxide trench structure for polysilicon gates and interconnects
US4481705A (en) * 1983-06-14 1984-11-13 Advanced Micro Devices, Inc. Process for doping field isolation regions in CMOS integrated circuits
NL188923C (nl) * 1983-07-05 1992-11-02 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
DE3402653A1 (de) * 1984-01-26 1985-08-01 Siemens AG, 1000 Berlin und 8000 München Verfahren zur herstellung speziell dotierter bereiche in halbleitermaterial
US4727044A (en) 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
US4567640A (en) * 1984-05-22 1986-02-04 Data General Corporation Method of fabricating high density CMOS devices
WO1986002202A1 (en) * 1984-09-28 1986-04-10 Motorola, Inc. Charge storage depletion region discharge protection
USH569H (en) 1984-09-28 1989-01-03 Motorola Inc. Charge storage depletion region discharge protection
NL8501992A (nl) * 1985-07-11 1987-02-02 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
US4713329A (en) * 1985-07-22 1987-12-15 Data General Corporation Well mask for CMOS process
FR2591800B1 (fr) * 1985-12-18 1988-09-09 Bois Daniel Procede de fabrication d'un caisson et eventuellement de zones d'isolation electriques d'un circuit integre, notamment de type mos
US4774197A (en) * 1986-06-17 1988-09-27 Advanced Micro Devices, Inc. Method of improving silicon dioxide
US4801555A (en) * 1987-01-14 1989-01-31 Motorola, Inc. Double-implant process for forming graded source/drain regions
JPS6477956A (en) * 1987-09-19 1989-03-23 Nec Corp Manufacture of complementary mos transistor
US4786609A (en) * 1987-10-05 1988-11-22 North American Philips Corporation, Signetics Division Method of fabricating field-effect transistor utilizing improved gate sidewall spacers
US4888988A (en) * 1987-12-23 1989-12-26 Siemens-Bendix Automotive Electronics L.P. Silicon based mass airflow sensor and its fabrication method
US4870745A (en) * 1987-12-23 1989-10-03 Siemens-Bendix Automotive Electronics L.P. Methods of making silicon-based sensors
US4925806A (en) * 1988-03-17 1990-05-15 Northern Telecom Limited Method for making a doped well in a semiconductor substrate
US4968641A (en) * 1989-06-22 1990-11-06 Alexander Kalnitsky Method for formation of an isolating oxide layer
US5559044A (en) * 1992-09-21 1996-09-24 Siliconix Incorporated BiCDMOS process technology
US5532177A (en) * 1993-07-07 1996-07-02 Micron Display Technology Method for forming electron emitters
US5316965A (en) * 1993-07-29 1994-05-31 Digital Equipment Corporation Method of decreasing the field oxide etch rate in isolation technology
US5596218A (en) * 1993-10-18 1997-01-21 Digital Equipment Corporation Hot carrier-hard gate oxides by nitrogen implantation before gate oxidation
US5308787A (en) * 1993-10-22 1994-05-03 United Microelectronics Corporation Uniform field oxidation for locos isolation
US5364804A (en) * 1993-11-03 1994-11-15 Taiwan Semiconductor Manufacturing Company Nitride cap sidewall oxide protection from BOE etch
KR0138234B1 (ko) * 1994-02-24 1998-04-28 김광호 고전압 모오스 트랜지스터의 구조
KR0136935B1 (ko) * 1994-04-21 1998-04-24 문정환 메모리 소자의 제조방법
US5532175A (en) * 1995-04-17 1996-07-02 Motorola, Inc. Method of adjusting a threshold voltage for a semiconductor device fabricated on a semiconductor on insulator substrate
US6080629A (en) * 1997-04-21 2000-06-27 Advanced Micro Devices, Inc. Ion implantation into a gate electrode layer using an implant profile displacement layer
US5885877A (en) * 1997-04-21 1999-03-23 Advanced Micro Devices, Inc. Composite gate electrode incorporating dopant diffusion-retarding barrier layer adjacent to underlying gate dielectric
US5907777A (en) * 1997-07-31 1999-05-25 International Business Machines Corporation Method for forming field effect transistors having different threshold voltages and devices formed thereby
US6121124A (en) * 1998-06-18 2000-09-19 Lucent Technologies Inc. Process for fabricating integrated circuits with dual gate devices therein
US6380055B2 (en) 1998-10-22 2002-04-30 Advanced Micro Devices, Inc. Dopant diffusion-retarding barrier region formed within polysilicon gate layer
US6724053B1 (en) 2000-02-23 2004-04-20 International Business Machines Corporation PMOSFET device with localized nitrogen sidewall implantation
US6521469B1 (en) 2000-09-25 2003-02-18 International Business Machines Corporation Line monitoring of negative bias temperature instabilities by hole injection methods
KR20030038725A (ko) * 2001-07-03 2003-05-16 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 상이한 두께의 게이트 산화물을 갖는 ｍｏｓ 트랜지스터를구비한 반도체 디바이스의 제조 방법
JP2015118974A (ja) * 2013-12-17 2015-06-25 シナプティクス・ディスプレイ・デバイス合同会社 半導体装置の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL161305C (nl) * 1971-11-20 1980-01-15 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderin- richting.
US3999213A (en) * 1972-04-14 1976-12-21 U.S. Philips Corporation Semiconductor device and method of manufacturing the device
US3966501A (en) * 1973-03-23 1976-06-29 Mitsubishi Denki Kabushiki Kaisha Process of producing semiconductor devices
DE2438256A1 (de) * 1974-08-08 1976-02-19 Siemens Ag Verfahren zum herstellen einer monolithischen halbleiterverbundanordnung
JPS5197385A (en) * 1975-02-21 1976-08-26 Handotaisochino seizohoho
JPS51126077A (en) * 1975-04-25 1976-11-02 Hitachi Ltd Manufacturing method of semi-conductor equpment
NL7506594A (nl) * 1975-06-04 1976-12-07 Philips Nv Werkwijze voor het vervaardigen van een halfge- leiderinrichting en halfgeleiderinrichting ver- vaardigd met behulp van de werkwijze.
JPS5293278A (en) * 1976-01-30 1977-08-05 Matsushita Electronics Corp Manufacture for mos type semiconductor intergrated circuit
US4183040A (en) * 1976-02-09 1980-01-08 International Business Machines Corporation MOS RAM with implant forming peripheral depletion MOSFET channels and capacitor bottom electrodes
NL7604986A (nl) * 1976-05-11 1977-11-15 Philips Nv Werkwijze voor het vervaardigen van een halfgeleider- inrichting, en inrichting vervaardigd door toe- passing van de werkwijze.
JPS5327375A (en) * 1976-08-26 1978-03-14 Fujitsu Ltd Production of semiconductor device
US4221045A (en) * 1978-06-06 1980-09-09 Rockwell International Corporation Self-aligned contacts in an ion implanted VLSI circuit
JPS5529116A (en) * 1978-08-23 1980-03-01 Hitachi Ltd Manufacture of complementary misic
NL7902878A (nl) * 1979-04-12 1980-10-14 Philips Nv Werkwijze ter vervaardiging van een halfgeleider- inrichting.
US4266985A (en) * 1979-05-18 1981-05-12 Fujitsu Limited Process for producing a semiconductor device including an ion implantation step in combination with direct thermal nitridation of the silicon substrate

Also Published As

Publication number Publication date
CH657229A5 (de) 1986-08-15
IE52980B1 (en) 1988-04-27
IE813007L (en) 1982-06-23
IT1195242B (it) 1988-10-12
SE458243B (sv) 1989-03-06
FR2496983A1 (fr) 1982-06-25
GB2090062A (en) 1982-06-30
JPS57133678A (en) 1982-08-18
FR2496983B1 (fr) 1987-10-09
GB2090062B (en) 1985-02-13
JPS6151435B2 (de) 1986-11-08
US4420872A (en) 1983-12-20
DE3150222A1 (de) 1982-08-19
NL187328C (nl) 1991-08-16
AU545265B2 (en) 1985-07-04
CA1176761A (en) 1984-10-23
AU7873381A (en) 1982-07-01
IT8125693A0 (it) 1981-12-18
SE8107651L (sv) 1982-06-24
NL8006996A (nl) 1982-07-16

Similar Documents

Publication Publication Date Title
DE3150222C2 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE3107543C2 (de)
DE2814973C2 (de) Verfahren zur Herstellung eines Speicher-Feldeffekttransistors
DE2745857C2 (de)
DE1764056C2 (de) Verfahren zum Herstellen einer Halbleiteranordnung
DE3012363C2 (de) Verfahren zur Bildung der Kanalbereiche und der Wannen von Halbleiterbauelementen
DE4112072C2 (de) MIS-Transistor mit hoher Stehspannung und Verfahren zu seiner Herstellung
DE4224793C2 (de) Dünnfilmfeldeffektelement und Herstellungsverfahren dafür
DE2700873A1 (de) Verfahren zur herstellung von komplementaeren isolierschicht-feldeffekttransistoren
DE2756855A1 (de) Verfahren zum herstellen einer matrix aus speicherzellen mit hoher speicherkapazitaet
DE2212049A1 (de) Verfahren zur Herstellung einer Halbleiteranordnung und durch dieses Verfahren hergestellte Halbleiteranordnung
DE2923995A1 (de) Verfahren zum herstellen von integrierten mos-schaltungen mit und ohne mnos-speichertransistoren in silizium-gate-technologie
DE2728167A1 (de) Verfahren zur vorbereitung eines siliziumsubstrats fuer die herstellung von mos-bauelementen
EP0239652A1 (de) Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem bipolaren Planartransistor
DE2916098A1 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE2933849A1 (de) Verfahren zur herstellung von halbleiteranordnungen
DE2253702A1 (de) Verfahren zur herstellung einer halbleiteranordnung und durch dieses verfahren hergestellte halbleiteranordnung
DE2718894A1 (de) Verfahren zur herstellung einer halbleiteranordnung
DE3116268C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE3788120T2 (de) Verfahren zur herstellung gestapelter mos-strukturen.
DE2247975B2 (de) Verfahren zur Herstellung von Dünnschicht-Schaltungen mit komplementären MOS-Transistoren
DE3030385A1 (de) Mos-halbleitervorrichtung und verfahren zur herstellung derselben
DE2932928A1 (de) Verfahren zur herstellung von vlsi-schaltungen
EP0028786B1 (de) Ionenimplantationsverfahren
DE2111633A1 (de) Verfahren zur Herstellung eines Oberflaechen-Feldeffekt-Transistors

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
D2 Grant after examination
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: PHILIPS ELECTRONICS N.V., EINDHOVEN, NL

8327 Change in the person/name/address of the patent owner

Owner name: KONINKLIJKE PHILIPS ELECTRONICS N.V., EINDHOVEN, N

8339 Ceased/non-payment of the annual fee