DE3150222A1 - "verfahren zum herstellen einer halbleitervorrichtung" - Google Patents

"verfahren zum herstellen einer halbleitervorrichtung"

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Description

PHN 9922 / JJf. '23.5.1981
Verfahren zum Herstellen einer Halbleitervorrichtung
Die vorliegende Erfindung bezieht sich, auf ein Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Halbleiterkörper aus Silizium mit wenigstens einem Feldeffekttransistor mit isolierter Gate-Elektrode, wobei auf der Oberfläche des Siliziumkörpers eine Siliziumoxydschicht erzeugt wird, auf welcher Oxydschicht eine dotierte Siliziumschicht erzeugt wird, wonach die Siliziumschicht mit einer Maskierungsschicht versehen wird und durch Atzen die Maskierungsschicht und die darunterliegende Silizium— schicht in ein Muster das wenigstens eine Gate-Elektrode umfasst gebracht wird, und dann in die nicht unter der Siliziumschicht liegenden Teile der Siliziumoberfläche Stickstoff-Ionen implantiert werden, wonach durch thermische Oxydation die freiliegenden Teile des Siliziummusters oxydiert werden und dann in den nicht unter dem Siliziummuster liegenden Bereichen der Siliziumoberfläche durch Ionenimplantation Source— und Drainzonen gebildet werden. Ein Verfahren oben beschriebener Art ist aus der niederländischen Offenlegungsschrift Nr. 7902878 der Anmelderin bekannt.
Für das selbstregistrierende Herstellen von Feldeffekttransistoren mit isolierter Gate—Elektrode wurden mehrere Techniken entwickelt, die alle gemeinsam haben, dass die Gate-Elektrode, allein oder zusammen mit der darauf befindlichen, zur Bildung der Gate-Elektrode verwendeten Maske, als Dotierungsmaske beim Dotieren der Source- und Drainzonen verwendet wird. Die Gate-Elektrode besteht dabei in den meisten Fällen aus polykristallinem Silizium, und zum Vermeiden von Kurzschluss zwischen der Gate-Elektrode und den Source- und Drainzonen soll wenigstens der Rand der Gate-Elektrode, z.B. durch thermisches Oxydieren, mit einer Isolierschicht bedeckt werden. Um u.a. Probleme beim Dotieren der Source- und Drainzonen und bei
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der Bildung von Kontaktfenstern auf diesen Zonen zu beseitigen ist es dabei erwünscht, dass während der thermischen Oxydation der Gate-Elektrode die nicht unter der Gate-Elektrode befindlichen Bereiche der Siliziumoberfläche gegen diese Oxydation geschützt werden.
Nach einem ersten, aus der niederländischen Patentschrift Nr. 161305 der Anmelderin bekannten Verfahren kann dieses erzielt werden dadurch, dass vor der Bildung der Gate-Elektrode aus polykristallinem Silizium, die Siliziumoberfläche mit einer gegen Oxydation maskierenden, Siliziumnitrid enthaltenden Schicht bedeckt wird, auf welcher Schicht die Gate-Elektrode erzeugt wird, wonach die ganze Gate-Elektrode mit einer thermischen Oxydschicht bedeckt wird.
Dieses Verfahren weist u.a. den Nachteil auf, dass das Dielektrikum unter der Gate-Elektrode Siliziumnitrid enthält, was gegebenenfalls Anlass zu Instabilitäten und weiteren unerwünschten Effekten geben kann.
Darum ist ein zweites, in der obenerwähnten niederlandischen Offenlegungsschrift Nr. 7902878 der Anmelderin beschriebenes Verfahren entwickelt worden. Nach diesem Verfahren wird keine Siliziumnitridschicht verwendet, sondern es werden in den zur Bildung der Source- und Drainzonen bestimmten Oberflächenbereichen Stickstoffionen implantiert, wobei die Gate-Elektrode gegen diese Implantation maskiert wird. Bei der nachfolgenden thermischen Oxydation, wobei die ganze Gate-Elektrode mit einer Oxydschicht bedeckt wird, werden die neben der Gate-Elektrode liegenden, mit Stickstoffionen implantierten Bereiche der Siliziumoberfläche gegen Oxydation geschützt.
Zum selbstausrichtenden Herstellen von Feldeffekttransistoren mit sehr kleinen Abmessungen in monolithischen integrierten Schaltungen mit grosser Packungsdichte gibt keines dieser Verfahren eine befriedigende Lösung. Erstens soll die thermische Oxydation sehr genau kontrolliert werden damit das polykristalline Silizium nicht völlig durchoxydiert wird, wobei auch die Siliziumschicht verhältnismässig dick sein soll. Solche dicke Schichten sind
PHN 9922 £.£ - 23.5.1
'ν aber schwierig auf reproduzierbare Weise sehr schmal zu
ätzen. Andererseits soll das Oxyd auf der Gate-Elektrode auch nicht allzudünn sein. Eine aufgedampfte polykristalline Siliziumschicht hat nämlich eine rohe Oberfläche, und eine darauf angewachsene Oxydschicht weist, wenn sie zu dünn ist, Fehler ("pinholes") auf wodurch Kurzschluss mit z.B. einer auf dieser Oxydschicht liegenden Metallspur auftreten kann.
Eine dicke Oxydschicht auf der Gate-Elektrode hat aber wichtige Nachteile. Zur Festlegung der Schwellenspannung ist nämlich in den meisten Fällen eine Ionenimplantation im Kanalgebiet erforderlich. Bei Feldeffekt-"*""" transistoren mit sehr kleinen Abmessungen wird man diese
Implantation am liebsten möglichst spät durchführen um die
^ Zahl der darauffolgenden Erhitzungsschritte die ein unerwünschtes Weiterdiffundieren der bereits anwesenden Dotierungsatome zufolge haben können, möglichst gering zu halten. Man wird deshalb diese Implantation vorzugsweise erst nach dem Anbringen der Gate-Elektrode, und durch die Gate-Elektrode hindurch durchführen. In Anwesenheit einer dicken Oxydschicht auf der Gate-Elektrode aber ist dieses praktisch unmöglich. Schlussendlich kann das Vorhandensein dicker Silizium- und Siliziumoxydschichten Probleme schaffen in Bezug zur "Stufenbedeckung" durch später gebildete weitere Isolierschichten, wodurch u.a. eine die Gate-Elektrode oder die zum Siliziummuster gehörenden leitenden Verbindungsbahnen kreuzende Metallspur unterbrochen werden kann.
Die vorliegende Erfindung bezweckt u.a. ein
Verfahren zur selbstausrichtenden Herstellung einer HaIbleitervorrichtung mit einem elektrisch stabilen Feldeffekttransistor mit isolierter Gate-Elektrode von sehr kleinen Abmessungen zu schaffen, wobei eine gute Stufenbedeckung erzielt wird und wobei insbesondere auf der Gate-Elektrode
dicke Oxydschichten vermieden werden, und im Vergleich mit
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bekannten Verfahren eine genau ausgerichtete Kontaktfenster-
maskierung entfallen kann.
Die Erfindung stützt sich u.a. auf die Einsicht,
dass diese Aufgabe gelöst werden kann durch zweckmässige
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Anwendung einer Kombination von Stickstoffionenimplantation und Siliziumnitrid als oxydationshemmende Faktoren.
Nach der Erfindung ist ein Verfahren eingangs erwähnter Art dadurch gekennzeichnet, dass als Maskierungsschicht eine Siliziumnitrid enthaltende Schicht aufgebracht wird, die die darunterliegende Siliziumschicht gegen die erwähnte thermische Oxydation schützt.
Das erfindungsgemässe Verfahren weist wichtige Vorteile auf. Dadurch dass die Gate-Elektrode nicht in der Dickenrichtung oxydiert wird, kann für die Gate-Elektrode und für die Verbindungsleiter eine relativ dünne Siliziumschicht verwendet werden, die während des ganzen Prozesses ihre ursprüngliche Dicke beibehält. Da weiter eine Siliziumnitridschicht auch bei geringer Dicke eine genügende Dichte
aufweist und selbst wenn auf einer relativ rohen Oberfläche niedergeschlagen, keine Fehler aufweist, kann als Maskierung auf der Siliziumschicht auch eine relativ dünne Siliziumnitridschicht verwendet werden. Dadurch ergibt sich die Möglichkeit um ohne Probleme eine Ionenimplantation durch die Gate-Elektrode und durch die darauf befindliche Isolierschicht hindurch im Kanalgebiet durchzuführen zur Bestimmung der Schwellenspannung. Da sich unter der Gate-Elektrode kein Siliziumnitrid befindet wird eine stabile Charakteristik erhalten, während durch die relativ geringe Gesamtdicke der Siliziumschicht und der darauf liegenden Isolierschicht eine gute Stufenbedeckung durch weitere Isolierschichten und durch kreuzende Leiterspuren gesichert ist.
Die Erfindung schafft weiter die Möglichkeit, sehr
niedrige Stickstoffionendoses zu verwenden. Die Anmelderin
hat nämlich gefunden, dass die oxydationshemmende Wirkung der Stickstoffionen sehr abhängig ist von der Siliziumdotierung und dass eine solche Implantation bei einer
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relativ niedrigen Ionendosis von z.B. 3«10 Ionen pro cm oder weniger auf eine hochdotierte Gate-Elektrode aus poly-
kristallinem Silizium nicht mehr wirksam ist. Wenn aber die Source- und Drainzonen sehr flach, z.B. nur 0,3 bis 0,5/um tief sind, sind höhere Stickstoffionendoses unerwünscht wegen der hohen Dichte der dadurch verursachten Kristall-
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fehler. Darüber hinaus sollte dann noch auf die Gate-Elektrode zusätzlich eine weitere Isolierschicht aufgebracht werden zum Vermeiden von Kurzschluss mit kreuzenden Leiterbahnen.
Nach einer wichtigen Weiterbildung wird nach der Bildung der Source- und Drainzonen über die ganze Oberfläche eine weitere Isolierschicht, z.B. eine pyrolitisch niedergeschlagene Siliziumoxydschicht angebracht, in welcher Schicht dann Kontaktfenster geätzt werden. Da die Atzgeschwindigkeit von Siliziumoxyd und Siliziumnitrid bei den meisten Atzprozessen stark verschieden ist, wird das Siliziummuster an Stellen die unter dem Nitrid liegen gegen diesen Atzprozess maskiert werden, wodurch diese Maskierungs- und Atzstufen weniger kritisch sind als wenn
^ z.B. das Siliziummuster nur mit einer Oxydschicht bedeckt ist.
Von besonderem Interesse ist die Erfindung für die Herstellung von integrierten Schaltungen mit komplementären Feldeffekttransistoren mit isolierter Gate-Elek-
^O tröde, wobei beide Transistoren von einem Muster aus wenigstens teilweise versenktem Oxyd umgeben sind und wobei einer der Transistoren angeordnet ist in einem Gebiet das innerhalb des Halbleiterkörpers völlig von einem Substratgebiet des entgegengesetzten Leitungstyps umgeben ist und
damit einen auf dem versenkten Oxydmuster endenden pn-übergang bildet. Die Kompaktheit einer derartigen Struktur kann, ausser durch die bereits erwähnte Massnahme, noch erheblich verbessert werden durch Anwendung von mit Bor und mit Phosphor dotierten kanalunterbrechenden Zonen, wie dieses nachher noch weiter beschrieben wird.
Vorzugsweise besteht die Maskierungsschicht auf
dem Siliziummuster aus einer sehr dünnen thermischen Oxydschicht und einer darauf liegenden Siliziumnitridschicht. Dabei beträgt die Dicke der Nitridschicht vorzugsweise höchstens ÖO nm, die Dicke der thermischen Oxydschicht höchstens 20 nm und die Dicke des Siliziummusters höchstens 350 nm. Derart dünne Schichten können leicht sehr schmal geätzt werden.
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Die Erfindung wird jetzt weiter beschrieben, an Hand der Zeichnungen. Es zeigen:
Fig. 1 bis 15 schematisch im Querschnitt aufeinanderfolgende Stufen des Verfahrens zum Herstellen einer Halbleitervorrichtung nach der Erfindung;
Fig. 16 schematisch in Draufsicht die fertige Vorrichtung; Fig. 15 zeigt einen Schnitt entlang der Linie XV-XV,
Fig. 17 einen Teildurchschnitt entlang der Linie XVII-XVII.
Die Figuren sind rein schematisch und nicht masstäblich gezeichnet. Im Querschnitt sind Halbleiterzonen des gleichen Leitungstyps in derselben Richtung schraffiert. Übereinstimmende Teile haben in der Regel die gleichen Bezugszeichen.
Die Fig. 1 bis 15 zeigen schematisch im Querschnitt aufeinanderfolgende Stufen des Verfahrens nach der Erfindung. In diesem Beispiel werden komplementäre Feldeffekttransistoren mit isolierter Gate-Elektrode hergestellt, obwohl das er findung s gemäs s e Verfahren auch zur Herstellung von einzelnen Feldeffekttransistoren besonders geeignet ist. Ausgegangen wird (siehe Fig.i) von einem scheibenförmigen Siliziumkörper 1, in diesem Beispiel eine η-Typ Siliziumplatte mit einem spezifischen Widerstand von etwa k Ohm cm (Dotierung etwa 1,2.10 Atome/cm3), mit einer Dicke von etwa 5OO/um und mit einer ^100^ orientierten Oberfläche 2, Die Oberfläche 2 wird durch thermische Oxyüation mit einer dünnen Oxydschicht 3 (Dicke etwa 30 nm) bedeckt. Darauf wird in an sich bekannter Weise aus einem Gasgemisch von NH„ und Silan (SiH.) eine etwa 120 nm dicke Siliziumnitridschicht k niedergeschlagen.
Zur Bildung eines Oxydmusters wird nun die Siliziumnitridschicht h in den Bereichen wo die komplementären Feldeffekttransistoren anzubringen sind bedeckt mit einer Photolackmaske 5 (Fig. 1)
Dann werden die nicht von der Photolackmaske 5 Gedeckten Teile der Schichten 3 und k durch Atzen entfernt. Das Atzen kann auf beliebige Weise, z.B. mittels Atzflussigkeiten bekannter Art geschehen. Vorzugsweise wird aber die
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Siliziumnitridschicht 4 durch. Atzen in einem Plasma entfernt, wonach die Oxydschicht 3 durch Atzen in einer gepufferten HF-Lösung entfernt wird.
Nach dem Entfernen der Photolackschicht in einem Sauerstoffplasma wird dann zur Bildung von kanalunterbrechenden Zonen 7 eine Implantation von Donorionen 6 durchgeführt, gegen welche Implantation die Schichten 3 und 4 maskieren, siehe Fig. 2. Als Donorionen können z.B. Arsenionen verwendet werden. Vorzugsweise werden in diesem W Beispiel aber Phosphorionen implantiert, aus Gründen die später erklärt werden. Die Implantation findet statt bei einer Energie von 50 keV und mit einer Dosis von 3·1θ' Pn,-Ionen/cm2.
Durch thermisches oxydieren in einem Sauerstoffes Wasserstoffgemisch bei 115O°C während etwa 20 Minuten wird nun in den nicht von der Anti-Oxydationsmaske (3» 4) bedeckten Oberflächenteilen eine teilweise im Siliziumkörper versenkte Oxydschicht 8 erzeugt, siehe Fig. 3· Dabei werden die kanalunterbrechenden Zonen 7 tiefer im Körper eindiffundiert.
Dann wird eine Atzmaske 9 aus Photolack gebildet,
die an der Stelle eines ersten anzubringenden Feldeffekttransistors die Anti-Oxydationsmaske (3, 4) und ein diese umgebender Randteil des Oxydmusters freilässt, und es werden die nicht von der Maske bedeckten Teile des Oxydmusters 8 durch Atzen mit einer gepufferten HF-Lösung entfernt. Dann wird (siehe Fig. 4) eine Implantation mit Borionen 10 (B-jt» 120 keV, 4.10 Ionen/cm2) durchgeführt. Die Ionen dringen durch die Schichten 3 und 4 hindurch, nicht aber in den unter der Photolackmaske 9 liegenden Bereichen hinein. Diese Implantation dient zur Bildung der p-Typ Wanne 11 die dann, nach Entfernen der Photolackmaske 9 in einem Säuerstoffplasma, bei 115O°C während etwa 15 Stunden weiter eindiffundiert wird. Diese Diffusion findet fast völlig in Stickstoff statt, fängt aber an bei 9000C während 7 Minuten in Sauerstoff wobei auf der Siliziumoberfläche eine etwa 30 nm dicke Oxydschicht 12 gebildet wird (siehe Fig. 5)·
PHN 9922 £" -////_ 23.5.1981
Nach diesem Diffusionsschritt wird eine weitere Borimplantation zur Bildung einer kanalunterbrechenden Zone 13 in der ¥anne 11 durchgeführt. Für diese Implantation werden BF2-Ionen 14 mit einer Dosis von 3,5.10 Ionen/cm2 und einer Energie von 65 keV verwendet. Die Ionendoses zum Erzeugen der kanalunterbrechenden Zonen 7 und 13 werden so gewählt, dass in der fertigen Vorrichtung die parasitäre Schwellenspannung, wobei über einer isolierten Leiterbahn in der unterliegenden Siliziumoberfläche ein Inversionskanal gebildet wird etwa 15 Volt beträgt. Die BF -Implantation wird von den Schichten "5 ,h und 8 maskiert, dringt aber durch die dünne Oxydschicht 12 hindurch.
Dann wird mittels einer weiteren Oxydation bei 1OOO0C während 6 Stunden das Oxydmuster 8 bis auf etwa 900 nm verdickt, wobei eine weitere Eindiffusion der Wanne (Fig. 6) stattfindet.
Sehr wichtig ist, dass während aller bisher beschriebenen Temperaturbehandlungen die Wand der Wanne 11 wenigstens in der Nähe der Oberfläche sich praktisch nicht in seitlicher Richtung verschiebt. Das rührt daher, dass Phosphor und Bor in Silizium bei der gleichen Temperatur praktisch gleiche Diffusionskoeffizienten aufweisen. Die seitliche Diffusion der aneinander grenzenden Zonen 7 und bzw. 7 und 11 wird daher weitgehend kompensiert und der
^ pn-Ubergang 14 steht am Rande der Wanne nahezu senkrecht auf der Oberfläche. Der Umriss der Wanne bleibt daher praktisch zusammenfallend mit dem Rand des in der Photolackmaske 9 gebildeten Implantationsfensters. Der von der Wanne beanspruchte Raum wird dadurch beträchtlich beschränkt
ou gegenüber bekannten Verfahren, bei denen keine Bor- und Phosphor— dotierten angrenzenden kanalunterbrechenden Zonen verwendet werden.
Die Nitridschicht h wird nun in einem Plasma entfernt (siehe Fig. 6) und anschliessend wird die verbleibende Oxydschicht 3 durch Atzen in einer gepufferten HF-Lösung entfernt. Dieser letzte Atzprozess wird fortgesetzt bis etwa 100 nm vom Oxydmuster 8 abgetragen ist (Fig. 7)· Dadurch wird der Rand des Oxydmusters steiler, was in den
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nächsten Schritten zu einer besseren Definition und Reproduzierbarkeit der anzubringenden Source- und Drainzonen sowie aucii zum Vermeiden von Kurzschlüssen beiträgt.
Dieses Verfahren zum Herstellen der Wanne und der kanalunterbrechenden Zonen 7 und 13 ist nicht nur wichtig in Verbindung mit dem hier beschriebenen Beispiel, sondern auch von Interesse in allen Fällen wo eine derartige Wannen-Struktur mit kanalunterbrechenden Zonen verwendet wird.
In den unbedeckten Oberflächenbereichen der Wanne und des Substratgebietes 1 werden nun komplementäre Feldeffekttransistoren mit isolierter Gate-Elektrode gebildet. Dazu wird zuerst auf diesen Oberflächenbereichen eine Siliziumoxydschichfc 15 (das Gate-Oxyd) erzeugt mittels thermischer Oxydation, siehe Fig. 8. Die Dicke der Schicht beträgt etwa 50 nm.
Auf dieser Oxydschicht 15 wird eine polykristalline
dotierte Siliziumschicht 16 niedergeschlagen unter Anwendung üblicher Techniken. Die Siliziumschicht 16 hat eine Dicke von etwa 300 nm. Sie wird entweder während des Aufwachsens oder nachträglich mit Phosphor dotiert bis der Schichtwiderstand etwa 30 Ohm pro Quadrat beträgt. In diesem Beispiel wird die Dotierung der Schicht i6 mittels Diffusion aus PH^ und Sauerstoff in einem Diffusionsofen vorgenommen. Nach Entfernen der dabei entstandenen Phosphorglasschicht wird auf der stark η-dotierten Siliziumschicht 16 mittels einer leichten thermischen Oxydation eine sehr dünne Oxydschicht von etwa 15 nm Dicke (in der Zeichnung nicht angegeben) erzeugt und darauf wird eine ^3 nm dicke Silizium— nitridschicht niedergeschlagen. Die Siliziumnitridschicht mit der unterliegenden sehr dünnen Oxydschicht bildet eine gegen Oxydation schützende Maskierungsschicht, in der Zeichnung mit 17 bezeichnet.
Auf der Maskierungsschicht 17 wird eine. Photolackmaske 18 erzeugt an den Stellen wo sich aus der Schicht ein Siliziummuster bilden soll, das heisst an den Stellen der Gate-Elektroden und der leitenden Verbindungsbahnen. Dann werden (siehe Fig.9) durch Atzen die Maskierungsschicht 17 und die darunterliegende Siliziumschicht 16 in Form
PHN 9922 \ßf Λ/1 23.5.1981
eines Musters mit Gate-Elektroden 16 A und 16 B und Verbindungsleiter 16 C gebracht. Das Atzen wird wegen der kleinen Breite-Abmessungen des Siliziummusters vorzugsweise völlig in einem Plasma durchgeführt.
Nach Entfernen der Photolackmaske 18 werden in den nicht unter der Siliziumschicht 16 liegenden Teilen der Siliziumoberfläche Stickstoff-(ΝΪ)-Ionen 19 implantiert mit einer Dosis von etwa 2,5«1015 Ionen/cm2 bei einer Energie von 100 keV. Wegen der geringen Tiefe der anzubringenden Source- und Drain-Zonen wird die Stickstoffionendosis niedrig und vorzugsweise zwischen 2.10 und 3.10 cm gewählt. Die anti-oxydierende Wirkung ist dann befriedigend und die Kristallbeschädigung dringt nicht zu tief in das Silizium ein. Die Stcikstoffionen dringen durch die Oxyd- ™ schicht 15 in das Silizium ein.
Dann wird thermisch oxydiert in einer Sauerstoffatmosphäre mit etwa 13$ Wasserstoff, bei 1050°C während etwa 3 Stunden. Die mit Stickstoffionen implantierten Siliziumbereiche, die relativ schwach dotiert sind, werden praktisch nicht oxydiert. Die nicht implantierte und nicht vom Siliziumnitrid bedeckten Ränder des Siliziummusters aber werden mit einer etwa 300 nm dicken Oxydschicht 20 bedeckt (siehe Fig. 1θ).
Auf der Oberfläche wird dann eine nicht kritische Photolackmaske 21 erzeugt (Fig. 11) die wenigstens den Bereich des anzubringenden p-Kanaltransistors bedeckt und den Bereich des anzubringenden η-Kanaltransistors freilässt. Durch Implantieren von Arsenionen 22 (Dosis 2.10 cm" , Energie I50 keV). werden dann die η-Typ Source- und Drain-Zonen 23, 2k des η-Kanal transistors in der Wanne 11 gebildet. Dann wird die Maske 21 in einem Sauerstoffplasma entfernt und wird (siehe Fig.12) eine neue nicht kritische Photolackmaske 25 aufgebracht die wenigstens den Bereich des n-Kanaltransistors bedeckt und den Bereich des p-Kanaltransistors freilässt. Durch Implantieren von BF* Ionen
/· 1 k - 2 λ
(Dosis 5.10 cm , Energie I50 keV) werden dann die Source- und Drain-Zonen 27, 28 vom p-Kanaltransistor gebildet. Bei den Source- und Drainimplantationen die oxydierten
PHN 9922 Vr-AU^ 23.5-1981
und mit Siliziumnitrid bedeckten Gate-Elektroden als Implant ations-Maskierung.
Wegen der geringen Eindringtiefe (etwa 0,2,um) der implantierten Source- und Drainzonen ist eine getrennte Maskierung für die Implantation der η-Kanal und der p-Kanal Source- und Drainzonen erforderlich..
Ohne Entfernen der Photolackmaske 25 wird nun zur Bestimmung der Schwellenspannung des p-Kanaltransistors gemäss den Pfeilen 26 eine weitere Implantation, diesmal von B 11-Borionen vorgenommen mit einer derartigen Energie, z.B. 18O keV, dass die Ionen durch die Maskierungssch.ic.frt und durch die Gate-Elektrode 16B und das Gate-Oxyd 15 hindurch im Kanalgebiet hineindringen. Wegen der relativ geringen Dicke der Schichten 17 und i6 sind dazu keine
" allzu grosse Energien erforderlich. Das erfindungsgemässe Verfahren schafft daher die Möglichkeit, ohne zusätzliche Maskierung und erst in einer der letzten Verfahrensstufen die Implantation zur Festlegung der Schwellenspannung durchzuführen.
Die Photolackmaske 25 wird wieder in einem Sauerstoffplasma entfernt und eine neue Photolackmaske 29 wird aufgebracht (Fig. 13). Mit Hilfe dieser Maske wird nun an den zu kontaktierenden Stellen des Siliziummusters 16 die Maskierungsschicht 17 entfernt durch Atzen der Siliziumnitridschicht in einem Plasma und durch Abätzen der darunterliegenden 15 um dicken Oxydschicht in einer gepufferten HF-Lösung. Die 300 nm dicke Oxydschicht 20 am Rande des Siliziummusters 16 bleibt dabei wenigstens zum Teil beibehalten. Über die ganze Oberfläche wird dann, nach Entfernen der Photolackmaske 29 in einem Sauerstoffplasma, eine weitere Isolierschicht, in diesem Beispiel eine pyrolitisch aufgebrachte Oxydschicht 30 erzeugt, siehe Fig. 14. Danach erfolgt eine "Getter"- und Eindiffusionsstufe wobei gleichzeitig die implantierten Zonen ausgebeizt werden und die Source- und Drainzonen ihre endgültige Dicke von etwa 0,5/um erhalten. Dazu wird die Siliziumplatte bei einer Temperatur von 100O0C in einer Atmosphäre von PH„+0o+N2 aufgeheizt während etwa 30 Minuten. Dann wird (siehe Fig.i4)
PHN 9922 V^ ^ 4S^ 23.5.1981
als nächster Schritt eine Photolackmaske 315 die Kontaktmaske, aufgebracht und in dem dadurch freigelassenen Kontaktfenster wird die Oxydschicht 30 auf den Oberflächen der Source- und ürainzonen und auf den zu kontaktierenden Stellen des Siliziummusters 16 entfernt und in üblicher Weise die Metallisierung 32, nach Entfernen der Photolack— maske 31, angebracht (Fig„ I5).
Die endgültig erhaltene Struktur ist in Fig. in Draufsicht, und die Fig. 15 im Querschnitt längs der Linie XV-XV von Fig. 16, dargestellt= In Fig. 16 wurden die Umrisse der Metallisierung 32 gestrichelt, die Umrisse des Siliziummusters 16 durch gezogene Linien angegeben. Die Kontaktfenster sind mit diagonalen Linien angedeutet. Wie aus Fig. 16 hervorgeht, sind in den Source-Zonen 23 und 27 Bereiche K1 und K2 ausgespart wo die Wanne 11 bzw. das Substratgebiet 1 an die Oberfläche tritt und dort von der Source-Metallisierung kontaktiert wird. Vorteilhaft wird eine Metallisierung mit Aluminium das 0, 5fo Silizium enthält und mit einer Dicke von etwa 1,2/um aufgespritzt wird, durchgeführt. Die Metallschicht 32 kann z.B. mit einer Photolackmaske und Plasma-ätzen definiert werden. In bestimmten Schaltungen kann es wichtig sein einen spannungsunabhängigen Kondensator vorhanden zu haben. Das erfindungsgemässe Verfahren bietet die Möglichkeit dazu ohne zusätzliche Verfahrensstufen. Wenn z.B. auf der Leitungsbahn 16C aus polykristallinem Silizium (Fig. i4) die Maskierungsschicht 17 an einer bestimmten Stelle nicht entfernt wird, kann die Metallisierung 32, statt direkt auf dem Silizium, auf der Nitridschicht angebracht werden.
Siehe Fig. 17 die einen Schnitt längs der Linie XVII-XVII von Fig. 16 darstellt. Die Struktur (16C, 17, 32) bildet dann einen spannungsunabhängigen Kondensator mit 16C und als Kondensatorplatten und die Schicht 17 als Dielektrikum. Obwohl im obenstehenden Beispiel die Herstellung komplementärer Feldeffekttransistoren beschrieben ist, kann das erfindungsgemässe Verfahren \vobei als Anti-Oxydationsmittel sowohl Sticks toffionenimplantation als Siliziumnitridmaskierung in geeigneter Kombination verwendet
PHN 9922 V3- ^jQ „ 23.5.198I
werden auch sehr vorteilhaft für die Herstellung von Vorrichtungen mit nur η-Kanal- oder nur p-Kanaltransistoren angewandt werden. Auch ist die Erfindung nicht beschränkt auf die Herstellung von Transistoren vom Anreicherungstyp.
Wenn z.B. vor dem Anbringen der Gate-Oxydschicht I5 eine Oberflächenlcanalsdiicht vom gleichen Leitungstyp wie die Source- und Drainzonen in der freiliegenden Siliziumoberfläche implantiert wird, können die weiteren Verfahrensschritte gleich, wie im obenstehenden Beispiel zur Herstellung
^ eines Feldeffekttransistors vom Verarmungstyp durchgeführt werden.
Das erfindungsgemässe Verfahren ist insbesondere
von Bedeutung in Verbindung mit der Verwendung eines wenigstens teilweise versenkten Oxydmusters wie an Hand der Figuren beschrieben. Dadurch, wird eine möglichst grosse Packungsdichbe erreicht. Die Erfindung kann aber auch, in Abwesenheit eines solchen Oxydmusters sehr vorteilhaft angewendet werden.
An Stelle der erwähnten Siliziumnitridschichten können auch oxydationsverhindernde Schichten die nicht ausschliesslich aus Si„N. bestehen, verwendet werden, wie z.B. Siliziumoxydnitridschichten die ausser Sx„N. auch Sauerstoff enthalten.
Leerseite

Claims (1)

  1. PHN 9922 Vf 23.5.1981
    PATENTANSPRÜCHE
    Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Halbleiterkörper aus Silizium mit wenigstens einem Feldeffekttransistor mit isolierter Gate-Elektrode, wobei auf der Oberfläche des Siliziumkörpers eine Siliziumoxydschicht erzeugt wird, auf welcher Oxydschicht eine dotierte Siliziumschicht erzeugt wird, wonach die Siliziumschicht mit einer Maskierungsschicht versehen wird und durch Atzen die Maskierungsschicht und die darunterliegende Siliziumschicht in einem Muster das wenigstens eine Gate-
    W Elektrode umfasst gebracht wird, und dann in die nicht unter der Siliziumschicht liegenden Teile der Siliziumoberfläche Stickstoffionen implantiert werden, wonach durch thermische Oxydation die freiliegenden Teile des Siliziummusters oxydiert werden und dann in nicht unter dem Siliziummuster liegenden Bereichen der Siliziumoberfläche durch
    Ionenimplantation Source- und Drainzonen gebildet werden, v
    dadurch gekennzeichnet, dass als Maskierungsschicht eine Siliziumnitrid enthaltende Schicht aufgebracht wird, die die darunterliegende Siliziumschicht gegen die erwähnte thermische Oxydation schützt.
    2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Maskierungsschicht eine auf der Siliziumschicht liegende thermische Oxydschicht und eine darauf liegende Siliziumnitridschicht enthält.
    3. Verfahren nach Anspruch 1 oder 2 dadurch gekennzeichnet, dass die Maskierungsschicht an einer ausser des Feldeffekttransistors liegenden Stelle mit einer leitenden Schicht bedeckt wird, welche leitende Schicht zusammen mit der unterliegenden Siliziumschicht die Platten eines spannungsunabhängigen Kondensators bildet von·, dem die
    Maskierungsschicht das Dielektrikum bildet. *>
    h. Verfahren nach einem der vorhergehenden Ansprüche dadurch gekennzeichnet, dass zur Festlegung der Schwellen- *'
    PHN 9922 V^-J? 23.5.1981
    spannung des Feldeffekttransistors Ionen durch die Maskierungsschicht und durch die Gate-Elektrode hindurch im Kanalgebiet implantiert werden.
    5. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die Dicke der thermischen Oxydschicht höchstens 20 nm, die Dicke der Siliziumnitridschicht höchstens 6θ nm und die Dicke der Siliziumschicht höchstens 350 nm beträgt.
    6. Verfahren nach einem der vorhergehenden Ansprüche dadurch gekennzeichnet, dass die Stickstoffionenimplanra-
    ^ tion mit einer Dosis von wenigstens 2.10 Ionen/cm2 und
    15 ii
    höchstens 3-10 Ionen/cm durchgeführt wird.
    7. Verfahren nach einem der vorhergehenden Ansprüche dadurch gekennzeichnet, dass nach der Bildung der Source- und Drainzonen auf der Oberfläche eine weitere Isolier-
    '5 schicht erzeugt wird, in welche Kontaktfenster geätzt werden.
    8. Verfahren nach Anspruch 7 dadurch gekennzeichnet, dass vor dem Anbringen der weiteren Isolierschicht die Maskierungsschicht örtlich vom Siliziummuster entfernt wird.
    9. Verfahren nach einem der vorhergehenden Ansprüche
    dadurch gekennzeichnet, dass zwei komplementäre Feldeffekttransistoren mit isolierter Gate-Elektrode gebildet werden, wobei um jeden Transistor herum ein wenigstens teilweise versenktes Oxydmuster gebildet wird und wobei der erste Transistor in einem Substratgebiet des ersten Leitungstyps erzeugt wird, und der zweite Transistor in einer Wanne des zweiten, entgegengesetzten Leitungstyps, die innerhalb des Halbleiterkörpers völlig vom Substratgebiet umgeben ist und damit einen am Oxydmuster endenden pn-übergang
    bildet, erzeugt wird.
    10. Verfahren nach Anspruch 9» dadurch gekennzeichnet, dass ausgegangen wird von einem n—Typ Siliziumsubstrat, das auf der Oberfläche im Bereich der zu bildenden Feldeffekttransistoren eine oxydationsverhindernde Maske erzeugt wird, dass dann die nichtmaskierten Oberflächenbereiche einer Phosphorionenimplantation ausgesetzt werden und danach zur Bildung eines teilweise versenkten Oxydmusters thermisch oxydiert werden, dass dann eine Atzmaske aufgebracht wird, die an der Stelle des ersten Transistors die oxydations-
    PHN 9922 X? 2 23.5.1981
    verhindernde Maske, sowie einen umringenden Randbereich des Oxydmusters freilässt, dass dann der unbedeckte Teil des Oxydmusters durch Atzen entfernt wird und durch die oxydationsverhindernde Maske hindurch und im von der Atzmaske unbedeckten Bereich eine erste Borionenimplantation durchgeführt wird, und nach Entfernen der Atzmaske die Boratome weiter eindiffundiert werden, wonach im nicht von der oxydationsverhindernden Maske und vom Oxydmuster bedeckten Bereich eine zweite Borionenimplantation mit
    W höherer Dosis und niedriger Energie als die erste Borimplantation durchgeführt wird, dass dann mittels einer weiteren thermischen Oxydation das Oxydmuster vervollständigt wird und danach die unter der oxydationsverhindernden Maske liegenden Oberflächenbereiche freigelegt, und in diesen Bereichen die Feldeffekttransistoren gebildet werden,
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SE (2) SE8107651L (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3402653A1 (de) * 1984-01-26 1985-08-01 Siemens AG, 1000 Berlin und 8000 München Verfahren zur herstellung speziell dotierter bereiche in halbleitermaterial

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4517729A (en) * 1981-07-27 1985-05-21 American Microsystems, Incorporated Method for fabricating MOS device with self-aligned contacts
GB2117175A (en) * 1982-03-17 1983-10-05 Philips Electronic Associated Semiconductor device and method of manufacture
US4535531A (en) * 1982-03-22 1985-08-20 International Business Machines Corporation Method and resulting structure for selective multiple base width transistor structures
US4507847A (en) * 1982-06-22 1985-04-02 Ncr Corporation Method of making CMOS by twin-tub process integrated with a vertical bipolar transistor
NL8202686A (nl) * 1982-07-05 1984-02-01 Philips Nv Werkwijze ter vervaardiging van een veldeffektinrichting met geisoleerde stuurelektrode, en inrichting vervaardigd volgens de werkwijze.
JPS5955054A (ja) * 1982-09-24 1984-03-29 Hitachi Ltd 半導体装置の製造方法
JPS5972759A (ja) * 1982-10-20 1984-04-24 Toshiba Corp 半導体装置の製造方法
US4462151A (en) * 1982-12-03 1984-07-31 International Business Machines Corporation Method of making high density complementary transistors
US4503601A (en) * 1983-04-18 1985-03-12 Ncr Corporation Oxide trench structure for polysilicon gates and interconnects
US4481705A (en) * 1983-06-14 1984-11-13 Advanced Micro Devices, Inc. Process for doping field isolation regions in CMOS integrated circuits
NL188923C (nl) * 1983-07-05 1992-11-02 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
US4727044A (en) 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
US4567640A (en) * 1984-05-22 1986-02-04 Data General Corporation Method of fabricating high density CMOS devices
JPS62500340A (ja) * 1984-09-28 1987-02-05 モトロ−ラ・インコ−ポレ−テツド 電荷蓄積空乏領域放電保護装置及び方法
USH569H (en) 1984-09-28 1989-01-03 Motorola Inc. Charge storage depletion region discharge protection
NL8501992A (nl) * 1985-07-11 1987-02-02 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
US4713329A (en) * 1985-07-22 1987-12-15 Data General Corporation Well mask for CMOS process
FR2591800B1 (fr) * 1985-12-18 1988-09-09 Bois Daniel Procede de fabrication d'un caisson et eventuellement de zones d'isolation electriques d'un circuit integre, notamment de type mos
US4774197A (en) * 1986-06-17 1988-09-27 Advanced Micro Devices, Inc. Method of improving silicon dioxide
US4801555A (en) * 1987-01-14 1989-01-31 Motorola, Inc. Double-implant process for forming graded source/drain regions
JPS6477956A (en) * 1987-09-19 1989-03-23 Nec Corp Manufacture of complementary mos transistor
US4786609A (en) * 1987-10-05 1988-11-22 North American Philips Corporation, Signetics Division Method of fabricating field-effect transistor utilizing improved gate sidewall spacers
US4888988A (en) * 1987-12-23 1989-12-26 Siemens-Bendix Automotive Electronics L.P. Silicon based mass airflow sensor and its fabrication method
US4870745A (en) * 1987-12-23 1989-10-03 Siemens-Bendix Automotive Electronics L.P. Methods of making silicon-based sensors
US4925806A (en) * 1988-03-17 1990-05-15 Northern Telecom Limited Method for making a doped well in a semiconductor substrate
US4968641A (en) * 1989-06-22 1990-11-06 Alexander Kalnitsky Method for formation of an isolating oxide layer
US5559044A (en) * 1992-09-21 1996-09-24 Siliconix Incorporated BiCDMOS process technology
US5532177A (en) * 1993-07-07 1996-07-02 Micron Display Technology Method for forming electron emitters
US5316965A (en) * 1993-07-29 1994-05-31 Digital Equipment Corporation Method of decreasing the field oxide etch rate in isolation technology
US5596218A (en) * 1993-10-18 1997-01-21 Digital Equipment Corporation Hot carrier-hard gate oxides by nitrogen implantation before gate oxidation
US5308787A (en) * 1993-10-22 1994-05-03 United Microelectronics Corporation Uniform field oxidation for locos isolation
US5364804A (en) * 1993-11-03 1994-11-15 Taiwan Semiconductor Manufacturing Company Nitride cap sidewall oxide protection from BOE etch
KR0138234B1 (ko) * 1994-02-24 1998-04-28 김광호 고전압 모오스 트랜지스터의 구조
KR0136935B1 (ko) * 1994-04-21 1998-04-24 문정환 메모리 소자의 제조방법
US5532175A (en) * 1995-04-17 1996-07-02 Motorola, Inc. Method of adjusting a threshold voltage for a semiconductor device fabricated on a semiconductor on insulator substrate
US5885877A (en) * 1997-04-21 1999-03-23 Advanced Micro Devices, Inc. Composite gate electrode incorporating dopant diffusion-retarding barrier layer adjacent to underlying gate dielectric
US6080629A (en) * 1997-04-21 2000-06-27 Advanced Micro Devices, Inc. Ion implantation into a gate electrode layer using an implant profile displacement layer
US5907777A (en) * 1997-07-31 1999-05-25 International Business Machines Corporation Method for forming field effect transistors having different threshold voltages and devices formed thereby
US6121124A (en) * 1998-06-18 2000-09-19 Lucent Technologies Inc. Process for fabricating integrated circuits with dual gate devices therein
US6380055B2 (en) 1998-10-22 2002-04-30 Advanced Micro Devices, Inc. Dopant diffusion-retarding barrier region formed within polysilicon gate layer
US6724053B1 (en) 2000-02-23 2004-04-20 International Business Machines Corporation PMOSFET device with localized nitrogen sidewall implantation
US6521469B1 (en) 2000-09-25 2003-02-18 International Business Machines Corporation Line monitoring of negative bias temperature instabilities by hole injection methods
KR20030038725A (ko) * 2001-07-03 2003-05-16 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 상이한 두께의 게이트 산화물을 갖는 ｍｏｓ 트랜지스터를구비한 반도체 디바이스의 제조 방법
JP2015118974A (ja) * 2013-12-17 2015-06-25 シナプティクス・ディスプレイ・デバイス合同会社 半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2414033A1 (de) * 1973-03-23 1974-10-03 Mitsubishi Electric Corp Verfahren zur herstellung von halbleiterelementen
DE2616677A1 (de) * 1975-04-25 1976-11-04 Hitachi Ltd Verfahren zur herstellung einer halbleitervorrichtung mit flacher oberflaeche
NL7902878A (nl) * 1979-04-12 1980-10-14 Philips Nv Werkwijze ter vervaardiging van een halfgeleider- inrichting.

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL161305C (nl) * 1971-11-20 1980-01-15 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderin- richting.
US3999213A (en) * 1972-04-14 1976-12-21 U.S. Philips Corporation Semiconductor device and method of manufacturing the device
DE2438256A1 (de) * 1974-08-08 1976-02-19 Siemens Ag Verfahren zum herstellen einer monolithischen halbleiterverbundanordnung
JPS5197385A (en) * 1975-02-21 1976-08-26 Handotaisochino seizohoho
NL7506594A (nl) * 1975-06-04 1976-12-07 Philips Nv Werkwijze voor het vervaardigen van een halfge- leiderinrichting en halfgeleiderinrichting ver- vaardigd met behulp van de werkwijze.
JPS5293278A (en) * 1976-01-30 1977-08-05 Matsushita Electronics Corp Manufacture for mos type semiconductor intergrated circuit
US4183040A (en) * 1976-02-09 1980-01-08 International Business Machines Corporation MOS RAM with implant forming peripheral depletion MOSFET channels and capacitor bottom electrodes
NL7604986A (nl) * 1976-05-11 1977-11-15 Philips Nv Werkwijze voor het vervaardigen van een halfgeleider- inrichting, en inrichting vervaardigd door toe- passing van de werkwijze.
JPS5327375A (en) * 1976-08-26 1978-03-14 Fujitsu Ltd Production of semiconductor device
US4221045A (en) * 1978-06-06 1980-09-09 Rockwell International Corporation Self-aligned contacts in an ion implanted VLSI circuit
JPS5529116A (en) * 1978-08-23 1980-03-01 Hitachi Ltd Manufacture of complementary misic
US4266985A (en) * 1979-05-18 1981-05-12 Fujitsu Limited Process for producing a semiconductor device including an ion implantation step in combination with direct thermal nitridation of the silicon substrate

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2414033A1 (de) * 1973-03-23 1974-10-03 Mitsubishi Electric Corp Verfahren zur herstellung von halbleiterelementen
DE2616677A1 (de) * 1975-04-25 1976-11-04 Hitachi Ltd Verfahren zur herstellung einer halbleitervorrichtung mit flacher oberflaeche
NL7902878A (nl) * 1979-04-12 1980-10-14 Philips Nv Werkwijze ter vervaardiging van een halfgeleider- inrichting.

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Buch Dr. Harth: "Halbleitertechnologie", B.G. Teubner, Stuttgart, 1972, S. 111-115 *
US-Z "IBM Technical Disclosure Bulletin", Bd. 20, Nr. 4, September 1977, S. 1617-1621 *
US-Z "IEEE Journal of Solid-State Circuits", Bd. SC-15, Nr. 4, August 1980, S. 417-423 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3402653A1 (de) * 1984-01-26 1985-08-01 Siemens AG, 1000 Berlin und 8000 München Verfahren zur herstellung speziell dotierter bereiche in halbleitermaterial

Also Published As

Publication number Publication date
IE52980B1 (en) 1988-04-27
NL8006996A (nl) 1982-07-16
FR2496983B1 (fr) 1987-10-09
CA1176761A (en) 1984-10-23
IE813007L (en) 1982-06-23
US4420872A (en) 1983-12-20
IT8125693A0 (it) 1981-12-18
SE458243B (sv) 1989-03-06
DE3150222C2 (de) 1986-02-06
AU545265B2 (en) 1985-07-04
AU7873381A (en) 1982-07-01
GB2090062B (en) 1985-02-13
GB2090062A (en) 1982-06-30
SE8107651L (sv) 1982-06-24
JPS57133678A (en) 1982-08-18
FR2496983A1 (fr) 1982-06-25
NL187328C (nl) 1991-08-16
CH657229A5 (de) 1986-08-15
IT1195242B (it) 1988-10-12
JPS6151435B2 (de) 1986-11-08

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