KR20030038725A - 상이한 두께의 게이트 산화물을 갖는 ｍｏｓ 트랜지스터를구비한 반도체 디바이스의 제조 방법 - Google Patents

상이한 두께의 게이트 산화물을 갖는 ｍｏｓ 트랜지스터를구비한 반도체 디바이스의 제조 방법 Download PDF

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KR20030038725A KR10-2003-7003177A KR20037003177A KR20030038725A KR 20030038725 A KR20030038725 A KR 20030038725A KR 20037003177 A KR20037003177 A KR 20037003177A KR 20030038725 A KR20030038725 A KR 20030038725A
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gate electrode
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반데르메에르헨드릭에이치
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

반도체 디바이스의 제조 방법은 제 1 두께의 게이트 산화물(3)을 갖는 제 1 타입(A)의 MOS 트랜지스터 및 제 1 두께보다 두꺼운 제 2 두께의 게이트 산화물(10)을 갖는 제 2 타입(B)의 MOS 트랜지스터를 구비한다. 이 방법에 있어서, 활성 영역(4) 및 필드 산화 영역(9)은 실리콘 본체(1)에 형성된다. 이후, 전극 재료층(7, 8)이 증착된 활성 영역 상에 상기 제 1 두께의 게이트 산화층(6)이 형성된다. 전극 재료층에서, 제 2 타입의 트랜지스터용 게이트 전극(9)이 형성된다. 이후, 상기 게이트 전극 아래의 게이트 산화물의 두께가 요구된 제 2 두께로 증가하도록 산화 처리가 수행된다. 이 처리 단계 동안, 제 1 타입의 MOS 트랜지스터의 활성 영역상의 전극층은 영향을 받지 않는다. 상기 산화 처리 후에 제 1 타입의 트랜지스터용 게이트 전극이 형성된다. 이에 따라, 상이한 두께의 게이트 산화물을 갖는 MOS 트랜지스터를 구비한 반도체 디바이스를 간단한 방법으로 제조할 수 있다.

Description

상이한 두께의 게이트 산화물을 갖는 ＭＯＳ 트랜지스터를 구비한 반도체 디바이스의 제조 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE COMPRISING MOS-TRANSISTORS HAVING GATE OXIDES OF DIFFERENT THICKNESSES}
이러한 방법은 실제로 상이한 기능용 회로를 포함하는 집적 회로를 구비한반도체 디바이스를 제조하는데 이용된다. 이 기능들을 실현하기 위해서는, 상이한 두께의 게이트 산화물을 갖는 MOS 트랜지스터가 요구된다. "0.18㎛ 처리"(0.18㎛의 작은 치수를 얻을 수 있는 포토리소그래피 기술이 이용되는 반도체 디바이스를 제조하는 처리)에 의해서 생성되는 회로에서, 예를 들면, 논리 회로로 이용되는 MOS 트랜지스터는 약 3㎚ 두께의 게이트 산화물을 갖고, 더 높은 전압을 조정하는데 이용되는 MOS 트랜지스터는 약 7.5㎚ 두께의 게이트 산화물을 갖고, 메모리 트랜지스터는 플로팅 게이트 아래에 약 10㎚ 두께의 게이트 산화물을 갖는다.
유럽 특허 공개 공보 EP 0 966 036 A2에서, 제 1 타입의 MOS 트랜지스터용 게이트 전극이 제 2 타입의 MOS 트랜지스터용 게이트 전극과 동시에 전극 재료층에 형성되는 도입부에서 설명한 종류의 방법이 알려져 있다. 예컨대 실리콘 질화물의 상부 층 및 티타늄 실리사이드의 층이 증착된 전극 재료층 - 이 경우에는 다결정 실리콘층으로 이루어지는 층임 - 이 6㎚ 두께의 게이트 산화층(6) 상에 형성된다. 두 타입의 MOS 트랜지스터용 게이트 전극을 형성한 후에, 열 산화 처리가 수행된다. 전술한 두 타입의 MOS 트랜지스터용 상이한 두께의 게이트 산화물을 얻기 위해서는, 비교적 큰 활성 영역이 제 1 타입의 MOS 트랜지스터에 이용되고, 비교적 작은 활성 영역이 제 2 타입의 MOS 트랜지스터에 이용된다. 얇은 게이트 산화물을 갖는 MOS 트랜지스터용 게이트 전극은 비교적 큰 활성 영역 상에 형성되며, 두꺼운 게이트 산화물을 갖는 MOS 트랜지스터용 게이트 전극은 비교적 작은 활성 영역 상에 형성된다. 이러한 경우, 비교적 작은 활성 영역 상의 게이트 전극 아래에 게이트 산화막의 두께가, 예컨대 본래의 6㎚로부터 10㎚ 두께로 산화 처리하는 동안에증가될 때, 큰 활성 영역 상의 게이트 전극 아래의 게이트 산화물의 두께가 거의 변화되기 어려워, 단지 7㎚ 두께로 증가된다는 것이 분명해진다.
이 공지된 방법의 결점은 게이트 전극 아래에 형성된 게이트 산화물의 두께가, 상기 게이트 전극이 형성된 활성 영역의 치수에 의존한다는 것이다. 가장 얇은 게이트 산화물을 갖는 MOS 트랜지스터가 가장 큰 활성 영역을 필요로 하고, 가장 두꺼운 게이트 산화물을 갖는 MOS 트랜지스터가 가장 작은 활성 영역을 필요로 한다는 것이 특히 결점이다. 예컨대 1.8V의 낮은 공급 전압으로 구동하는 마이크로프로세스와 같은 회로는 비교적 얇은 게이트 산화물을 갖는 비교적 작은 다수의 MOS 트랜지스터를 구비하고, 예컨대 5V의 높은 전압으로 동작되는 I-O 게이트와 같은 회로는 비교적 두꺼운 게이트 산화물을 갖는 비교적 큰 몇 개의 MOS 트랜지스터를 구비한다. 따라서, 공지된 방법을 이용하면, 이들 회로는 비교적 큰 공간의 희생에 의해 실리콘 본체 상에만 구성될 수 있다.
본 발명의 목적은 상이한 두께의 게이트 산화물을 활성 영역의 치수와 관계없이 생성하고, 상이한 두께의 게이트 산화물을 갖는 MOS 트랜지스터를 구비한 반도체 디바이스를 제조할 수 있는 방법, 및 얇은 게이트 산화물을 갖는 작은 MOS 트랜지스터 및 두꺼운 게이트 산화물을 갖는 큰 MOS 트랜지스터를 제조할 수 있는 방법을 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 발명에 따른 제조 방법은, 제 1 타입의 MOS 트랜지스터의 활성 영역 상의 전극 재료층이 제 2 타입의 MOS 트랜지스터용 게이트 전극의 형성 중에 영향을 받지 않고, 제 1 타입의 MOS 트랜지스터 게이트 전극이, 제 2 타입의 MOS 트랜지스터의 게이트 산화물이 더 두꺼운 제 2 두께로 증가하는 산화 처리 후에만 형성된다. 예컨대 3㎚ 두께를 가질 수도 있는 본래의 게이트 산화층이, 산화 처리 중에 얇은 게이트 산화물을 갖는 타입의 MOS 트랜지스터의 위치에서 전극 재료층으로 덮여져, 그 처리 동안에 그 두께가 변화되지 않을 것이다. 두꺼운 게이트 산화물을 갖는 타입의 MOS 트랜지스터의 게이트 전극 아래의 층이 더 두껍게 된다. 그 층의 두께는 상기 트랜지스터의 활성 영역의 치수에 관계없이 예컨대 7.5㎚의 요구 두께로 증가될 수 있다. 얇은 게이트 산화물을 갖는 타입의 트랜지스터의 게이트 전극이 산화 처리 후에 형성되면, 상기 MOS 트랜지스터는 3㎚ 두께의 게이트 산화물을 가질 것이다.
3 종류의 상이한 두께의 게이트 산화물을 갖는 MOS 트랜지스터를 구비하는 반도체 디바이스는, 전술한 제 2 두께보다 두꺼운 제 3 두께의 게이트 산화물을 갖는 제 3 타입의 MOS 트랜지스터용 게이트 전극이 제 2 타입의 트랜지스터의 게이트 전극 형성 전에 전극 재료층에 형성되고, 그 후에, 상기 게이트 전극 아래의 게이트 산화물의 요구된 제 3 두께가, 제 2 타입의 트랜지스터의 게이트 전극이 형성되기 전에 수행되는 열 산화 처리와, 연속해서 수행되는 열 산화 처리에 의해서 실현되는 경우, 간단한 방법으로 달성될 수 있다. 제 1 산화 처리 동안에, 제 3 타입, 즉 가장 두꺼운 게이트 산화물을 갖는 타입의 MOS 트랜지스터의 게이트 전극 아래의 게이트 산화물의 두께가 예컨대 3㎚ 두께로부터 5.5㎚ 두께로 증가된다. 제 2 산화 처리 동안에, 제 2 타입, 즉 중간 두께의 게이트 산화물을 갖는 타입의 MOS 트랜지스터의 게이트 전극 아래의 게이트 산화물의 두께가 7.5㎚ 두께로 증가하고,또한 가장 두꺼운 게이트 산화물을 갖는 트랜지스터의 게이트 전극 아래의 게이트 산화물의 두께는 이전에 5.5㎚ 두께로부터 10㎚ 두께로 증가된다. 제 1 타입, 즉 가장 얇은 게이트 산화물을 갖는 타입의 MOS 트랜지스터는 3㎚ 두께의 본래의 게이트 산화물을 갖는다. 따라서, 3㎚, 7.5㎚ 및 10㎚ 두께의 게이트 산화물을 갖는 MOS 트랜지스터가 간단한 방법으로 형성된다.
더 많은 상이한 두께의 게이트 산화물을 갖는 MOS 트랜지스터를 구비한 반도체 디바이스는, 제 3 두께보다 두꺼운 두께의 게이트 산화물을 갖는 다른 타입의 MOS 트랜지스터용 게이트 전극이 제 3 타입의 트랜지스터의 게이트 전극의 형성 전에 전극 재료층에 형성되는 경우에, 각각의 공정에서, 먼저 가장 두꺼운 게이트 산화물을 갖는 트랜지스터용 게이트 전극을 형성되고, 다음에 더 얇은 게이트 산화물을 갖는 트랜지스터용 게이트 전극을 형성하며, 산화 처리가 상기 처리 단계 사이에 수행되어, 모든 MOS 트랜지스터용 게이트 산화물의 요구 두께가 점증적으로 해당 단계들에서 실현되는 간단한 방법으로 달성될 수 있다. 따라서, 실리콘 본체 상에 다수의 상이한 두께의 게이트 산화물을 갖는 MOS 트랜지스터를 형성하는 것이 가능해진다.
산화 처리 동안에, 게이트 전극 아래의 게이트 산화물은 그 두께가 에지로부터 증가한다. 비교적 넓은 게이트 전극의 경우에, 게이트 산화물은 상기 게이트 전극의 중심보다 에지 아래가 더 두꺼워, 산소와 물과 같은 옥시던트는 게이트 전극의 중심에 도달하게 어렵게 된다. 비교적 좁은 게이트 전극이면, 그 경우에는 옥시던트가 게이트 전극의 양측으로부터 중심으로 도달할 수 있기 때문에, 게이트전극 중심의 게이트 산화물이 에지에서 동일한 속도로 성장된다. 그 경우에, 실제로 균질(homogeneous)의 두께의 게이트 산화물이 게이트 전극 아래에서 얻어진다. 바람직하게는, 그 경우에 상기 균질의 두께의 게이트 산화물을 실현할 수 있기 때문에, MOS 트랜지스터의 게이트 전극은 350㎚ 미만의 폭을 갖는다.
상이한 온도 및 상이한 산화 대기를 이용하여, 많은 방법으로 산화 처리를 실행할 수 있다. 바람직하게는, 열 산화 처리는, 수증기 함유 대기에서 750℃ 내지 850℃ 사이의 온도로 실리콘 본체를 가열하는 처리이다. 그 경우에는 게이트 산화물의 형성이 용이하게 제어될 수 있다. 3㎚, 7.5㎚ 및 10㎚의 게이트 산화물이 형성되는 전술한 실시예에서는, 2번의 산화처리가 실행된다. 제 1 처리에서는, 본래의 게이트 산화물의 두께가 MOS 트랜지스터 위치에서 3㎚로부터 더 두꺼운 5.5㎚ 두께로 증가되고, 제 2 산화 처리에서는 이 두께가 10㎚로 증가되며, 제 2 타입의 MOS 트랜지스터의 게이트 전극 아래의 게이트 산화물의 두께가 7.5㎚ 증가된다. 바람직한 처리가 이용되는 경우에, 이들 산화 처리는 약 30분 정도 소요된다.
본 발명은 실시예를 도면을 참조하여 상세히 설명할 것이다.
본 발명은 제 1 두께의 게이트 산화물을 갖는 제 1 타입의 MOS 트랜지스터 및 더 두꺼운 제 2 두께의 게이트 산화물을 갖는 제 2 타입의 MOS 트랜지스터를 포함하는, 상이한 두께의 게이트 산화물을 갖는 MOS 트랜지스터를 구비하는 반도체 디바이스의 제조 방법에 관한 것으로, 여기서, 활성 영역 및 상기 활성 영역을 서로 절연시키는 필드 산화 영역이 그들의 표면에 인접하여 실리콘 본체 내에 형성되고, 상기 제 1 두께의 게이트 산화층이 상기 활성 영역 상에 형성된 후에, 그 위에 전극 재료층이 증착되며, 상기 제 2 타입의 MOS 트랜지스터용 게이트 전극이 형성되고, 그 후에 상기 게이트 전극 아래의 게이트 산화물의 두께가 열 산화 처리에 의해 보다 두꺼운 제 2 두께로 증가되는 반도체 디바이스의 제조 방법에 관한 것이다.
도 1 내지 도 5는 본 발명에 따른 반도체 디바이스의 제조 방법을 이용하여, 상이한 두께의 게이트 산화물을 갖는 MOS 트랜지스터를 구비한 반도체 디바이스에 대한 실시예 1에 따른 반도체 디바이스의 제조 방법의 몇 단계를 나타내는 개략 단면도,
도 6 내지 도 13은 본 발명에 따른 반도체 디바이스의 제조 방법을 이용하여, 상이한 두께의 게이트 산화물을 갖는 MOS 트랜지스터를 구비한 반도체 디바이스에 대한 실시예 2에 따른 반도체 디바이스의 제조 방법의 몇 단계를 나타내는 개략 단면도이다.
도 1 내지 도 5는 제 1 두께의 게이트 산화물을 갖는 제 1 타입의 MOS 트랜지스터 A, 및 더 두꺼운 제 2 두께의 게이트 산화물을 갖는 제 2 타입의 MOS 트랜지스터 B를 구비하는 반도체 디바이스의 실시예 1에 따른 제조 과정의 몇 단계를 나타내는 개략 단면도이다. 이 방법에 있어서, 먼저 도 1에 도시된 바와 같이, 활성 영역(4) 및 상기 활성 영역을 서로 절연시키는 필드 산화 영역(5)이, 그들의 표면(3)에 인접하여, 실리콘 본체(1)에 통상의 방법으로 형성된다. 본 실시예에서는, 통상 비교적 강하게 도핑된 P형 실리콘 본체(1)에는 적층 성장에 의해 덜 강하게 도핑된 P형 상부층(2)이 코팅되고, 개시 재료로서 이용된다. 활성 영역(4)은 이온 주입에 의한 통상의 방법으로 형성된다. 그 영역들로 도입되는 도핑은 상기 영역 내에 형성될 트랜지스터 타입에 의거하여 선택된다.
실제로 반도체 디바이스는 상이한 기능용 회로를 포함한 집적 회로를 구비한다. 이러한 기능들을 실현하기 위해서는, 상이한 두께의 게이트 산화물을 갖는 MOS 트랜지스터가 요구된다. 본 실시예에서는, 3㎚ 두께의 게이트 산화물을 갖는 제 1 타입의 MOS 트랜지스터 A의 제조 과정 및 7.5㎚ 두께의 게이트 산화물을 갖는제 2 타입의 MOS 트랜지스터 B의 제조 과정을 명확히 하기 위해 나란히 나타낸다. 이것은, 실제로 이들 트랜지스터가 서로 다른 회로에서 이용될 것이며, 이 경우 이들 트랜지스터는 도면에서와 같이 나란히 배열되지 않는다는 것을 이해하여야 한다. 예를 들어 제 1 타입의 MOS 트랜지스터는 낮은 공급 전압, 예컨대 1.8V로 동작되는 논리 회로로 이용되고, 예를 들어 제 2 타입의 트랜지스터는 높은 공급 전압, 예컨대 5V로 동작되는 데이터 입출력용 회로로 이용된다.
활성 영역(4) 및 필드 산화 영역(5)이 표면(3)에 인접하도록 형성된 후에, 도 2에 도시된 바와 같이, 전술한 제 1 두께의 게이트 산화층(6) - 본 실시예에서는 3㎚ 두께의 층임 - 이 열 산화에 의한 통상의 방법으로 활성 영역(4) 상에 형성된다. 다음에, 전극 재료층(7, 8) - 본 실시예에서는 약 10㎚ 두께의 실리콘 질화물 상부층으로 코팅된 500㎚ 두께의 n형 도핑 다결정 실리콘층임 - 이 표면(3) 상에 적층된다.
다음에, 도 3에 도시된 바와 같이 제 2 타입의 MOS 트랜지스터 B용 게이트 전극(9)이 전극 재료층(7, 8)에 형성되고, 그 후에, 도 4에 도시된 바와 같이, 상기 게이트 전극(9) 아래의 게이트 산화물(6)의 두께가 열 산화 처리에 의해 더 두꺼운 제 2 두께로 증가된다. 본 실시예에서는, 게이트 전극(9) 아래의 게이트 산화물(10)의 두께가 7.5㎚ 두께로 증가된다. 이 산화 처리 동안에, 약 10㎚ 두께의 실리콘 산화층(11)도 게이트 전극(9)의 에지 상에 형성된다.
도 3 및 도 4에 나타내는 바와 같이, 제 1 타입의 MOS 트랜지스터 A의 활성 영역 상의 전극층(7, 8)이 제 2 타입의 MOS 트랜지스터 B용 게이트 전극(9)의 형성중에 방해받지 않는다. 제 1 타입의 MOS 트랜지스터 A용 게이트 전극(12)은, 도 5에 도시된 바와 같이, 제 2 타입의 MOS 트랜지스터의 게이트 산화물(10)의 두께가 더 두꺼운 제 2 두께로 증가되는 산화 처리의 종료 후에만 형성된다.
이 경우에 3㎚ 두께의 본래의 게이트 산화층(6)은, 산화 처리 동안에, MOS 트랜지스터 A, 즉 얇은 게이트 산화물을 갖는 타입의 MOS 트랜지스터의 위치에서 전극 재료층(7, 8)에 의해 덮여져, 그 두께가 이 처리 동안에 변화되지 않는다. 이 경우에, MOS 트랜지스터 B, 즉 두꺼운 게이트 산화물을 갖는 타입의 MOS 트랜지스터의 게이트 전극 아래의 층의 두께는 7.5㎚ 두께로 증가한다. 이 방법은 상이한 두께의 게이트 산화물을 갖는 MOS 트랜지스터를 구비하는 반도체 디바이스의 제조를 가능하게 하여, 상이한 두께의 게이트 산화물이 활성 영역의 치수(dimensions)에 관계없이 형성되어, 얇은 게이트 산화물을 갖는 작은 MOS 트랜지스터 및 두꺼운 게이트 산화물을 갖는 큰 MOS 트랜지스터를 제조할 수 있다.
도 6 내지 도 13은 제 1 두께의 게이트 산화물을 갖는 제 1 타입의 MOS 트랜지스터 A, 더 두꺼운 제 2 두께의 게이트 산화물을 갖는 제 2 타입의 MOS 트랜지스터 B, 및 더욱 더 두꺼운 두께 - 본 실시예에서는 10㎚ 두께임 - 의 게이트 산화물을 갖는 제 3 타입의 MOS 트랜지스터 C를 구비하는 반도체 디바이스의 실시예 2에 따른 제조 과정의 몇 단계를 나타내는 개략 단면도이다. 실시예 2의 설명에서는, 가능한 한 상기 실시예 1에서와 동일한 참조 부호가 사용될 것이다. 또한 본 실시예에서는, 도 6 및 도 7에 도시된 바와 같이, 활성 영역(4) 및 필드 산화 영역(5)이 표면(3)에 인접하도록 형성되고, 그 위에 게이트 산화층(6) 및 전극 재료층(7,8)이 형성된다.
제 2 타입의 트랜지스터 B의 게이트 전극(9)이 형성되기 전에, 도 8에 도시된 바와 같이, 전술한 제 2 두께보다 두꺼운 제 3 두께 - 이 경우에는 10㎚ 두께임 -의 게이트 산화물을 갖는 제 3 타입의 MOS 트랜지스터용 게이트 전극(13)이 전극 재료층(7, 8)에 형성된다. 그 후, 제 1 열 산화 처리가 실행되어, 도 9에 도시된 바와 같이, 게이트 전극(13) 아래의 게이트 산화물(6)의 두께가 이 경우에는 약 5.5㎚의 두께로 증가된다. 다음에, 도 10에 도시된 바와 같이, 게이트 전극(9)이 형성되고 제 2 산화 처리가 실행되어, 도 11에 도시된 바와 같이, 게이트 전극(13) 아래의 게이트 산화물(15)의 요구 두께 10㎚ 및 게이트 전극(9) 아래의 게이트 산화물(6)의 요구 두께 7.5㎚를 실현할 수 있다. 마지막으로, 도 12에 도시된 바와 같이 게이트 전극(12)이 형성된다. 제 1 및 제 2 산화 처리에 의해 게이트 전극(13) 아래의 게이트 산화물(16)이 요구 두께인 10㎚로 된다. 2번의 열 처리에 의해 게이트 전극(13)의 벽에는 약 20㎚ 두께의 실리콘 산화층(17)이 마련된다. 전술한 바와 같은 방법을 이용함으로써, 각각 3㎚, 7.5㎚ 및 10㎚ 두께의 게이트 산화물을 갖는 MOS 트랜지스터 A, B 및 C가 간단한 방법으로 형성된다.
더욱더 두꺼운 두께의 게이트 산화물을 갖는 MOS 트랜지스터를 구비하는 반도체 디바이스를 형성하도록 이 방법을 확장하여 이용할 수 있다는 것을 용이하게 알 수 있을 것이다. 이것은, 제 3 두께보다 두꺼운 두께의 게이트 산화물을 갖는 다른 타입의 MOS 트랜지스터용 게이트 전극이 제 3 타입의 트랜지스터의 게이트 전극 형성 전에 전극 재료층에 형성되는 경우에, 분리된 처리 단계에서, 먼저 가장두꺼운 게이트 산화물을 갖는 트랜지스터용 게이트 전극을 형성하고, 다음에 더 얇은 게이트 전극을 갖는 트랜지스터용 게이트 전극을 형성하며, 상기 처리 단계 사이에 산화 처리가 실행됨으로써, 요구된 두께의 게이트 산화물이 모든 MOS 트랜지스터를 위한 처리 단계에서 누적적으로 형성되어 실현할 수 있다.
전술한 산화 처리 동안에, 게이트 전극(9, 12, 13) 아래의 게이트 산화물(6)이 그 에지로부터 두껍게 된다. 비교적 넓은 게이트 전극인 경우에, 게이트 산화물이 게이트 전극의 중심보다 상기 게이트 전극의 에지 아래가 더 두껍게 되어, 산소와 물과 같은 옥시던트(oxdants)는 중심에 도달하기 어렵게 된다. 비교적 좁은 게이트 전극이면, 그 경우에 옥시던트가 게이트 전극의 양측으로부터 중심으로 도달할 수 있기 때문에, 게이트 전극의 중심에서의 게이트 산화물의 성장이 그들 에지에서와 동일한 속도로 발생한다. 그 경우에는, 실질적으로 균질 두께의 게이트 산화물이 게이트 전극 아래에 형성된다. 바람직하게는, 그 경우에는 전술한 균질 두께를 갖는 게이트 산화물이 실현될 것이기 때문에, MOS 트랜지스터의 게이트 전극(9, 12, 13)은 350㎚ 미만의 폭(즉, 평면도에서의 치수; 게이트 전극이 평면도에서 횡단 방향으로 예컨대 수 ㎛의 비교적 긴 길이를 가짐)을 갖는다.
그러나, 바람직하게는, 실리콘 질화물의 상부층(8)으로 코팅된 무결정 실리콘층(7)이 전극층(7, 8)으로서 증착된다. 다결정 또는 비정질 실리콘의 층이 사용되면, 그 경우에는 게이트 산화물이, 표면(3)에 인접한 실리콘 본체의 실리콘 산화뿐만 아니라, 게이트 전극(9, 13)의 실리콘 산화에 의해서 형성되기 때문에, 더 두꺼운 게이트 산화층(10, 14, 16)의 형성이 가속된다. 실리콘 질화물의 상부층(8)은 산화 처리 동안에 전극층(7, 8) 아래의 게이트 산화물(6)의 부가적 보호층을 제공한다.
도 13에 도시된 바와 같이, 게이트 전극(9, 12, 13)에 측벽 절연물(18)이 또한 제공되고, 소스 및 드레인 영역(19)은 통상의 방법으로 활성 영역(4)에 형성된다.
상이한 온도 및 상이한 산화 대기를 이용하여, 산화 처리는 많은 방법으로 실행될 수 있다. 바람직하게는, 열 산화 처리는 수증기 함유 대기에서 750℃ 내지 850℃ 사이의 온도로 가열되는 처리이다. 이러한 조건에서 즉시 게이트 산화물의 형성이 용이하게 제어될 수 있다. 두께가 3㎚, 7.5㎚ 및 10㎚인 게이트 산화물이 형성되는 전술한 실시예에서는, 2개의 산화 처리가 수행된다. 제 1 처리에서는, 제 3 타입의 MOS 트랜지스터의 위치에서, 본래의 게이트 산화물의 두께가 3㎚ 두께로부터 더 두꺼운 5.5㎚ 두께로 증가되고, 제 2 산화 처리에서는, 제 2 타입의 MOS 트랜지스터의 게이트 전극 아래의 게이트 산화물의 두께가 7.5㎚ 두께로 증가됨으로써, 상기 두께가 10㎚로 증가된다. 이들 산화 처리는 바람직한 처리를 이용하는 경우에 대략 30분 정도 소요된다.

Claims (6)

  1. 제 1 두께의 게이트 산화물을 갖는 제 1 타입의 MOS 트랜지스터 및 더 두꺼운 제 2 두께의 게이트 산화물을 갖는 제 2 타입의 MOS 트랜지스터를 구비하며, 활성 영역 및 상기 활성 영역을 서로 절연시키는 필드 산화 영역이 표면에 인접하여 실리콘 본체에 형성되고, 상기 제 1 두께의 게이트 산화층이 상기 활성 영역 상에 형성된 후에, 그 위에 전극 재료층이 증착되며, 상기 제 2 타입의 MOS 트랜지스터용 게이트 전극이 형성되고, 그 후에 열 산화 처리에 의해 상기 게이트 전극 아래의 상기 게이트 산화물의 두께가 보다 두꺼운 상기 제 2 두께로 증가되는 반도체 디바이스의 제조 방법에 있어서,
    상기 제 1 타입의 MOS 트랜지스터의 상기 활성 영역 상의 상기 전극 재료층은 상기 제 2 타입의 MOS 트랜지스터용 상기 게이트 전극 형성 동안에 방해받지 않고, 상기 제 1 타입의 MOS 트랜지스터용 상기 게이트 전극은 상기 제 2 타입의 MOS 트랜지스터의 상기 게이트 산화물의 두께가 보다 두꺼운 상기 제 2 두께로 증가되는 산화 처리 후에만 형성되는 것
    을 특징으로 하는 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 두께보다 더 두꺼운 제 3 두께의 게이트 산화물을 갖는 제 3 타입의 MOS 트랜지스터용 게이트 전극은 상기 제 2 타입의 트랜지스터의 상기 게이트 전극 형성 전에 상기 전극 재료층에 형성되고, 상기 게이트 전극 아래의 상기 게이트 산화물의 요구된 제 3 두께는 상기 제 2 타입의 트랜지스터의 상기 게이트 전극 형성 전에 수행되는 열 산화 처리와 다음에 수행되는 상기 열 산화 처리에 의해서 실현되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 3 두께보다 두꺼운 두께의 게이트 산화물을 갖는 다른 타입의 MOS 트랜지스터용 게이트 전극은 상기 제 3 타입의 트랜지스터용 상기 게이트 전극이 형성되기 전에 상기 전극 재료층에 형성되며, 먼저 가장 두꺼운 게이트 산화물을 갖는 트랜지스터용 상기 게이트 전극이 형성되고, 다음에 더 얇은 게이트 산화물을 갖는 트랜지스터용 게이트 전극이 각각의 처리 단계에서 형성되며, 상기 처리 단계 사이에 산화 처리가 수행되어, 모든 MOS 트랜지스터용 상기 게이트 산화물의 요구된 두께를 상기 단계에서 점차적으로 실현하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  4. 제 1 항, 제 2 항 또는 제 3 항에 있어서,
    상기 MOS 트랜지스터의 게이트 전극은 350㎚ 이하의 폭을 갖는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    실리콘 질화물의 상부층에 코팅된 무결정 실리콘층이 전극 구성 요소로서 증착되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 열 산화 처리는 수증기 함유 대기 내에서 750℃ 내지 850℃ 사이의 온도로 실리콘 본체가 가열되는 처리인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
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