TW569339B - Method of manufacturing a semiconductor device comprising MOS-transistors having gate oxides of different thicknesses - Google Patents

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Description

569339 五 、發明説明( 本發明係關於一種製造半導體裝置的方法,該裝置包括 金氧半電晶體,其具有不同厚度之閘極氧化物,包含具有 第一厚度之閘極氧化物的第一類型金氧半電晶體,以及具 有較大之第二厚度之閘極氧化物的第二類型金氧半電晶體 ’在此方法中ϋ質主體之—鄰近表面上形成主動區 域和使此等主動區域互相隔絕的場氧化物區域,接著在該 主動區域上形成一層該第一厚度的電極材料,其上再沉積 一層電極材料,在該電極材料中形成第二類型金氧半電晶 體之閘電極,之後再經由熱氧化處理使該閘電極下方之閘 極氧化物厚度增加至較大之第二厚度。 此種方法係用於實務上,以製造包含各種功能電路的積 體電路之半導體裝置。為實現這些功能,則需要具有不同 厚度之閘極氧化物的金氧半電晶體。在「〇18微米製程」 (用以製造半導體裝置的製程,其中係利用微影㈣技術以 獲得小達0.18微米的尺寸)所製造的電路中,用於邏輯電路 的金氧半電晶Μ包含厚度約為(例如)3奈米的閘極氧化物, 用以處理較高電壓的金氧半電晶體則包含厚度約為7 5奈米 的閘極氧化物,而記憶體電晶體則在一浮動閘極(fl〇ating gate)下包含厚度約為丨〇奈米的閘極氧化物。 從EP 〇 966 036 A2中即可見到如序言中所述的此種方法 其中第一類型金氧半電晶體的閘電極係與第二類型金氡 半電晶體的問電極同時在該層電極材料中形成。該層電極 材料(此狀況中為由多晶矽所構成之層,其上沉積一層(例如) 矽化鈦,再於頂上沉積一層氮化矽)係形成於一層6奈米厚 -4- i紙張尺度適财® ®家標準(CNS) 公釐) 569339 A7
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五、發明説明( 置’使該裝置句紅 晶體,其中不同ο 厚度之間極氧化物的金氧半電 的尺寸,且#此方又閉極乳化物的產生係無關於主動區域 氧半電產具有較相極氧化物之小型金 。體u及具有較厚開極氧化物之大型金氧半電晶體 型標’本發明方法的特徵為:當形成第二類 氧半電日jr 影響;且只有在使第二類型金 化處理之後,才开, 杈人之第一厚度的氧 m 形成第—類形金氧半電晶體之閘電極。在 二乳处理時’在具有較薄閉極氧化物類型之金氧半電曰 體位置的電極材料層覆M付盾仏叫上 乳午電日日 為(例如料米)’故灯♦ 化物層(其厚度可能 •Π/、)文/、厚度將不會在氧化處理中改變。且 =閉極氧化物類型的金氧半電晶體之閉電極下方的層膜 將會變厚。該層制厚度可增加至所需_如)75奈米厚 度’無關乎該電晶體之主動區域的尺寸。若於氧化處理之 後才形成具有較薄閉極氧化物類型之電晶體的閑電極,則 該金氧半電晶體之_氧化物厚度將為3奈米。 、 若在第二類型電晶體的閘電極形成之前,已在該層電極 材料中先形成具有較前述第二厚度為大的一第三厚度的間 極氧,物之第三類金氧半電晶體的閘電極,則即可以簡易 方式實現包含具有三種不同厚度之閘極氧化物的金氧半電 晶體的一半導趙裝置;而在第三類型電晶體的閘電極形成 之後’即可利用熱氧化處理實現該閘電極下方閘極氧化物 569339 A7
569339 五、發明説明(5 ) 邊緣的問極氧化物厚度會比中央部份的厚度大,諸如氧氣 和水等的氧化劑很難到達閘電極 、 雷;A T兴。在相對較窄的閘 ^中,位於閘電極中央的閘極氧化物與在邊緣的 =相同,因在此情況中,氧化劑可由問電極的兩侧 -央。此時,在閘電極下方即可獲得實質上均一厚 度的閘極氧化物。金氧半電晶體之閘電極寬度最好小於35〇 不米’如此則可產生如上述均_厚度的閘極氧化物。 /化處理可以各種方式進行,使用不同的溫度、不同的 乳化氣壓。最佳的熱氧化處理應為:在含水汽環境中,將 矽質主體的溫度加熱至75〇<^85〇〇c之間。如此,即可輕 易控制閘極氧化物的結構。在前述形成3奈米、7.5奈米及 1〇奈米閘極氧化物的實例中,進行了兩次氧化處理。第一 -人處理中’在第三類型金氧半電晶體位置原始閘極氧化物 的厚度從3奈米增加到較大的5·5奈米厚度,而第二次氧化 處理中,此厚度增加到10奈米,且在第二類型金氧半電晶 體閘電極下方之閘極氧化物的厚度亦增加到7 5奈米。若採 用較佳處理方式,兩次的氧化處理都需經歷3〇分鐘。 圖式簡單說明 以下將參考附圖以實例詳細說明本發明,其中: 圖1至5之斷面圖係說明使用依據本發明的方法製造一半 導體裝置之第一項具體實施例的幾個階段,該裝置包含具 有不同厚度之閘極氧化物之金氧半電晶體。 圖6至13之斷面圖係說明使用依據本發明的方法製造_半 導體裝置之第二項具體實施例的幾個階段,該裝置包含具 -8- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐) 五、發明説明(6 ) 之金氧半電晶體 有不同厚度之閘極氧化物 發明詳細說明 固上至5之斷面圖係說明在第一項具體 導體裝置的幾個階段’該裝 歹,製造-半 化物的-第-類型A金氧半電晶體3,=第有-厂:度開極氧 極氧化物的-第二她金氧半電晶 圖1中所不,首先主動區域4與將這些 場氧化物區域5係以通常方式渺# % 成刀隔開的 著-表面3。…乂 石夕質主體1中,緊鄰 貫列中’所採用的起始材料為-相對較濃 重:雜_質主體〗,塗佈以—層蟲晶生 程《低的Ρ型表面層2。主動區域4係以通常方式,藉離: 植入形成。植入該區域的摻雜物之選擇’係取決於該區域 中所需形成電晶體的類型。 在實務上,一般半導體裝置皆包含具有各種不同功能電 路的-積體電路。為實現這些功能,貝需要具有不同厚度 之閘極氧化物的金氧半電晶體。在此實例中,為求清楚; 月故將具有3奈米厚度之閘極氧化物的一第一類型金氧半 電晶體Α的製造過程,和具有7·5奈米厚度之閘極氧化物的 第一類型金氧半電晶體Β的製造過程並列顯示於圖中。應 明白’在實務上這些電晶體是用於不同電路當中,故不會 如圖中所示地互相並列配置。第一類型的金氧半電晶體係 用於(例如)以1.8伏特低供應電壓操作的邏輯電路中,而第 二類型的金氧半電晶體則係用於(例如)以5伏特較高供應電 壓操作的資料輸入/輸出電路中。 569339 A7
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569339 五、發明説明(8 同厚度之問極氧化物的金氧半電晶體,其中不同厚度閘極 乳化物的產生係無關於主動區域的尺寸,且藉此方法可生 產具有較薄閘極氧化物之小型金氧半電晶體以及具有較厚 閘極氧化物之大型金氧半電晶體。 圖6至13中的斷面圖顯示製造第二項具體實施例之半導體 裝置的幾個階段’該裝置包含具有一第一厚度間極氧化物 之第-類型A金氧半電晶體、具有—較大之第二厚度閉極氧 化物之第广類型B金氧半電晶體、以及具有更厚的—第三厚 ,(在此實例中為1〇奈米)閘極氧化物之第三類型C金氧半電 晶體。在第二項實例的說明當中’將盡可能使用如前述第 —項實例中的參考數字。同樣地,在此實例中,主動區域4 與場氧化物區5係形成於石夕質主體4,相鄰於表面3,如圖 6與7中所不’閘極氧化物層6及電極材料層78皆陸續形 於表面3上。 如圖8中所示’在第二類型電晶體Β之閘電極9形成之前, 電極材料層7、8之中首先形成具有較前述第二厚度為大之 ^厚度(在此實例中為10奈米)的閘極氧化物之第三類型金 乳半電晶體C的閘電極13。接著進行第-次熱氧化處理,以 增加閘電極13下方閘極氧化物6的厚度,在此實例中為增加 至約5.5奈米之厚度,如圖9中所示。接著,如圖⑺中所示 ’形成閘電極9並進行第二次氧化處理,其中產生閘電極13 下:閘極氧化物15所需的10奈米厚度,以及閘電極9下方閘 極氧化物6所需的7·5奈米厚度,如圖11中所示。最後,如 -11 - 569339 五、發明説明(9 圖12中所示,將形成閘 的效果加起來,使閑電極13下方H 次氧化處理 :未二旱度。經由兩次熱處理,將使問電極_側壁上 ::厚度約2。奈米的氧切㈣。使用上述方 Γ間f方式分別形成具有3奈米、”奈米以及i。奈米厚 又閘極氧化物的金氧半電晶體A、B及C。 二月白,可輕易將此法延伸,以形成包含具有更多種不 度之問極氧化物的金氧半電晶體之半導體裝置。若在 第,類型電晶體的閘電極形成之前,已在該層電極材料中 先形成八有幸又刖述第二厚度為大的厚度的閉極氧化物之其 他類型金乳半電晶體的間電極,則即可輕易實現上述目標 ;其中係首先形成具有最厚閘極氧化物的電晶體閘電極,、 而具有較薄閉極氧化物的電晶體閘電極則分別於後續程序 y驟中屯成’其中氧化處理係於該後續程序步驟之間進行 -中所有金氧半電晶體閘極氧化物之所需厚度係逐漸 按步驟形成。 在前述氧化處理時,在間電極9、12及13下方的間極氧化 物6係由邊緣開始增加厚度。在相對較寬的閘電極之情況中 ’在該閘電極邊緣的閘極氧化物厚度會比中央部份的厚度 大,諸如氧氣和水等的氧化劑很難到達間電極的令央。在 相對較窄的閘電極之情況中,位於閘電極令央的閘極氧化 物與在邊緣的生長速度相同,因在此情況令,氧化劑可由 閘電極的兩側達到其中央。此時,在閘電極下方即可獲得 12- 本纸張尺度適财a ®家料(CNS)城格(21GX297公爱) 五、發明説明(1〇 ) 實質上均一厚度的閘極氧化物。金氧半電晶體之閘電極9、 U及13的寬度(即圖紙平面上的尺寸’這些閘電極在垂直於 圖紙平面方向上有一相對較大(約多出幾個微米)的長度)最 好小於350奈米,如此即可產生如前述均一厚度的閘極氧化 物。 然而,最好能沉積一層非結晶矽7,其上再覆以一層氮化 石夕層8’作為電極層7、^若㈣—層多晶或非結晶石夕,則 將會加速較厚的閘極氧化物層1〇、14及16的形成因該閘 極氧化物的形成’不僅是由於此實例中相鄰於表面3的石夕質 主體中的石夕氧化的結果,同時也是閑電極9與13的石夕氧化的 結果。頂層的氮化石夕8可在氧化處理時提供在電極層7、8下 方的閘極氧化物6額外的保護。 如圖13中所示,在閘電極9、12及13上又進一步配置了側 壁絕緣18,並以通常方式在主動區域4中形成源極和沒極區 19 ° 氧化處理可以各種方式進行,使用不同的溫度、不同的 氧化氣麼。最佳的熱氧化處理應為:在含水汽環境中,將 矽質主體的溫度加熱至750。(:與850。(:之間。在此種條件下 ,即可輕易控制閘極氧化物的結構。在前述形成3奈米、 7.5奈米及10奈米厚度之閘極氧化物的實例中,進行了兩次 氧化處理。第一次處理中’在第三類型金氧半電晶體位置 ’原始閘極氧化物的厚度從3奈米增加到較大的^奈米厚 度’而第二次氧化處理中,此厚度增加⑽奈米,且在第

Claims (1)

  1. 569339 第091117009號專利申請案 ^ 中文申請專利範圍替換本(92年8月) 品 六、申請專利範圍 1. 一種製造一半導體裝置的方法,該裝置包括具有第一厚 度之閘極氧化物的第一類型金氧半電晶體,以及具有較 大之第二厚度之閘極氧化物的第二類型金氧半電晶體, 在該方法中,於鄰近一表面的一矽質主體中形成主動區 域和使該等主動區域互相隔絕的場氧化物區域,在該主 動區域上形成該第一厚度的一層閘極氧化物之後,接著 在該等區域上沉積一層電極材料,在該電極材料中形成 該第二類型金氧半電晶體之閘電極,之後再經由熱氧化 處理使該閘電極下方之閘極氧化物厚度增加至較大之 第二厚度,該方法的特徵為:當形成第二類型金氧半 電晶體閘電極時,在第一類型金氧半電晶體之主動區 域上的電極材料層未受影響;且只有在使第二類型金 氧半電晶體之閘極氧化物厚度增加至較大之第二厚度 的氧化處理之後,才形成第一類型金氧半電晶體之閘 電極。 2. 如申請專利範圍第1項之方法,其特徵為:在第二類型 電晶體的閘電極形成之前,已在該層電極材料中先形 成具有較前述第二厚度為大的一第三厚度的閘極氧化 物之第三類金氧半電晶體的閘電極;接著再利用熱氧 化處理實現該閘電極下方閘極氧化物所需的第三厚度 :之後再形成第二類型電晶體之閘電極,並進行後續 之熱氧化處理。 3. 如申請專利範圍第2項之方法,其特徵為:在第三類型電 晶體的閘電極形成之前,已在該層電極材料中先形成具 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 569339 、申請專利範圍 $第三厚度為大的厚度的間極氧化物之其他 2晶體的問電極;其中係首先形成具有最厚問極氧: ”晶體閘電極,而具有較薄閘極氧化物的 电極則分別於後續程序步驟中形成,其中氧化處理係於 ^呈序步驟之間進行,且其中所有金氧半電晶體閑極氧 化物之所需厚度係逐漸按步驟形成。 5· 如申請專利範圍第卜2或3項之方法,其特徵為:該金氧 半電晶體之閘電極具有小於350奈米之寬度。 如申請專利範圍第卜2或3項之方法,其^徵為:先沉積 —層非結晶矽,其上再塗佈一層氮化矽頂層,以作為電 極材料層。 6.如申請專利範圍第丨、2或3項之方法’其特徵為:该熱氧 至 化處理係在含水汽環境中’將碎質主體的溫度加熱 750°C與 850°C之間。 -2- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100496888B1 (ko) * 2003-03-06 2005-06-23 삼성전자주식회사 삼중 게이트 절연막을 갖는 반도체 소자 및 그 제조방법
US7084035B2 (en) * 2004-04-13 2006-08-01 Ricoh Company, Ltd. Semiconductor device placing high, medium, and low voltage transistors on the same substrate
US8361863B2 (en) 2008-11-13 2013-01-29 Mosys, Inc. Embedded DRAM with multiple gate oxide thicknesses
JP5444176B2 (ja) * 2010-09-14 2014-03-19 パナソニック株式会社 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL187328C (nl) * 1980-12-23 1991-08-16 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
US5371026A (en) * 1992-11-30 1994-12-06 Motorola Inc. Method for fabricating paired MOS transistors having a current-gain differential
US5595922A (en) * 1994-10-28 1997-01-21 Texas Instruments Process for thickening selective gate oxide regions
EP0751559B1 (en) * 1995-06-30 2002-11-27 STMicroelectronics S.r.l. Process for forming an integrated circuit comprising non-volatile memory cells and side transistors and corresponding IC
US5672521A (en) * 1995-11-21 1997-09-30 Advanced Micro Devices, Inc. Method of forming multiple gate oxide thicknesses on a wafer substrate
KR100267010B1 (ko) * 1998-06-15 2000-09-15 윤종용 반도체 장치의 제조 방법
JP2000332125A (ja) * 1999-05-18 2000-11-30 Nec Corp 半導体装置及びその製造方法
US6198140B1 (en) * 1999-09-08 2001-03-06 Denso Corporation Semiconductor device including several transistors and method of manufacturing the same
US6258673B1 (en) * 1999-12-22 2001-07-10 International Business Machines Corporation Multiple thickness of gate oxide
JP2001298096A (ja) * 2000-04-17 2001-10-26 Nec Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
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KR20030038725A (ko) 2003-05-16
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US20030045058A1 (en) 2003-03-06
US6645817B2 (en) 2003-11-11

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