JP2000332125A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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Abstract
(57)【要約】
【課題】 膜厚が相互に異なるゲート絶縁膜を有する半
導体装置の製造方法であって、半導体基板表面やゲート
絶縁膜表面の汚染を防止し、ゲート絶縁膜上に或いは半
導体基板表面に新たなゲート絶縁膜を正常に形成する。 【解決手段】 素子形成領域の半導体基板１１表面に第
１のゲート絶縁膜１３を形成する工程と、第１のゲート
絶縁膜１３上に無機材料からなる保護膜１４を形成する
工程と、保護膜１４上に第１の感光性耐エッチング性膜
１５を形成する工程と、第１の感光性耐エッチング性膜
１５をマスクとして保護膜１４をエッチングし、一部の
素子形成領域の第１のゲート絶縁膜１３を表出させる工
程と、保護膜１４をマスクとして、表出した第１のゲー
ト絶縁膜１３を除去し、半導体基板１１を表出させる工
程と、保護膜１４を残したまま、表出させた半導体基板
１１表面に第２のゲート絶縁膜を形成する工程とを有し
ている。
導体装置の製造方法であって、半導体基板表面やゲート
絶縁膜表面の汚染を防止し、ゲート絶縁膜上に或いは半
導体基板表面に新たなゲート絶縁膜を正常に形成する。 【解決手段】 素子形成領域の半導体基板１１表面に第
１のゲート絶縁膜１３を形成する工程と、第１のゲート
絶縁膜１３上に無機材料からなる保護膜１４を形成する
工程と、保護膜１４上に第１の感光性耐エッチング性膜
１５を形成する工程と、第１の感光性耐エッチング性膜
１５をマスクとして保護膜１４をエッチングし、一部の
素子形成領域の第１のゲート絶縁膜１３を表出させる工
程と、保護膜１４をマスクとして、表出した第１のゲー
ト絶縁膜１３を除去し、半導体基板１１を表出させる工
程と、保護膜１４を残したまま、表出させた半導体基板
１１表面に第２のゲート絶縁膜を形成する工程とを有し
ている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に係り、詳しくは、膜厚が相互に異なるゲ
ート酸化膜を同一の半導体基板に形成した半導体装置及
びその製造方法に関する。
その製造方法に係り、詳しくは、膜厚が相互に異なるゲ
ート酸化膜を同一の半導体基板に形成した半導体装置及
びその製造方法に関する。
【０００２】
【従来の技術】システムＬＳＩ等複数の機能を有する回
路を同一の半導体基板に集積化することが要請されるよ
うになっている。このような半導体装置では複数の電圧
レベルを扱うことが必要になる場合がある。この場合、
電圧レベルに合わせて膜厚が相互に異なるゲート絶縁膜
を同一の半導体基板に形成している。従来、この種の半
導体装置として特開平１０−２２３７７４号公報等に記
載されているものが知られている。図６（ａ）乃至
（ｅ）は、膜厚が相互に異なるゲート絶縁膜を有する従
来例の半導体装置の製造方法について示す断面図であ
る。この半導体装置の製造方法においては、まず、同図
（ａ）に示すように、シリコンからなる半導体基板１の
表面の素子分離領域（ＩＳＯ領域）に、良く知られたＬ
ＯＣＯＳ(LOCal Oxidation of Silicon)法により、フィ
ールド絶縁膜２を形成する。これにより、フィールド絶
縁膜２によって相互に分離された素子形成領域（ＡＣＴ
Ａ領域，ＡＣＴＢ領域）が画定される。次いで、同図
（ｂ）に示すように、素子形成領域に露出する半導体基
板１表面にゲート絶縁膜３を形成する。続いて、フィー
ルド絶縁膜２やゲート絶縁膜３を被覆してレジスト膜４
を形成する。
路を同一の半導体基板に集積化することが要請されるよ
うになっている。このような半導体装置では複数の電圧
レベルを扱うことが必要になる場合がある。この場合、
電圧レベルに合わせて膜厚が相互に異なるゲート絶縁膜
を同一の半導体基板に形成している。従来、この種の半
導体装置として特開平１０−２２３７７４号公報等に記
載されているものが知られている。図６（ａ）乃至
（ｅ）は、膜厚が相互に異なるゲート絶縁膜を有する従
来例の半導体装置の製造方法について示す断面図であ
る。この半導体装置の製造方法においては、まず、同図
（ａ）に示すように、シリコンからなる半導体基板１の
表面の素子分離領域（ＩＳＯ領域）に、良く知られたＬ
ＯＣＯＳ(LOCal Oxidation of Silicon)法により、フィ
ールド絶縁膜２を形成する。これにより、フィールド絶
縁膜２によって相互に分離された素子形成領域（ＡＣＴ
Ａ領域，ＡＣＴＢ領域）が画定される。次いで、同図
（ｂ）に示すように、素子形成領域に露出する半導体基
板１表面にゲート絶縁膜３を形成する。続いて、フィー
ルド絶縁膜２やゲート絶縁膜３を被覆してレジスト膜４
を形成する。
【０００３】次に、同図（ｃ）に示すように、フォトリ
ソグラフィ技術により膜厚の薄い第２のゲート絶縁膜を
形成すべき素子形成領域（ＡＣＴＢ領域）のレジスト膜
４に開口部５を形成するとともに、膜厚の厚い第１のゲ
ート絶縁膜を形成すべき素子形成領域（ＡＣＴＡ領域）
をレジスト膜４で被覆する。続いて、レジスト膜４の開
口部５を通してＡＣＴＢ領域のゲート絶縁膜３をウエッ
トエッチングし、除去する。次いで、同図（ｄ）に示す
ように、レジスト膜４を除去した後、素子形成領域（Ａ
ＣＴＡ領域，ＡＣＴＢ領域）の半導体基板１を熱酸化す
る。これにより、ＡＣＴＢ領域の半導体基板１表面に新
たな第２のゲート絶縁膜６が形成されるとともに、ＡＣ
ＴＡ領域の半導体基板１表面には最初に形成したゲート
絶縁膜３にさらにこの酸化による膜厚が加わってより厚
い膜厚となった第１のゲート絶縁膜３ａが形成される。
ソグラフィ技術により膜厚の薄い第２のゲート絶縁膜を
形成すべき素子形成領域（ＡＣＴＢ領域）のレジスト膜
４に開口部５を形成するとともに、膜厚の厚い第１のゲ
ート絶縁膜を形成すべき素子形成領域（ＡＣＴＡ領域）
をレジスト膜４で被覆する。続いて、レジスト膜４の開
口部５を通してＡＣＴＢ領域のゲート絶縁膜３をウエッ
トエッチングし、除去する。次いで、同図（ｄ）に示す
ように、レジスト膜４を除去した後、素子形成領域（Ａ
ＣＴＡ領域，ＡＣＴＢ領域）の半導体基板１を熱酸化す
る。これにより、ＡＣＴＢ領域の半導体基板１表面に新
たな第２のゲート絶縁膜６が形成されるとともに、ＡＣ
ＴＡ領域の半導体基板１表面には最初に形成したゲート
絶縁膜３にさらにこの酸化による膜厚が加わってより厚
い膜厚となった第１のゲート絶縁膜３ａが形成される。
【０００４】次に、同図（ｅ）に示すように、ポリシリ
コン膜を形成してパターニングし、ゲート電極７を形成
する。さらにゲート電極７をマスクとしてゲート電極７
の両側に露出している第１及び第２のゲート絶縁膜３
ａ，６をエッチングにより除去しゲート電極７の下にの
み第１及び第２のゲート絶縁膜３ｂ，６ａを残す。続い
て、ゲート電極７をマスクとしてゲート電極７の両側の
半導体基板１に導電型を付与する不純物をイオン注入等
により導入してソース／ドレイン領域（Ｓ／Ｄ領域）８
ａ，８ｂを形成する。以降、通常の工程を経て膜厚が相
互に異なる第１及び第２のゲート絶縁膜３ｂ，６ａを有
する従来例の半導体装置が完成する。
コン膜を形成してパターニングし、ゲート電極７を形成
する。さらにゲート電極７をマスクとしてゲート電極７
の両側に露出している第１及び第２のゲート絶縁膜３
ａ，６をエッチングにより除去しゲート電極７の下にの
み第１及び第２のゲート絶縁膜３ｂ，６ａを残す。続い
て、ゲート電極７をマスクとしてゲート電極７の両側の
半導体基板１に導電型を付与する不純物をイオン注入等
により導入してソース／ドレイン領域（Ｓ／Ｄ領域）８
ａ，８ｂを形成する。以降、通常の工程を経て膜厚が相
互に異なる第１及び第２のゲート絶縁膜３ｂ，６ａを有
する従来例の半導体装置が完成する。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
半導体装置の製造方法では、図６（ｄ）の工程でゲート
絶縁膜３表面及び半導体基板１表面に追加の第１及び第
２のゲート絶縁膜３ａ，６が部分的に形成されない、い
わゆる水玉不良等の欠陥が生じるという問題がある。
半導体装置の製造方法では、図６（ｄ）の工程でゲート
絶縁膜３表面及び半導体基板１表面に追加の第１及び第
２のゲート絶縁膜３ａ，６が部分的に形成されない、い
わゆる水玉不良等の欠陥が生じるという問題がある。
【０００６】この発明は、上述の事情に鑑みてなされた
もので、膜厚が相互に異なるゲート絶縁膜を有する半導
体装置の製造方法であって、半導体基板表面やゲート絶
縁膜表面の汚染を防止し、ゲート絶縁膜上に或いは半導
体基板表面に新たなゲート絶縁膜を正常に形成すること
ができる半導体装置の製造方法を提供することを目的と
している。
もので、膜厚が相互に異なるゲート絶縁膜を有する半導
体装置の製造方法であって、半導体基板表面やゲート絶
縁膜表面の汚染を防止し、ゲート絶縁膜上に或いは半導
体基板表面に新たなゲート絶縁膜を正常に形成すること
ができる半導体装置の製造方法を提供することを目的と
している。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、半導体装置の製造方法に係
り、同一の半導体基板に膜厚が相互に異なるゲート絶縁
膜を形成する半導体装置の製造方法に係り、前記半導体
基板表面に選択的に素子分離領域を形成して、該素子分
離領域により相互に分離された複数の素子形成領域を形
成する工程と、前記素子形成領域の半導体基板表面に第
１のゲート絶縁膜を形成する工程と、前記第１のゲート
絶縁膜上に該絶縁膜に対してエッチング耐性を有する無
機材料からなる保護膜を形成する工程と、前記保護膜上
に該保護膜のエッチングに対してエッチング耐性を有す
る第１の感光性耐エッチング性膜を形成する工程と、前
記第１の感光性耐エッチング性膜をパターニングし、一
部の前記素子形成領域に前記第１の感光性耐エッチング
性膜の開口部を形成する工程と、前記第１の感光性耐エ
ッチング性膜の開口部を通して前記保護膜をエッチング
し、前記一部の素子形成領域の第１のゲート絶縁膜を表
出させる工程と、前記保護膜をマスクとして、前記表出
した第１のゲート絶縁膜を除去し、半導体基板を表出さ
せる工程と、前記表出させた半導体基板表面に第２のゲ
ート絶縁膜を形成する工程とを有してなることを特徴と
している。
に、請求項１記載の発明は、半導体装置の製造方法に係
り、同一の半導体基板に膜厚が相互に異なるゲート絶縁
膜を形成する半導体装置の製造方法に係り、前記半導体
基板表面に選択的に素子分離領域を形成して、該素子分
離領域により相互に分離された複数の素子形成領域を形
成する工程と、前記素子形成領域の半導体基板表面に第
１のゲート絶縁膜を形成する工程と、前記第１のゲート
絶縁膜上に該絶縁膜に対してエッチング耐性を有する無
機材料からなる保護膜を形成する工程と、前記保護膜上
に該保護膜のエッチングに対してエッチング耐性を有す
る第１の感光性耐エッチング性膜を形成する工程と、前
記第１の感光性耐エッチング性膜をパターニングし、一
部の前記素子形成領域に前記第１の感光性耐エッチング
性膜の開口部を形成する工程と、前記第１の感光性耐エ
ッチング性膜の開口部を通して前記保護膜をエッチング
し、前記一部の素子形成領域の第１のゲート絶縁膜を表
出させる工程と、前記保護膜をマスクとして、前記表出
した第１のゲート絶縁膜を除去し、半導体基板を表出さ
せる工程と、前記表出させた半導体基板表面に第２のゲ
ート絶縁膜を形成する工程とを有してなることを特徴と
している。
【０００８】また、請求項２記載の発明は、請求項１記
載の半導体装置の製造方法に係り、前記保護膜を残した
まま、前記第２のゲート絶縁膜を形成することを特徴と
している。
載の半導体装置の製造方法に係り、前記保護膜を残した
まま、前記第２のゲート絶縁膜を形成することを特徴と
している。
【０００９】請求項３記載の発明は、請求項２記載の半
導体装置の製造方法に係り、前記第２のゲート絶縁膜を
形成する工程の後、前記第１のゲート絶縁膜上に残した
前記保護膜をパターニングし、第１のゲート電極を形成
する工程と、全面に第２の感光性耐エッチング性膜を形
成する工程と、前記第２の感光性耐エッチング性膜をパ
ターニングし、前記第２のゲート絶縁膜上に前記第２の
感光性耐エッチング性膜の開口部を形成する工程と、全
面に導電膜を形成し、前記開口部内の前記第２のゲート
絶縁膜上に前記導電膜からなる第２のゲート電極を形成
する工程と、前記第２の感光性耐エッチング性膜を除去
してリフトオフにより前記第２の感光性耐エッチング性
膜上の前記導電膜を除去するとともに前記第２のゲート
電極を残す工程とを有してなることを特徴としている。
導体装置の製造方法に係り、前記第２のゲート絶縁膜を
形成する工程の後、前記第１のゲート絶縁膜上に残した
前記保護膜をパターニングし、第１のゲート電極を形成
する工程と、全面に第２の感光性耐エッチング性膜を形
成する工程と、前記第２の感光性耐エッチング性膜をパ
ターニングし、前記第２のゲート絶縁膜上に前記第２の
感光性耐エッチング性膜の開口部を形成する工程と、全
面に導電膜を形成し、前記開口部内の前記第２のゲート
絶縁膜上に前記導電膜からなる第２のゲート電極を形成
する工程と、前記第２の感光性耐エッチング性膜を除去
してリフトオフにより前記第２の感光性耐エッチング性
膜上の前記導電膜を除去するとともに前記第２のゲート
電極を残す工程とを有してなることを特徴としている。
【００１０】請求項４記載の発明は、請求項２記載の半
導体装置の製造方法に係り、前記第２のゲート絶縁膜を
形成する工程の後、全面に第３の感光性耐エッチング性
膜を形成する工程と、前記第３の感光性耐エッチング性
膜をパターニングし、前記第２のゲート絶縁膜上に前記
第３の感光性耐エッチング性膜の開口部を形成する工程
と、全面に導電膜を形成し、前記開口部内の前記第２の
ゲート絶縁膜上に前記導電膜からなる第２のゲート電極
を形成する工程と、前記第３の感光性耐エッチング性膜
を除去してリフトオフにより前記第３の感光性耐エッチ
ング性膜上の前記導電膜を除去するとともに前記第２の
ゲート電極を残す工程と、全面に第４の感光性耐エッチ
ング性膜を形成する工程と、前記第４の感光性耐エッチ
ング性膜をパターニングし、前記第２のゲート電極が形
成された素子形成領域を被覆する前記第４の感光性耐エ
ッチング性膜のパターンを形成するとともに、前記保護
膜上の前記第１のゲート電極を形成すべき領域に前記第
４の感光性耐エッチング性膜のパターンを形成する工程
と、前記第４の感光性耐エッチング性膜のパターンをマ
スクとして前記保護膜をエッチングし、前記第１のゲー
ト電極を形成する工程とを有してなることを特徴として
いる。
導体装置の製造方法に係り、前記第２のゲート絶縁膜を
形成する工程の後、全面に第３の感光性耐エッチング性
膜を形成する工程と、前記第３の感光性耐エッチング性
膜をパターニングし、前記第２のゲート絶縁膜上に前記
第３の感光性耐エッチング性膜の開口部を形成する工程
と、全面に導電膜を形成し、前記開口部内の前記第２の
ゲート絶縁膜上に前記導電膜からなる第２のゲート電極
を形成する工程と、前記第３の感光性耐エッチング性膜
を除去してリフトオフにより前記第３の感光性耐エッチ
ング性膜上の前記導電膜を除去するとともに前記第２の
ゲート電極を残す工程と、全面に第４の感光性耐エッチ
ング性膜を形成する工程と、前記第４の感光性耐エッチ
ング性膜をパターニングし、前記第２のゲート電極が形
成された素子形成領域を被覆する前記第４の感光性耐エ
ッチング性膜のパターンを形成するとともに、前記保護
膜上の前記第１のゲート電極を形成すべき領域に前記第
４の感光性耐エッチング性膜のパターンを形成する工程
と、前記第４の感光性耐エッチング性膜のパターンをマ
スクとして前記保護膜をエッチングし、前記第１のゲー
ト電極を形成する工程とを有してなることを特徴として
いる。
【００１１】請求項５記載の発明は、請求項２記載の半
導体装置の製造方法に係り、前記第２のゲート絶縁膜を
形成する工程の後、前記保護膜を除去する工程と、前記
第１及び第２のゲート絶縁膜を被覆して導電膜を形成す
る工程と、前記導電膜をパターニングして前記第１のゲ
ート絶縁膜上に第１のゲート電極を形成するとともに、
前記第２のゲート絶縁膜上に第２のゲート電極を形成す
る工程とを有することを特徴としている。
導体装置の製造方法に係り、前記第２のゲート絶縁膜を
形成する工程の後、前記保護膜を除去する工程と、前記
第１及び第２のゲート絶縁膜を被覆して導電膜を形成す
る工程と、前記導電膜をパターニングして前記第１のゲ
ート絶縁膜上に第１のゲート電極を形成するとともに、
前記第２のゲート絶縁膜上に第２のゲート電極を形成す
る工程とを有することを特徴としている。
【００１２】また、請求項６記載の発明は、請求項１乃
至５のうち何れか一に記載の半導体装置の製造方法に係
り、前記保護膜は半導体膜であることを特徴としてい
る。
至５のうち何れか一に記載の半導体装置の製造方法に係
り、前記保護膜は半導体膜であることを特徴としてい
る。
【００１３】また、請求項７記載の発明は、請求項１乃
至６の何れか一に記載の半導体装置の製造方法に係り、
前記第１乃至第４の感光性耐エッチング性膜はレジスト
膜であることを特徴としている。
至６の何れか一に記載の半導体装置の製造方法に係り、
前記第１乃至第４の感光性耐エッチング性膜はレジスト
膜であることを特徴としている。
【００１４】さらにまた、請求項８記載の発明は、半導
体装置に係り、前記請求項１乃至７の何れか一に記載の
半導体装置の製造方法により作成されたことを特徴とし
ている。
体装置に係り、前記請求項１乃至７の何れか一に記載の
半導体装置の製造方法により作成されたことを特徴とし
ている。
【００１５】（作用）図６に示す従来の製造方法の問題
に対して、この出願に係る発明者は、パターニングに用
いるレジスト膜４がゲート絶縁膜３に直接接触するた
め、レジスト膜４に開口部５を形成するとき、或いはゲ
ート絶縁膜３をウエットエッチングするときや、レジス
ト膜４を除去するときに、ゲート絶縁膜３の表面にレジ
スト膜４が完全に除去されずに残っていることが起因し
ていると考えた。この発明の構成によれば、最初に形成
される第１のゲート絶縁膜上に第１の感光性耐エッチン
グ性膜、例えばレジスト膜を直接形成しないで、無機材
料からなる保護膜を介在させているので、第１のゲート
絶縁膜を形成後、別の第２のゲート絶縁膜を形成する前
に、第１のゲート絶縁膜の表面や第２のゲート絶縁膜を
形成すべき半導体基板の表面が感光性耐エッチング性膜
と直接接触することはなくなる。このため、第１のゲー
ト絶縁膜の表面や第２のゲート絶縁膜を形成すべき半導
体基板の表面が感光性耐エッチング性膜の残さに汚染さ
れるのを防止することができる。これにより、半導体基
板の表面に第２のゲート絶縁膜を正常に形成することが
できる。また、保護膜として導電膜を用いることによ
り、後にパターニングしてそのままゲート電極に援用し
ているので、保護膜を除去するためのドライエッチング
ガス等に第１及び第２のゲート絶縁膜が曝されずにす
み、比較的薄い膜厚の第１及び第２のゲート絶縁膜の膜
減りや表面の荒れを防止することができる。
に対して、この出願に係る発明者は、パターニングに用
いるレジスト膜４がゲート絶縁膜３に直接接触するた
め、レジスト膜４に開口部５を形成するとき、或いはゲ
ート絶縁膜３をウエットエッチングするときや、レジス
ト膜４を除去するときに、ゲート絶縁膜３の表面にレジ
スト膜４が完全に除去されずに残っていることが起因し
ていると考えた。この発明の構成によれば、最初に形成
される第１のゲート絶縁膜上に第１の感光性耐エッチン
グ性膜、例えばレジスト膜を直接形成しないで、無機材
料からなる保護膜を介在させているので、第１のゲート
絶縁膜を形成後、別の第２のゲート絶縁膜を形成する前
に、第１のゲート絶縁膜の表面や第２のゲート絶縁膜を
形成すべき半導体基板の表面が感光性耐エッチング性膜
と直接接触することはなくなる。このため、第１のゲー
ト絶縁膜の表面や第２のゲート絶縁膜を形成すべき半導
体基板の表面が感光性耐エッチング性膜の残さに汚染さ
れるのを防止することができる。これにより、半導体基
板の表面に第２のゲート絶縁膜を正常に形成することが
できる。また、保護膜として導電膜を用いることによ
り、後にパターニングしてそのままゲート電極に援用し
ているので、保護膜を除去するためのドライエッチング
ガス等に第１及び第２のゲート絶縁膜が曝されずにす
み、比較的薄い膜厚の第１及び第２のゲート絶縁膜の膜
減りや表面の荒れを防止することができる。
【００１６】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。 ◇第１の実施の形態 図１、図２及び図３は、この発明の第１の実施の形態で
ある半導体装置の製造方法を工程順に示す断面図であ
る。この形態の製造方法は、まず、図１（ａ）に示すよ
うに、シリコンからなる半導体基板１１の表面の素子分
離領域（ＩＳＯ領域）に、良く知られたＬＯＣＯＳ(LOC
al Oxidation of Silicon)法により、シリコン酸化膜か
らなるフィールド絶縁膜１２を形成する。これにより、
フィールド絶縁膜１２によって相互に分離された素子形
成領域（ＡＣＴＡ領域，ＡＣＴＢ領域）が画定される。
次いで、同図（ｂ）に示すように、素子形成領域（ＡＣ
ＴＡ領域，ＡＣＴＢ領域）に露出する半導体基板１１表
面に熱酸化により厚い膜厚略１１ｎｍのシリコン酸化膜
からなる第１のゲート絶縁膜１３を形成する。
の実施の形態について説明する。 ◇第１の実施の形態 図１、図２及び図３は、この発明の第１の実施の形態で
ある半導体装置の製造方法を工程順に示す断面図であ
る。この形態の製造方法は、まず、図１（ａ）に示すよ
うに、シリコンからなる半導体基板１１の表面の素子分
離領域（ＩＳＯ領域）に、良く知られたＬＯＣＯＳ(LOC
al Oxidation of Silicon)法により、シリコン酸化膜か
らなるフィールド絶縁膜１２を形成する。これにより、
フィールド絶縁膜１２によって相互に分離された素子形
成領域（ＡＣＴＡ領域，ＡＣＴＢ領域）が画定される。
次いで、同図（ｂ）に示すように、素子形成領域（ＡＣ
ＴＡ領域，ＡＣＴＢ領域）に露出する半導体基板１１表
面に熱酸化により厚い膜厚略１１ｎｍのシリコン酸化膜
からなる第１のゲート絶縁膜１３を形成する。
【００１７】次に、同図（ｃ）に示すように、フィール
ド絶縁膜１２や第１のゲート絶縁膜１３を被覆してＣＶ
Ｄ（Chemical Vapor Deposition）法により膜厚略１５
０ｎｍのポリシリコン膜（保護膜）１４を形成する。続
いて、ポリシリコン膜（保護膜）１４上にレジスト膜
（第１の感光性耐エッチング性膜）１５を形成する。
ド絶縁膜１２や第１のゲート絶縁膜１３を被覆してＣＶ
Ｄ（Chemical Vapor Deposition）法により膜厚略１５
０ｎｍのポリシリコン膜（保護膜）１４を形成する。続
いて、ポリシリコン膜（保護膜）１４上にレジスト膜
（第１の感光性耐エッチング性膜）１５を形成する。
【００１８】次に、同図（ｄ）に示すように、フォトリ
ソグラフィ技術により膜厚の薄い第２のゲート絶縁膜を
形成すべき素子形成領域（ＡＣＴＢ領域）のレジスト膜
１５に開口部１６ａを形成する。膜厚の厚い第１のゲー
ト絶縁膜を形成すべき素子形成領域（ＡＣＴＡ領域）は
レジスト膜１５で被覆されている。続いて、レジスト膜
１５の開口部１６ａを通してＡＣＴＢ領域のポリシリコ
ン膜１４をドライエッチング等により除去して開口部１
６ｂを形成するとともに、ＡＣＴＡ領域のポリシリコン
膜１４ａを残す。
ソグラフィ技術により膜厚の薄い第２のゲート絶縁膜を
形成すべき素子形成領域（ＡＣＴＢ領域）のレジスト膜
１５に開口部１６ａを形成する。膜厚の厚い第１のゲー
ト絶縁膜を形成すべき素子形成領域（ＡＣＴＡ領域）は
レジスト膜１５で被覆されている。続いて、レジスト膜
１５の開口部１６ａを通してＡＣＴＢ領域のポリシリコ
ン膜１４をドライエッチング等により除去して開口部１
６ｂを形成するとともに、ＡＣＴＡ領域のポリシリコン
膜１４ａを残す。
【００１９】次いで、図２（ａ）に示すように、レジス
ト膜１５を除去した後、ポリシリコン膜１４ａの開口部
１６ｂを通して前の工程でポリシリコン膜１４を除去す
ることにより表出した第１のゲート絶縁膜１３をフッ酸
を含む薬液を用いたウエットエッチングにより除去す
る。次いで、同図（ｂ）に示すように、ポリシリコン膜
１４ａを残したまま、ＡＣＴＢ領域の半導体基板１１の
表面を熱酸化する。これにより、ＡＣＴＢ領域の半導体
基板１１表面に膜厚略１０ｎｍのシリコン酸化膜からな
る新たな第２のゲート絶縁膜１７が形成される。このゲ
ート絶縁膜１７はＡＣＴＡ領域のゲート絶縁膜１３の膜
厚よりも薄くなるように形成する。なお、このときポリ
シリコン膜１４ａの表面にもシリコン酸化膜１７ａが形
成される。
ト膜１５を除去した後、ポリシリコン膜１４ａの開口部
１６ｂを通して前の工程でポリシリコン膜１４を除去す
ることにより表出した第１のゲート絶縁膜１３をフッ酸
を含む薬液を用いたウエットエッチングにより除去す
る。次いで、同図（ｂ）に示すように、ポリシリコン膜
１４ａを残したまま、ＡＣＴＢ領域の半導体基板１１の
表面を熱酸化する。これにより、ＡＣＴＢ領域の半導体
基板１１表面に膜厚略１０ｎｍのシリコン酸化膜からな
る新たな第２のゲート絶縁膜１７が形成される。このゲ
ート絶縁膜１７はＡＣＴＡ領域のゲート絶縁膜１３の膜
厚よりも薄くなるように形成する。なお、このときポリ
シリコン膜１４ａの表面にもシリコン酸化膜１７ａが形
成される。
【００２０】次に、同図（ｃ）に示すように、レジスト
膜１８を全面に形成した後、フォトリソグラフィー技術
によりパターニングし、ＡＣＴＡ領域に開口部１８ａを
形成するとともに、ＡＣＴＢ領域にはレジスト膜１８を
残してＡＣＴＢ領域を覆う。続いて、レジスト膜１８を
マスクとしてポリシリコン膜１４ａの表面のシリコン酸
化膜１７ａと、ポリシリコン膜１４ａを順次除去する。
次いで、同図（ｄ）に示すように、レジスト膜１８を除
去した後、ＡＣＴＡ領域の第１のゲート絶縁膜１３、及
びＡＣＴＢ領域の第２のゲート絶縁膜１７を被覆してＣ
ＶＤ法により膜厚略１５０ｎｍのポリシリコン膜（導電
膜）１９を形成する。次に、図３（ａ）に示すように、
ポリシリコン膜１９上にレジスト膜２０を形成した後、
パターニングし、ＡＣＴＡ領域及びＡＣＴＢ領域の第１
及び第２のゲート電極を形成すべき領域にレジスト膜２
０を残す。続いて、レジスト膜２０をマスクとしてポリ
シリコン膜１９とゲート絶縁膜１３，１７を順次ドライ
エッチングにより除去し、半導体基板１１を表出する。
これにより、ポリシリコン膜からなる第１及び第２のゲ
ート電極１９ａ，１９ｂが形成されるとともに、第１及
び第２のゲート電極１９ａ，１９ｂの下にそれぞれ第１
及び第２のゲート絶縁膜１３ａ，１７ｂが形成される。
膜１８を全面に形成した後、フォトリソグラフィー技術
によりパターニングし、ＡＣＴＡ領域に開口部１８ａを
形成するとともに、ＡＣＴＢ領域にはレジスト膜１８を
残してＡＣＴＢ領域を覆う。続いて、レジスト膜１８を
マスクとしてポリシリコン膜１４ａの表面のシリコン酸
化膜１７ａと、ポリシリコン膜１４ａを順次除去する。
次いで、同図（ｄ）に示すように、レジスト膜１８を除
去した後、ＡＣＴＡ領域の第１のゲート絶縁膜１３、及
びＡＣＴＢ領域の第２のゲート絶縁膜１７を被覆してＣ
ＶＤ法により膜厚略１５０ｎｍのポリシリコン膜（導電
膜）１９を形成する。次に、図３（ａ）に示すように、
ポリシリコン膜１９上にレジスト膜２０を形成した後、
パターニングし、ＡＣＴＡ領域及びＡＣＴＢ領域の第１
及び第２のゲート電極を形成すべき領域にレジスト膜２
０を残す。続いて、レジスト膜２０をマスクとしてポリ
シリコン膜１９とゲート絶縁膜１３，１７を順次ドライ
エッチングにより除去し、半導体基板１１を表出する。
これにより、ポリシリコン膜からなる第１及び第２のゲ
ート電極１９ａ，１９ｂが形成されるとともに、第１及
び第２のゲート電極１９ａ，１９ｂの下にそれぞれ第１
及び第２のゲート絶縁膜１３ａ，１７ｂが形成される。
【００２１】次いで、レジスト膜２０をそのまま残し
て、或いはレジスト膜２０を除去した後、同図（ｂ）に
示すように、第１及び第２のゲート電極１９ａ，１９ｂ
をマスクとしてイオン注入により半導体基板１１の導電
型と反対の導電型を付与する導電型不純物を半導体基板
１１に導入する。続いて、加熱処理を行って導電型不純
物を活性化すると、第１のゲート電極１９ａの両側の半
導体基板１１にソース／ドレイン領域（Ｓ／Ｄ領域）２
１ａ，２１ｂが形成されるとともに、第２のゲート電極
１９ａ，１９ｂの両側の半導体基板１１にソース／ドレ
イン領域（Ｓ／Ｄ領域）２１ｃ，２１ｄが形成される。
以降、通常の工程を経て膜厚が相互に異なる第１及び第
２のゲート絶縁膜１３ａ，１７ｂを有する半導体装置が
完成する。
て、或いはレジスト膜２０を除去した後、同図（ｂ）に
示すように、第１及び第２のゲート電極１９ａ，１９ｂ
をマスクとしてイオン注入により半導体基板１１の導電
型と反対の導電型を付与する導電型不純物を半導体基板
１１に導入する。続いて、加熱処理を行って導電型不純
物を活性化すると、第１のゲート電極１９ａの両側の半
導体基板１１にソース／ドレイン領域（Ｓ／Ｄ領域）２
１ａ，２１ｂが形成されるとともに、第２のゲート電極
１９ａ，１９ｂの両側の半導体基板１１にソース／ドレ
イン領域（Ｓ／Ｄ領域）２１ｃ，２１ｄが形成される。
以降、通常の工程を経て膜厚が相互に異なる第１及び第
２のゲート絶縁膜１３ａ，１７ｂを有する半導体装置が
完成する。
【００２２】以上のように、第１の実施の形態によれ
ば、図１（ｃ）に示すように、最初に形成される第１の
ゲート絶縁膜１３上にレジスト膜１５を直接形成しない
で、ポリシリコン膜１４を介在させているので、第１の
ゲート絶縁膜１３を形成後、新たな第２のゲート絶縁膜
１７を形成する前に、第１のゲート絶縁膜１３の表面や
第２のゲート絶縁膜１７を形成すべき半導体基板１１の
表面がレジスト膜１５と直接接触することはなくなる。
このため、第１のゲート絶縁膜１３及び半導体基板１１
の表面がレジスト膜１５の残さに汚染されることがなく
なる。これにより、図２（ｂ）に示すように、いわゆる
水玉欠陥等を生じさせることなく、正常に、半導体基板
１１の表面に第２のゲート絶縁膜１７を形成することが
できる。
ば、図１（ｃ）に示すように、最初に形成される第１の
ゲート絶縁膜１３上にレジスト膜１５を直接形成しない
で、ポリシリコン膜１４を介在させているので、第１の
ゲート絶縁膜１３を形成後、新たな第２のゲート絶縁膜
１７を形成する前に、第１のゲート絶縁膜１３の表面や
第２のゲート絶縁膜１７を形成すべき半導体基板１１の
表面がレジスト膜１５と直接接触することはなくなる。
このため、第１のゲート絶縁膜１３及び半導体基板１１
の表面がレジスト膜１５の残さに汚染されることがなく
なる。これにより、図２（ｂ）に示すように、いわゆる
水玉欠陥等を生じさせることなく、正常に、半導体基板
１１の表面に第２のゲート絶縁膜１７を形成することが
できる。
【００２３】◇第２の実施の形態 図４は、この発明の第２の実施の形態の製造方法である
半導体装置の製造方法を工程順に示す断面図である。こ
の形態の製造方法が、第１の実施の形態の製造方法と大
きく異なるところは、保護膜として用いたポリシリコン
膜１４をゲート電極として用いるようにした点である。
同図において、図１乃至図３の構成部分と同じ部分には
同一の符号を付して説明を省略する。この形態の製造方
法は、まず、第１の実施の形態の図１（ａ）乃至図２
（ｂ）と同様な工程を経て、ＡＣＴＡ領域及びＡＣＴＢ
領域に第１及び第２のゲート絶縁膜１３，１７を形成す
る。このとき、ＡＣＴＡ領域のゲート絶縁膜１３上に保
護膜として用いたポリシリコン膜１４ａが残存してい
る。なお、ポリシリコン膜１４ａの表面にはシリコン酸
化膜１７ａが被着している。
半導体装置の製造方法を工程順に示す断面図である。こ
の形態の製造方法が、第１の実施の形態の製造方法と大
きく異なるところは、保護膜として用いたポリシリコン
膜１４をゲート電極として用いるようにした点である。
同図において、図１乃至図３の構成部分と同じ部分には
同一の符号を付して説明を省略する。この形態の製造方
法は、まず、第１の実施の形態の図１（ａ）乃至図２
（ｂ）と同様な工程を経て、ＡＣＴＡ領域及びＡＣＴＢ
領域に第１及び第２のゲート絶縁膜１３，１７を形成す
る。このとき、ＡＣＴＡ領域のゲート絶縁膜１３上に保
護膜として用いたポリシリコン膜１４ａが残存してい
る。なお、ポリシリコン膜１４ａの表面にはシリコン酸
化膜１７ａが被着している。
【００２４】次いで、図４（ａ）に示すように、全面に
レジスト膜２２を形成した後、パターニングし、ＡＣＴ
Ａ領域の第１のゲート電極を形成すべき領域にレジスト
膜２２を残すとともに、ＡＣＴＢ領域をレジスト膜２２
で覆う。続いて、レジスト膜２２をマスクとして、ＡＣ
ＴＡ領域のシリコン酸化膜１７ａ及びポリシリコン膜１
４ａをパターニングし、第１のゲート電極１４ｂを形成
する。次に、レジスト膜２２を除去した後、同図（ｂ）
に示すように、全面に新たなレジスト膜（第２の感光性
耐エッチング性膜）２３を形成する。続いて、レジスト
膜２３をパターニングし、ＡＣＴＢ領域の第２のゲート
電極を形成すべき領域の第２のゲート絶縁膜１７上に開
口部２４を形成する。次いで、全面にＣＶＤ法により膜
厚略１５０ｎｍのポリシリコン膜（導電膜）２５，２５
ａを形成する。これにより、レジスト膜２３の開口部２
４内の第２のゲート絶縁膜１７上にポリシリコン膜から
なる第２のゲート電極２５を形成する。次に、同図
（ｃ）に示すように、レジスト膜２３を除去すると、リ
フトオフによりレジスト膜２３上のポリシリコン膜２５
ａが除去されるとともに第２のゲート電極２５が残る。
レジスト膜２２を形成した後、パターニングし、ＡＣＴ
Ａ領域の第１のゲート電極を形成すべき領域にレジスト
膜２２を残すとともに、ＡＣＴＢ領域をレジスト膜２２
で覆う。続いて、レジスト膜２２をマスクとして、ＡＣ
ＴＡ領域のシリコン酸化膜１７ａ及びポリシリコン膜１
４ａをパターニングし、第１のゲート電極１４ｂを形成
する。次に、レジスト膜２２を除去した後、同図（ｂ）
に示すように、全面に新たなレジスト膜（第２の感光性
耐エッチング性膜）２３を形成する。続いて、レジスト
膜２３をパターニングし、ＡＣＴＢ領域の第２のゲート
電極を形成すべき領域の第２のゲート絶縁膜１７上に開
口部２４を形成する。次いで、全面にＣＶＤ法により膜
厚略１５０ｎｍのポリシリコン膜（導電膜）２５，２５
ａを形成する。これにより、レジスト膜２３の開口部２
４内の第２のゲート絶縁膜１７上にポリシリコン膜から
なる第２のゲート電極２５を形成する。次に、同図
（ｃ）に示すように、レジスト膜２３を除去すると、リ
フトオフによりレジスト膜２３上のポリシリコン膜２５
ａが除去されるとともに第２のゲート電極２５が残る。
【００２５】次いで、同図（ｄ）に示すように、第１及
び第２のゲート電極１４ｂ，２５をマスクとして第１及
び第２のゲート電極１４ｂ，２５の両側の半導体基板１
１表面に露出しているゲート絶縁膜１３，１７をドライ
エッチングにより除去する。これにより、第１及び第２
のゲート電極１４ｂ，２５の下にそれぞれ第１及び第２
のゲート絶縁膜１３ａ，１７ｂが形成される。以降、第
１の実施の形態と同様な工程を経て、膜厚が相互に異な
る第１及び第２のゲート絶縁膜１３ａ，１７ｂを有する
半導体装置が完成する。
び第２のゲート電極１４ｂ，２５をマスクとして第１及
び第２のゲート電極１４ｂ，２５の両側の半導体基板１
１表面に露出しているゲート絶縁膜１３，１７をドライ
エッチングにより除去する。これにより、第１及び第２
のゲート電極１４ｂ，２５の下にそれぞれ第１及び第２
のゲート絶縁膜１３ａ，１７ｂが形成される。以降、第
１の実施の形態と同様な工程を経て、膜厚が相互に異な
る第１及び第２のゲート絶縁膜１３ａ，１７ｂを有する
半導体装置が完成する。
【００２６】このように、第２の実施の形態によれば、
保護膜として用いたポリシリコン膜１４ａをパターニン
グしてそのまま第１のゲート電極１４ｂとして用いてい
る。したがって、ポリシリコン膜１４ａを除去するため
のドライエッチングガス等に第１及び第２のゲート絶縁
膜１３ａ，１７ｂが曝されずにすみ、比較的薄い膜厚の
第１及び第２のゲート絶縁膜１３ａ，１７ｂの膜減りや
表面の荒れを防止することができる。
保護膜として用いたポリシリコン膜１４ａをパターニン
グしてそのまま第１のゲート電極１４ｂとして用いてい
る。したがって、ポリシリコン膜１４ａを除去するため
のドライエッチングガス等に第１及び第２のゲート絶縁
膜１３ａ，１７ｂが曝されずにすみ、比較的薄い膜厚の
第１及び第２のゲート絶縁膜１３ａ，１７ｂの膜減りや
表面の荒れを防止することができる。
【００２７】◇第３の実施の形態 図５は、この発明の第３の実施の形態である半導体装置
の製造方法を工程順に示す断面図である。この形態の製
造方法が保護膜として用いたポリシリコン膜をパターニ
ングし、ゲート電極に援用している点は第２の実施の形
態と同じであるが、この形態の製造方法が、第２の実施
の形態の製造方法と大きく異なるところは、第１のゲー
ト電極と第２のゲート電極の作成順が逆になっている点
である。この形態の製造方法は、まず、第１の実施の形
態の図１（ａ）乃至図２（ｂ）と同様な工程を経て、Ａ
ＣＴＡ領域及びＡＣＴＢ領域に第１及び第２のゲート絶
縁膜１３，１７を形成する。ＡＣＴＡ領域の第１のゲー
ト絶縁膜１３上に保護膜としてのポリシリコン膜１４ａ
及びシリコン酸化膜１７ａが残存している。次いで、図
５（ａ）に示すように、全面にレジスト膜（第３の感光
性耐エッチング性膜）２６を形成した後、パターニング
し、ＡＣＴＢ領域の第２のゲート電極を形成すべき領域
に開口部２７を形成するとともに、ＡＣＴＡ領域をレジ
スト膜２６で覆う。続いて、全面にＣＶＤ法により膜厚
略１５０ｎｍのポリシリコン膜（導電膜）２８，２８ａ
を形成する。これにより、レジスト膜２６の開口部２７
内の第２のゲート絶縁膜１７上にポリシリコン膜からな
る第２のゲート電極２８を形成する。
の製造方法を工程順に示す断面図である。この形態の製
造方法が保護膜として用いたポリシリコン膜をパターニ
ングし、ゲート電極に援用している点は第２の実施の形
態と同じであるが、この形態の製造方法が、第２の実施
の形態の製造方法と大きく異なるところは、第１のゲー
ト電極と第２のゲート電極の作成順が逆になっている点
である。この形態の製造方法は、まず、第１の実施の形
態の図１（ａ）乃至図２（ｂ）と同様な工程を経て、Ａ
ＣＴＡ領域及びＡＣＴＢ領域に第１及び第２のゲート絶
縁膜１３，１７を形成する。ＡＣＴＡ領域の第１のゲー
ト絶縁膜１３上に保護膜としてのポリシリコン膜１４ａ
及びシリコン酸化膜１７ａが残存している。次いで、図
５（ａ）に示すように、全面にレジスト膜（第３の感光
性耐エッチング性膜）２６を形成した後、パターニング
し、ＡＣＴＢ領域の第２のゲート電極を形成すべき領域
に開口部２７を形成するとともに、ＡＣＴＡ領域をレジ
スト膜２６で覆う。続いて、全面にＣＶＤ法により膜厚
略１５０ｎｍのポリシリコン膜（導電膜）２８，２８ａ
を形成する。これにより、レジスト膜２６の開口部２７
内の第２のゲート絶縁膜１７上にポリシリコン膜からな
る第２のゲート電極２８を形成する。
【００２８】次に、同図（ｂ）に示すように、レジスト
膜２６を除去すると、リフトオフによりレジスト膜２６
上のポリシリコン膜２８ａが除去されるとともに第２の
ゲート電極２８が残る。次いで、全面に新たなレジスト
膜（第２の感光性耐エッチング性膜）２９を形成する。
続いて、同図（ｃ）に示すように、レジスト膜２９をパ
ターニングし、ＡＣＴＡ領域の第１のゲート電極を形成
すべき領域のシリコン酸化膜１７ａ上にレジスト膜２９
を残すとともに、ＡＣＴＢ領域をレジスト膜２９で覆
う。次に、レジスト膜２９をマスクとして、ＡＣＴＡ領
域のポリシリコン膜１４ａをパターニングし、第１のゲ
ート電極１４ｂを形成する。次いで、同図（ｄ）に示す
ように、第１及び第２のゲート電極１４ｂ、２８をマス
クとして第１及び第２のゲート電極１４ｂ、２８の両側
の半導体基板１１表面に露出している第１及び第２のゲ
ート絶縁膜１３，１７をドライエッチングにより除去す
る。これにより、第１及び第２のゲート電極１４ｂ，２
８の下にそれぞれ第１及び第２のゲート絶縁膜１３ａ，
１７ｂが形成される。以降、第１の実施の形態と同様な
工程を経て、膜厚が相互に異なるゲート絶縁膜１３ａ，
１７ｂを有する半導体装置が完成する。
膜２６を除去すると、リフトオフによりレジスト膜２６
上のポリシリコン膜２８ａが除去されるとともに第２の
ゲート電極２８が残る。次いで、全面に新たなレジスト
膜（第２の感光性耐エッチング性膜）２９を形成する。
続いて、同図（ｃ）に示すように、レジスト膜２９をパ
ターニングし、ＡＣＴＡ領域の第１のゲート電極を形成
すべき領域のシリコン酸化膜１７ａ上にレジスト膜２９
を残すとともに、ＡＣＴＢ領域をレジスト膜２９で覆
う。次に、レジスト膜２９をマスクとして、ＡＣＴＡ領
域のポリシリコン膜１４ａをパターニングし、第１のゲ
ート電極１４ｂを形成する。次いで、同図（ｄ）に示す
ように、第１及び第２のゲート電極１４ｂ、２８をマス
クとして第１及び第２のゲート電極１４ｂ、２８の両側
の半導体基板１１表面に露出している第１及び第２のゲ
ート絶縁膜１３，１７をドライエッチングにより除去す
る。これにより、第１及び第２のゲート電極１４ｂ，２
８の下にそれぞれ第１及び第２のゲート絶縁膜１３ａ，
１７ｂが形成される。以降、第１の実施の形態と同様な
工程を経て、膜厚が相互に異なるゲート絶縁膜１３ａ，
１７ｂを有する半導体装置が完成する。
【００２９】このように、第３の実施の形態によれば、
保護膜として用いたポリシリコン膜１４ａをパターニン
グしてそのまま第１のゲート電極１４ｂに援用している
ので、略第２の実施の形態と同様な効果を有する。
保護膜として用いたポリシリコン膜１４ａをパターニン
グしてそのまま第１のゲート電極１４ｂに援用している
ので、略第２の実施の形態と同様な効果を有する。
【００３０】以上、この発明の実施の形態を図面により
詳述してきたが、具体的な構成はこの実施の形態に限ら
れるものではなく、この発明の要旨を逸脱しない範囲の
設計変更等があってもこの発明に含まれる。例えば、上
記第１の実施の形態では、図２（ａ）に示すように、レ
ジスト膜１５を除去した後、エッチングにより第１のゲ
ート絶縁膜１３を除去しているが、レジスト膜１５を残
したままでエッチングしてもよい。また、図２（ｂ）に
示すように、ポリシリコン膜１４ａを残したまま熱酸化
しているが、ポリシリコン膜１４ａを除去して酸化を行
ってもよい。また、無機材料からなる保護膜としてポリ
シリコン膜１４を用いているが、窒化膜や高融点金属膜
等を用いてもよい。高融点金属膜を用いた場合、上記実
施の形態のポリシリコン膜と同様に高融点金属膜をゲー
ト電極として用いてもよい。
詳述してきたが、具体的な構成はこの実施の形態に限ら
れるものではなく、この発明の要旨を逸脱しない範囲の
設計変更等があってもこの発明に含まれる。例えば、上
記第１の実施の形態では、図２（ａ）に示すように、レ
ジスト膜１５を除去した後、エッチングにより第１のゲ
ート絶縁膜１３を除去しているが、レジスト膜１５を残
したままでエッチングしてもよい。また、図２（ｂ）に
示すように、ポリシリコン膜１４ａを残したまま熱酸化
しているが、ポリシリコン膜１４ａを除去して酸化を行
ってもよい。また、無機材料からなる保護膜としてポリ
シリコン膜１４を用いているが、窒化膜や高融点金属膜
等を用いてもよい。高融点金属膜を用いた場合、上記実
施の形態のポリシリコン膜と同様に高融点金属膜をゲー
ト電極として用いてもよい。
【００３１】また、ゲート絶縁膜の膜厚の厚い素子形成
領域（ＡＣＴＡ領域）と薄い素子形成領域（ＡＣＴＢ領
域）を交互に形成しているが、これに限られず、各素子
形成領域（ＡＣＴＡ領域、ＡＣＴＢ領域）がそれぞれ複
数まとまって形成されてもよい。
領域（ＡＣＴＡ領域）と薄い素子形成領域（ＡＣＴＢ領
域）を交互に形成しているが、これに限られず、各素子
形成領域（ＡＣＴＡ領域、ＡＣＴＢ領域）がそれぞれ複
数まとまって形成されてもよい。
【００３２】
【発明の効果】以上説明したように、この発明の構成に
よれば、最初に形成される第１のゲート絶縁膜上に感光
性耐エッチング性膜を直接形成しないで、無機材料から
なる保護膜を介在させているので、新たな第２のゲート
絶縁膜を形成する前に、第１のゲート絶縁膜の表面や第
２のゲート絶縁膜を形成すべき半導体基板の表面が感光
性耐エッチング性膜と直接接触することはなくなり、こ
のため、ゲート絶縁膜の形成面が感光性耐エッチング性
膜の残さに汚染されるのを防止できる。これにより、ゲ
ート絶縁膜の形成面にゲート絶縁膜を正常に形成するこ
とができる。
よれば、最初に形成される第１のゲート絶縁膜上に感光
性耐エッチング性膜を直接形成しないで、無機材料から
なる保護膜を介在させているので、新たな第２のゲート
絶縁膜を形成する前に、第１のゲート絶縁膜の表面や第
２のゲート絶縁膜を形成すべき半導体基板の表面が感光
性耐エッチング性膜と直接接触することはなくなり、こ
のため、ゲート絶縁膜の形成面が感光性耐エッチング性
膜の残さに汚染されるのを防止できる。これにより、ゲ
ート絶縁膜の形成面にゲート絶縁膜を正常に形成するこ
とができる。
【図１】この発明の第１の実施の形態である半導体装置
の製造方法を工程順に示す断面図（その１）である。
の製造方法を工程順に示す断面図（その１）である。
【図２】同半導体装置の製造方法を工程順に示す断面図
（その２）である。
（その２）である。
【図３】同半導体装置の製造方法を工程順に示す断面図
（その３）である。
（その３）である。
【図４】この発明の第２の実施の形態である半導体装置
の製造方法を工程順に概略示す断面図である。
の製造方法を工程順に概略示す断面図である。
【図５】この発明の第３の実施の形態である半導体装置
の製造方法を工程順に概略示す断面図である。
の製造方法を工程順に概略示す断面図である。
【図６】従来例である半導体装置の製造方法を工程順に
示す断面図である。
示す断面図である。
１１ 半導体基板 １３、１３ａ 第１のゲート絶縁膜 １４、１４ａ ポリシリコン膜（保護膜） １４ｂ、１９ａ 第１のゲート電極 １５ レジスト膜（第１の感光性耐エッチング性
膜） １６ａ、２４、２７ 開口部 １７、１７ｂ 第２のゲート絶縁膜 １９、２５ａ、２８ａ ポリシリコン膜（導電膜） １９ｂ、２５、２８ 第２のゲート電極 ２３ レジスト膜（第２の感光性耐エッチング性
膜） ２６ レジスト膜（第３の感光性耐エッチング性
膜） ２９ レジスト膜（第４の感光性耐エッチング性
膜） ＡＣＴＡ領域、ＡＣＴＢ領域 素子形成領域 ＩＳＯ領域 素子分離領域
膜） １６ａ、２４、２７ 開口部 １７、１７ｂ 第２のゲート絶縁膜 １９、２５ａ、２８ａ ポリシリコン膜（導電膜） １９ｂ、２５、２８ 第２のゲート電極 ２３ レジスト膜（第２の感光性耐エッチング性
膜） ２６ レジスト膜（第３の感光性耐エッチング性
膜） ２９ レジスト膜（第４の感光性耐エッチング性
膜） ＡＣＴＡ領域、ＡＣＴＢ領域 素子形成領域 ＩＳＯ領域 素子分離領域
Claims (8)
- 【請求項１】 同一の半導体基板に膜厚が相互に異なる
ゲート絶縁膜を形成する半導体装置の製造方法であっ
て、 前記半導体基板表面に選択的に素子分離領域を形成し
て、該素子分離領域により相互に分離された複数の素子
形成領域を形成する工程と、前記素子形成領域の半導体
基板表面に第１のゲート絶縁膜を形成する工程と、 前記第１のゲート絶縁膜上に該絶縁膜に対してエッチン
グ耐性を有する無機材料からなる保護膜を形成する工程
と、 前記保護膜上に該保護膜のエッチングに対してエッチン
グ耐性を有する第１の感光性耐エッチング性膜を形成す
る工程と、 前記第１の感光性耐エッチング性膜をパターニングし、
一部の前記素子形成領域に前記第１の感光性耐エッチン
グ性膜の開口部を形成する工程と、 前記第１の感光性耐エッチング性膜の開口部を通して前
記保護膜をエッチングし、前記一部の素子形成領域の第
１のゲート絶縁膜を表出させる工程と、 前記保護膜をマスクとして、前記表出した第１のゲート
絶縁膜を除去し、半導体基板を表出させる工程と、 前記表出させた半導体基板表面に第２のゲート絶縁膜を
形成する工程とを有してなることを特徴とする半導体装
置の製造方法。 - 【請求項２】 前記保護膜を残したまま、前記第２のゲ
ート絶縁膜を形成することを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項３】 前記第２のゲート絶縁膜を形成する工程
の後、前記第１のゲート絶縁膜上に残した前記保護膜を
パターニングし、第１のゲート電極を形成する工程と、
全面に第２の感光性耐エッチング性膜を形成する工程
と、 前記第２の感光性耐エッチング性膜をパターニングし、
前記第２のゲート絶縁膜上に前記第２の感光性耐エッチ
ング性膜の開口部を形成する工程と、 全面に導電膜を形成し、前記開口部内の前記第２のゲー
ト絶縁膜上に前記導電膜からなる第２のゲート電極を形
成する工程と、 前記第２の感光性耐エッチング性膜を除去してリフトオ
フにより前記第２の感光性耐エッチング性膜上の前記導
電膜を除去するとともに前記第２のゲート電極を残す工
程とを有してなることを特徴とする請求項２記載の半導
体装置の製造方法。 - 【請求項４】 前記第２のゲート絶縁膜を形成する工程
の後、全面に第３の感光性耐エッチング性膜を形成する
工程と、 前記第３の感光性耐エッチング性膜をパターニングし、
前記第２のゲート絶縁膜上に前記第３の感光性耐エッチ
ング性膜の開口部を形成する工程と、 全面に導電膜を形成し、前記開口部内の前記第２のゲー
ト絶縁膜上に前記導電膜からなる第２のゲート電極を形
成する工程と、 前記第３の感光性耐エッチング性膜を除去してリフトオ
フにより前記第３の感光性耐エッチング性膜上の前記導
電膜を除去するとともに前記第２のゲート電極を残す工
程と、 全面に第４の感光性耐エッチング性膜を形成する工程
と、 前記第４の感光性耐エッチング性膜をパターニングし、
前記第２のゲート電極が形成された素子形成領域を被覆
する前記第４の感光性耐エッチング性膜のパターンを形
成するとともに、前記保護膜上の前記第１のゲート電極
を形成すべき領域に前記第４の感光性耐エッチング性膜
のパターンを形成する工程と、前記第４の感光性耐エッ
チング性膜のパターンをマスクとして前記保護膜をエッ
チングし、前記第１のゲート電極を形成する工程とを有
してなることを特徴とする請求項２記載の半導体装置の
製造方法。 - 【請求項５】 前記第２のゲート絶縁膜を形成する工程
の後、 前記保護膜を除去する工程と、前記第１及び第２のゲー
ト絶縁膜を被覆して導電膜を形成する工程と、前記導電
膜をパターニングして前記第１のゲート絶縁膜上に第１
のゲート電極を形成するとともに、前記第２のゲート絶
縁膜上に第２のゲート電極を形成する工程とを有するこ
とを特徴とする請求項２記載の半導体装置の製造方法。 - 【請求項６】 前記保護膜は半導体膜であることを特徴
とする請求項１乃至５のうち何れか一に記載の半導体装
置の製造方法。 - 【請求項７】 前記第１乃至第４の感光性耐エッチング
性膜は、レジスト膜であることを特徴とする請求項１乃
至６の何れか一に記載の半導体装置の製造方法。 - 【請求項８】 前記請求項１乃至７の何れか一に記載の
半導体装置の製造方法により作成された半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11137895A JP2000332125A (ja) | 1999-05-18 | 1999-05-18 | 半導体装置及びその製造方法 |
| US09/566,074 US6391701B1 (en) | 1999-05-18 | 2000-05-08 | Semiconductor device and process of fabrication thereof |
| TW089109407A TW464984B (en) | 1999-05-18 | 2000-05-16 | Semiconductor device and process of fabrication thereof |
| KR1020000026576A KR20010014923A (ko) | 1999-05-18 | 2000-05-18 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11137895A JP2000332125A (ja) | 1999-05-18 | 1999-05-18 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332125A true JP2000332125A (ja) | 2000-11-30 |
Family
ID=15209195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11137895A Pending JP2000332125A (ja) | 1999-05-18 | 1999-05-18 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6391701B1 (ja) |
| JP (1) | JP2000332125A (ja) |
| KR (1) | KR20010014923A (ja) |
| TW (1) | TW464984B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003005439A2 (en) * | 2001-07-03 | 2003-01-16 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device comprising mos-transistors having gate oxides of different thicknesses |
| JP2007524992A (ja) * | 2003-03-27 | 2007-08-30 | フリースケール セミコンダクター インコーポレイテッド | デュアルメタルゲートデバイスの形成方法 |
| JP2008153621A (ja) * | 2006-11-22 | 2008-07-03 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US8178401B2 (en) | 2005-08-25 | 2012-05-15 | Freescale Semiconductor, Inc. | Method for fabricating dual-metal gate device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3472727B2 (ja) * | 1999-08-13 | 2003-12-02 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| KR100437462B1 (ko) * | 2001-10-04 | 2004-06-23 | 삼성전자주식회사 | 저전압 모스 트랜지스터 및 고전압 모스 트랜지스터를갖는 반도체소자의 제조방법 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5596681A (en) | 1979-01-17 | 1980-07-23 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Method of fabricating semiconductor device |
| JPS61105870A (ja) | 1984-10-30 | 1986-05-23 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
| JP2859332B2 (ja) | 1989-12-13 | 1999-02-17 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH08130250A (ja) | 1994-09-05 | 1996-05-21 | Fuji Electric Co Ltd | Ｍｏｓ型集積回路装置の製造方法 |
| US5502009A (en) * | 1995-02-16 | 1996-03-26 | United Microelectronics Corp. | Method for fabricating gate oxide layers of different thicknesses |
| JP3243151B2 (ja) * | 1995-06-01 | 2002-01-07 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP3703573B2 (ja) | 1996-07-01 | 2005-10-05 | 株式会社イシダ | ラベルプリンタ |
| JP3304803B2 (ja) | 1997-02-07 | 2002-07-22 | ヤマハ株式会社 | 多電源半導体装置の製造方法 |
| TW389944B (en) * | 1997-03-17 | 2000-05-11 | United Microelectronics Corp | Method for forming gate oxide layers with different thickness |
| JPH11330262A (ja) * | 1998-05-15 | 1999-11-30 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP3228230B2 (ja) * | 1998-07-21 | 2001-11-12 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1999
- 1999-05-18 JP JP11137895A patent/JP2000332125A/ja active Pending
-
2000
- 2000-05-08 US US09/566,074 patent/US6391701B1/en not_active Expired - Fee Related
- 2000-05-16 TW TW089109407A patent/TW464984B/zh not_active IP Right Cessation
- 2000-05-18 KR KR1020000026576A patent/KR20010014923A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2003005439A2 (en) * | 2001-07-03 | 2003-01-16 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device comprising mos-transistors having gate oxides of different thicknesses |
| WO2003005439A3 (en) * | 2001-07-03 | 2004-05-21 | Koninkl Philips Electronics Nv | Method of manufacturing a semiconductor device comprising mos-transistors having gate oxides of different thicknesses |
| JP2007524992A (ja) * | 2003-03-27 | 2007-08-30 | フリースケール セミコンダクター インコーポレイテッド | デュアルメタルゲートデバイスの形成方法 |
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| JP2008153621A (ja) * | 2006-11-22 | 2008-07-03 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW464984B (en) | 2001-11-21 |
| KR20010014923A (ko) | 2001-02-26 |
| US6391701B1 (en) | 2002-05-21 |
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