JPH1074706A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1074706A JPH1074706A JP22795996A JP22795996A JPH1074706A JP H1074706 A JPH1074706 A JP H1074706A JP 22795996 A JP22795996 A JP 22795996A JP 22795996 A JP22795996 A JP 22795996A JP H1074706 A JPH1074706 A JP H1074706A
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- Japan
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- film
- insulating film
- gate electrode
- silicide layer
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- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 本発明は、ゲート電極上の層間絶縁膜の膜剥
がれの発生を抑制し、膜剥がれを起こした層間絶縁膜が
他の部分に付着して素子特性や信頼性を劣化させること
を防止して、製造歩留まりの向上を実現することができ
る半導体装置及びその製造方法を提供することを課題と
する。 【解決手段】 シリコン基板１０上にゲート絶縁膜１６
を介して形成されたゲート電極１８が、下から順に積層
されたポリシリコン層２０／タングステン・シリサイド
層２２／ポリシリコン層２４からなる３層構造である。
そして層間絶縁膜としてのシリコン酸化膜２６と接触す
る最上層のポリシリコン層２４はシリコン酸化膜２６と
の密着力が大きいため、ウェーハ周辺部に残存する大面
積のポリサイド層上にシリコン酸化膜２６を介して応力
の極めて大きい膜が堆積されても、シリコン酸化膜２６
の膜剥がれの発生を抑制することができる。
がれの発生を抑制し、膜剥がれを起こした層間絶縁膜が
他の部分に付着して素子特性や信頼性を劣化させること
を防止して、製造歩留まりの向上を実現することができ
る半導体装置及びその製造方法を提供することを課題と
する。 【解決手段】 シリコン基板１０上にゲート絶縁膜１６
を介して形成されたゲート電極１８が、下から順に積層
されたポリシリコン層２０／タングステン・シリサイド
層２２／ポリシリコン層２４からなる３層構造である。
そして層間絶縁膜としてのシリコン酸化膜２６と接触す
る最上層のポリシリコン層２４はシリコン酸化膜２６と
の密着力が大きいため、ウェーハ周辺部に残存する大面
積のポリサイド層上にシリコン酸化膜２６を介して応力
の極めて大きい膜が堆積されても、シリコン酸化膜２６
の膜剥がれの発生を抑制することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に電界効果トランジスタのゲート
電極及びその製造方法に関するものである。
の製造方法に係り、特に電界効果トランジスタのゲート
電極及びその製造方法に関するものである。
【０００２】
【従来の技術】従来の電界効果トランジスタ、例えばＭ
ＯＳ（Metal Oxide Semiconductor ）トランジスタにお
いては、一般に、ポリシリコン（Ｐｏｌｙ Ｓｉ）ゲー
ト構造が採用されている。このポリシリコン・ゲート構
造について、図５を用いて説明する。図５に示されるよ
うに、従来のＭＯＳトランジスタにおいては、シリコン
基板３０表面に不純物が添加されたソース領域３２及び
ドレイン領域３４が相対して形成されている。そしてこ
れらソース領域３２とドレイン領域３４とに挟まれたチ
ャネル領域上には、ゲート酸化膜３６を介して、ポリシ
リコン層が形成され、ポリシリコン・ゲート電極３８を
なしている。更に、ポリシリコン・・ゲート電極３８が
形成された基体全面には、層間絶縁膜としてのシリコン
酸化膜４０が形成されている。
ＯＳ（Metal Oxide Semiconductor ）トランジスタにお
いては、一般に、ポリシリコン（Ｐｏｌｙ Ｓｉ）ゲー
ト構造が採用されている。このポリシリコン・ゲート構
造について、図５を用いて説明する。図５に示されるよ
うに、従来のＭＯＳトランジスタにおいては、シリコン
基板３０表面に不純物が添加されたソース領域３２及び
ドレイン領域３４が相対して形成されている。そしてこ
れらソース領域３２とドレイン領域３４とに挟まれたチ
ャネル領域上には、ゲート酸化膜３６を介して、ポリシ
リコン層が形成され、ポリシリコン・ゲート電極３８を
なしている。更に、ポリシリコン・・ゲート電極３８が
形成された基体全面には、層間絶縁膜としてのシリコン
酸化膜４０が形成されている。
【０００３】このようなポリシリコン・ゲート構造に
は、次のようなメリットがある。即ち、ポリシリコンは
融点が高いことから、ポリシリコン・ゲート電極３８を
形成した後、このポリシリコン・ゲート電極３８をマス
クとして不純物のイオン注入を行い、注入した不純物イ
オンを活性化する熱処理を行うことが可能であるため、
ソース領域３２及びドレイン領域３４をゲート電極３８
に対して自己整合的に形成することができる。従って、
位置合せ精度を必要とすることなく、ポリシリコン・ゲ
ート電極３８とソース領域３２及びドレイン領域３４と
のオーバーラップ容量を低減することができる。
は、次のようなメリットがある。即ち、ポリシリコンは
融点が高いことから、ポリシリコン・ゲート電極３８を
形成した後、このポリシリコン・ゲート電極３８をマス
クとして不純物のイオン注入を行い、注入した不純物イ
オンを活性化する熱処理を行うことが可能であるため、
ソース領域３２及びドレイン領域３４をゲート電極３８
に対して自己整合的に形成することができる。従って、
位置合せ精度を必要とすることなく、ポリシリコン・ゲ
ート電極３８とソース領域３２及びドレイン領域３４と
のオーバーラップ容量を低減することができる。
【０００４】但し、ポリシリコンゲート構造には、次の
ようなデメリットもある。即ち、ポリシリコンは比抵抗
率が高いことから、ポリシリコン・ゲート電極３８の抵
抗値が高くなるため、ＭＯＳトランジスタの高速化の障
害となる。従って、このデメリットを改善するために、
ポリサイド（Ｐｏｌｙｃｉｄｅ）ゲート構造が採用され
ている。このポリサイド・ゲート構造を、図６を用いて
説明する。
ようなデメリットもある。即ち、ポリシリコンは比抵抗
率が高いことから、ポリシリコン・ゲート電極３８の抵
抗値が高くなるため、ＭＯＳトランジスタの高速化の障
害となる。従って、このデメリットを改善するために、
ポリサイド（Ｐｏｌｙｃｉｄｅ）ゲート構造が採用され
ている。このポリサイド・ゲート構造を、図６を用いて
説明する。
【０００５】図６に示されるように、シリコン基板３０
表面に、不純物が添加されたソース領域３２及びドレイ
ン領域３４が相対して形成されている。そしてこれらソ
ース領域３２とドレイン領域３４とに挟まれたチャネル
領域上には、ゲート酸化膜３６を介してポリサイド・ゲ
ート電極４２が形成されている。そしてこのポリサイド
・ゲート電極４２は、ゲート酸化膜３６上に順に積層さ
れたポリシリコン層４４とタングステン・シリサイド
（ＷＳｉX ；但しｘ＝２．５〜２．６）層４６とからな
る２層構造となっている。更に、ポリサイド・ゲート電
極４２が形成された基体全面には、層間絶縁膜としての
シリコン酸化膜４８が形成されている。
表面に、不純物が添加されたソース領域３２及びドレイ
ン領域３４が相対して形成されている。そしてこれらソ
ース領域３２とドレイン領域３４とに挟まれたチャネル
領域上には、ゲート酸化膜３６を介してポリサイド・ゲ
ート電極４２が形成されている。そしてこのポリサイド
・ゲート電極４２は、ゲート酸化膜３６上に順に積層さ
れたポリシリコン層４４とタングステン・シリサイド
（ＷＳｉX ；但しｘ＝２．５〜２．６）層４６とからな
る２層構造となっている。更に、ポリサイド・ゲート電
極４２が形成された基体全面には、層間絶縁膜としての
シリコン酸化膜４８が形成されている。
【０００６】このようなポリシリコン層４４／タングス
テン・シリサイド層４６の２層構造からなるポリサイド
・ゲート電極４２を有するポリサイド・ゲート構造にお
いては、タングステン・シリサイドはポリシリコンに比
べて比抵抗率が低いことから、ポリサイド・ゲート電極
４２の導電性が高くなる。また、タングステン・シリサ
イドは高融点であり、耐酸化性もあり、物性的にはポリ
シリコンと類似しているため、上記図５に示されるポリ
シリコン・ゲート構造の場合の自己整合構造をそのまま
適用することができる。
テン・シリサイド層４６の２層構造からなるポリサイド
・ゲート電極４２を有するポリサイド・ゲート構造にお
いては、タングステン・シリサイドはポリシリコンに比
べて比抵抗率が低いことから、ポリサイド・ゲート電極
４２の導電性が高くなる。また、タングステン・シリサ
イドは高融点であり、耐酸化性もあり、物性的にはポリ
シリコンと類似しているため、上記図５に示されるポリ
シリコン・ゲート構造の場合の自己整合構造をそのまま
適用することができる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来のＭＯＳトランジスタのポリサイド・ゲート構造にお
いては、タングステン・シリサイドはシリコン酸化膜と
の密着力が小さいため、ポリサイド・ゲート電極４２上
に層間絶縁膜としてのシリコン酸化膜４８を形成した場
合に、このシリコン酸化膜４８とポリサイド・ゲート電
極４２のタングステン・シリサイド層４６との間に十分
な密着性を確保することができない。従って、層間絶縁
膜としてのシリコン酸化膜４８上に応力の極めて大きい
膜を形成した場合、ポリサイド・ゲート電極４２のタン
グステン・シリサイド層４６とシリコン酸化膜４８との
界面において膜剥がれが発生するおそれがある。なお、
この応力の極めて大きい膜としては、例えばコンタクト
部にタングステン・プラグ等を形成するために、ブラン
ケットＣＶＤ（Chemical Vapor Deposition ）法を用い
て層間絶縁膜上の全面に形成されるブランケット・タン
グステン膜等がある。
来のＭＯＳトランジスタのポリサイド・ゲート構造にお
いては、タングステン・シリサイドはシリコン酸化膜と
の密着力が小さいため、ポリサイド・ゲート電極４２上
に層間絶縁膜としてのシリコン酸化膜４８を形成した場
合に、このシリコン酸化膜４８とポリサイド・ゲート電
極４２のタングステン・シリサイド層４６との間に十分
な密着性を確保することができない。従って、層間絶縁
膜としてのシリコン酸化膜４８上に応力の極めて大きい
膜を形成した場合、ポリサイド・ゲート電極４２のタン
グステン・シリサイド層４６とシリコン酸化膜４８との
界面において膜剥がれが発生するおそれがある。なお、
この応力の極めて大きい膜としては、例えばコンタクト
部にタングステン・プラグ等を形成するために、ブラン
ケットＣＶＤ（Chemical Vapor Deposition ）法を用い
て層間絶縁膜上の全面に形成されるブランケット・タン
グステン膜等がある。
【０００８】通常の素子領域におけるポリサイド・ゲー
ト電極４２のタングステン・シリサイド層４６は面積が
小さいため、この膜剥がれのおそれは比較的小さいが、
ウェーハ周辺部に形成される大面積のポリサイド層、即
ちポリシリコン層及びタングステン・シリサイド層が積
層されたポリサイド層においては、実際に膜剥がれが発
生するおそれは大きくなる。そしてこの膜剥がれを起こ
したシリコン酸化膜４８はウェーハの他の部分に付着し
て、素子特性や信頼性を劣化させる原因となるため、製
造歩留まりの低下を招くことになる。
ト電極４２のタングステン・シリサイド層４６は面積が
小さいため、この膜剥がれのおそれは比較的小さいが、
ウェーハ周辺部に形成される大面積のポリサイド層、即
ちポリシリコン層及びタングステン・シリサイド層が積
層されたポリサイド層においては、実際に膜剥がれが発
生するおそれは大きくなる。そしてこの膜剥がれを起こ
したシリコン酸化膜４８はウェーハの他の部分に付着し
て、素子特性や信頼性を劣化させる原因となるため、製
造歩留まりの低下を招くことになる。
【０００９】こうした事態を回避するための対策とし
て、ウェーハ周辺部に大面積のポリサイド層が形成され
ないようにするために、ゲート電極を形成する際のフォ
トリソグラフィ工程においてウェーハ周辺部までも全面
的に露光するダミー・ショット等を行う方法がある。
て、ウェーハ周辺部に大面積のポリサイド層が形成され
ないようにするために、ゲート電極を形成する際のフォ
トリソグラフィ工程においてウェーハ周辺部までも全面
的に露光するダミー・ショット等を行う方法がある。
【００１０】しかし、最近のエッチング装置において
は、エッチング速度の均一性を確保するためにウェーハ
周辺の全面にクランプ（ｃｒａｍｐ）を用いる場合が多
い。このため、ポリサイド・ゲート電極４２を形成する
際に、エッチング装置のクランプによって覆われている
ウェーハ周辺部にはポリサイド層が大面積に残存するこ
とになる。
は、エッチング速度の均一性を確保するためにウェーハ
周辺の全面にクランプ（ｃｒａｍｐ）を用いる場合が多
い。このため、ポリサイド・ゲート電極４２を形成する
際に、エッチング装置のクランプによって覆われている
ウェーハ周辺部にはポリサイド層が大面積に残存するこ
とになる。
【００１１】即ち、図７に示されるように、ポリサイド
・ゲート電極４２の形成は、シリコン基板３０上にゲー
ト酸化膜（図示せず）を介してポリシリコン層及びタン
グステン・シリサイド層を順に積層してポリサイド層を
形成した後、このポリサイド層上にフォトリソグラフィ
技術を用いてゲート電極形状にパターニングしたレジス
ト５０を形成し、このレジストをマスクとしてポリサイ
ド層を選択的にエッチング除去して、ポリサイド・ゲー
ト電極４２を形成することにより行われる。このとき、
ダミー・ショットにより全面露光されたウェーハ周辺部
にはレジスト５０が形成されていないものの、レジスト
５０をマスクとするエッチング工程において、ウェーハ
周辺部がエッチング装置のクランプ５２によって覆われ
ているため、このクランプ５２に覆われたウェーハ周辺
部には大面積のポリサイド層５４が残存することにな
る。従って、ウェーハ全面を露光するダミー・ショット
等を行う方法によっても、ウェーハ周辺部に形成される
大面積のポリサイド層５４におけるシリコン酸化膜４８
の膜剥がれの発生を防止する有効な対策とはなりえな
い。
・ゲート電極４２の形成は、シリコン基板３０上にゲー
ト酸化膜（図示せず）を介してポリシリコン層及びタン
グステン・シリサイド層を順に積層してポリサイド層を
形成した後、このポリサイド層上にフォトリソグラフィ
技術を用いてゲート電極形状にパターニングしたレジス
ト５０を形成し、このレジストをマスクとしてポリサイ
ド層を選択的にエッチング除去して、ポリサイド・ゲー
ト電極４２を形成することにより行われる。このとき、
ダミー・ショットにより全面露光されたウェーハ周辺部
にはレジスト５０が形成されていないものの、レジスト
５０をマスクとするエッチング工程において、ウェーハ
周辺部がエッチング装置のクランプ５２によって覆われ
ているため、このクランプ５２に覆われたウェーハ周辺
部には大面積のポリサイド層５４が残存することにな
る。従って、ウェーハ全面を露光するダミー・ショット
等を行う方法によっても、ウェーハ周辺部に形成される
大面積のポリサイド層５４におけるシリコン酸化膜４８
の膜剥がれの発生を防止する有効な対策とはなりえな
い。
【００１２】そこで本発明は、上記事情を考慮してなさ
れたものであり、ゲート電極上の層間絶縁膜の膜剥がれ
の発生を抑制し、膜剥がれを起こした層間絶縁膜が他の
部分に付着して素子特性や信頼性を劣化させることを防
止して、製造歩留まりの向上を実現することができる半
導体装置及びその製造方法を提供することを課題とす
る。
れたものであり、ゲート電極上の層間絶縁膜の膜剥がれ
の発生を抑制し、膜剥がれを起こした層間絶縁膜が他の
部分に付着して素子特性や信頼性を劣化させることを防
止して、製造歩留まりの向上を実現することができる半
導体装置及びその製造方法を提供することを課題とす
る。
【００１３】
【課題を解決するための手段】本発明者は、ポリサイド
・ゲート電極のシリサイド層と層間絶縁膜としてのシリ
コン酸化膜との密着力が小さいことに起因する膜剥がれ
の発生を防止する手段について鋭意検討した結果、これ
らシリサイド層とシリコン酸化膜との間に、両者に対し
て密着力の大きい膜を介在させればよいことに想到し
た。しかし、通常の製造方法においては、シリサイド層
表面に自然酸化膜が形成されるため、シリサイド層上に
単にシリサイド層と密着力の大きい膜を形成するだけで
は、シリサイド層表面の自然酸化膜によって十分な密着
性を確保することができない。このため、シリサイド層
上に形成する膜は、シリサイド層表面に形成される自然
酸化膜を消費する還元性を有することが必要となる。従
って、上記課題は、以下の本発明に係る半導体装置及び
その製造方法により達成される。
・ゲート電極のシリサイド層と層間絶縁膜としてのシリ
コン酸化膜との密着力が小さいことに起因する膜剥がれ
の発生を防止する手段について鋭意検討した結果、これ
らシリサイド層とシリコン酸化膜との間に、両者に対し
て密着力の大きい膜を介在させればよいことに想到し
た。しかし、通常の製造方法においては、シリサイド層
表面に自然酸化膜が形成されるため、シリサイド層上に
単にシリサイド層と密着力の大きい膜を形成するだけで
は、シリサイド層表面の自然酸化膜によって十分な密着
性を確保することができない。このため、シリサイド層
上に形成する膜は、シリサイド層表面に形成される自然
酸化膜を消費する還元性を有することが必要となる。従
って、上記課題は、以下の本発明に係る半導体装置及び
その製造方法により達成される。
【００１４】即ち、本発明に係る半導体装置は、半導体
基板上にゲート絶縁膜を介してゲート電極が形成され、
ゲート電極が形成された基体上に層間絶縁膜が形成され
ている半導体装置であって、このゲート電極が、ゲート
絶縁膜上に順に積層されたポリシリコン層、シリサイド
層、及び層間絶縁膜との密着力がシリサイド層よりも大
きい導電層からなる３層構造であることを特徴とする。
また、上記半導体装置において、導電層が還元性の材料
からなることを特徴とする。
基板上にゲート絶縁膜を介してゲート電極が形成され、
ゲート電極が形成された基体上に層間絶縁膜が形成され
ている半導体装置であって、このゲート電極が、ゲート
絶縁膜上に順に積層されたポリシリコン層、シリサイド
層、及び層間絶縁膜との密着力がシリサイド層よりも大
きい導電層からなる３層構造であることを特徴とする。
また、上記半導体装置において、導電層が還元性の材料
からなることを特徴とする。
【００１５】更に、本発明に係る半導体装置の製造方法
は、半導体基板上に、絶縁膜を介してポリシリコン層、
シリサイド層、及び層間絶縁膜との密着力がシリサイド
層よりも大きく且つ還元性を有する導電層を順に積層す
る工程と、この導電層上に、ゲート電極形状にパターニ
ングしたレジストを形成した後、このレジストをマスク
として導電層、シリサイド層、及びポリシリコン層を選
択的にエッチング除去して、順に積層されたポリシリコ
ン層、シリサイド層、及び導電層からなる３層構造のゲ
ート電極を形成する工程と、このゲート電極が形成され
た基体全面に、層間絶縁膜を形成する工程とを有するこ
とを特徴とする。
は、半導体基板上に、絶縁膜を介してポリシリコン層、
シリサイド層、及び層間絶縁膜との密着力がシリサイド
層よりも大きく且つ還元性を有する導電層を順に積層す
る工程と、この導電層上に、ゲート電極形状にパターニ
ングしたレジストを形成した後、このレジストをマスク
として導電層、シリサイド層、及びポリシリコン層を選
択的にエッチング除去して、順に積層されたポリシリコ
ン層、シリサイド層、及び導電層からなる３層構造のゲ
ート電極を形成する工程と、このゲート電極が形成され
た基体全面に、層間絶縁膜を形成する工程とを有するこ
とを特徴とする。
【００１６】このように本発明においては、ゲート電極
がポリシリコン層／シリサイド層／導電層からなる３層
構造であり、層間絶縁膜と接触する最上層の導電層は、
層間絶縁膜との密着力がシリサイド層と層間絶縁膜との
密着力よりも大きいため、層間絶縁膜上に応力の極めて
大きい膜が形成された場合であっても、この最上層の導
電層と層間絶縁膜との界面において膜剥がれが発生する
おそれは減少する。
がポリシリコン層／シリサイド層／導電層からなる３層
構造であり、層間絶縁膜と接触する最上層の導電層は、
層間絶縁膜との密着力がシリサイド層と層間絶縁膜との
密着力よりも大きいため、層間絶縁膜上に応力の極めて
大きい膜が形成された場合であっても、この最上層の導
電層と層間絶縁膜との界面において膜剥がれが発生する
おそれは減少する。
【００１７】また、この最上層の導電層は還元性の材料
からなることから、シリサイド層表面に自然酸化膜が形
成される場合であっても、導電層を形成した場合に自然
酸化膜の酸素を引き抜くことにより自然酸化膜を消費す
るため、シリサイド層とその上の導電層との間の密着性
も十分に確保することができる。
からなることから、シリサイド層表面に自然酸化膜が形
成される場合であっても、導電層を形成した場合に自然
酸化膜の酸素を引き抜くことにより自然酸化膜を消費す
るため、シリサイド層とその上の導電層との間の密着性
も十分に確保することができる。
【００１８】なお、上記半導体装置及びその製造方法に
おいて、シリサイド層としては、タングステン・シリサ
イド層、モリブデン・シリサイド（ＭｏＳｉX ）層、チ
タン・シリサイド（ＴｉＳｉX ）層等の高融点金属（re
fractory metal）のシリサイド（Ｓｉｌｉｃｉｄｅ）
層、又は白金シリサイド（ＰｔＳｉ）層、パラジウム・
シリサイド（ＰｄＳｉ）層等の準貴金属（near noble m
etal）のシリサイド層を用いることが可能であり、層間
絶縁膜がシリコン酸化膜である場合には、導電層として
は、ポリシリコン層又はチタン（Ｔｉ）層を用いること
が好適である。
おいて、シリサイド層としては、タングステン・シリサ
イド層、モリブデン・シリサイド（ＭｏＳｉX ）層、チ
タン・シリサイド（ＴｉＳｉX ）層等の高融点金属（re
fractory metal）のシリサイド（Ｓｉｌｉｃｉｄｅ）
層、又は白金シリサイド（ＰｔＳｉ）層、パラジウム・
シリサイド（ＰｄＳｉ）層等の準貴金属（near noble m
etal）のシリサイド層を用いることが可能であり、層間
絶縁膜がシリコン酸化膜である場合には、導電層として
は、ポリシリコン層又はチタン（Ｔｉ）層を用いること
が好適である。
【００１９】
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。図１は、本発明の一実
施形態に係るゲート構造を有するＭＯＳトランジスタを
示す断面図である。図１に示されるように、半導体基板
としてのシリコン基板１０表面に、所定の不純物が添加
されたソース領域１２及びドレイン領域１４が相対して
形成されている。そしてこれらソース領域１２とドレイ
ン領域１４とに挟まれたシリコン基板１０表面、即ちチ
ャネル領域上には、ゲート酸化膜１６を介してゲート電
極１８が形成されている。
本発明の実施の形態を説明する。図１は、本発明の一実
施形態に係るゲート構造を有するＭＯＳトランジスタを
示す断面図である。図１に示されるように、半導体基板
としてのシリコン基板１０表面に、所定の不純物が添加
されたソース領域１２及びドレイン領域１４が相対して
形成されている。そしてこれらソース領域１２とドレイ
ン領域１４とに挟まれたシリコン基板１０表面、即ちチ
ャネル領域上には、ゲート酸化膜１６を介してゲート電
極１８が形成されている。
【００２０】このゲート電極１８は、下から順にポリシ
リコン層２０、タングステン・シリサイド（ＷＳｉX ；
但しｘ＝２．５〜２．６）層２２、及びポリシリコン層
２４が積層された３層構造をなしている点に本実施形態
の特徴がある。また、このゲート電極１８が形成された
基体全面には、層間絶縁膜としてのシリコン酸化膜２６
が堆積されている。
リコン層２０、タングステン・シリサイド（ＷＳｉX ；
但しｘ＝２．５〜２．６）層２２、及びポリシリコン層
２４が積層された３層構造をなしている点に本実施形態
の特徴がある。また、このゲート電極１８が形成された
基体全面には、層間絶縁膜としてのシリコン酸化膜２６
が堆積されている。
【００２１】次に、上記図１に示すＭＯＳトランジスタ
の製造方法を、図２〜図４を用いて説明する。先ず、半
導体基板としてのシリコン基板１０表面を熱酸化して、
ゲート酸化膜１６を形成する。そして例えばＣＶＤ法を
用いて、ゲート酸化膜１６上に、不純物を添加したポリ
シリコン層２０（厚さ：１００ｎｍ）、タングステン・
シリサイド層２２（厚さ：１００ｎｍ）、及びポリシリ
コン層２４（厚さ：３０ｎｍ）を順に積層して形成す
る。
の製造方法を、図２〜図４を用いて説明する。先ず、半
導体基板としてのシリコン基板１０表面を熱酸化して、
ゲート酸化膜１６を形成する。そして例えばＣＶＤ法を
用いて、ゲート酸化膜１６上に、不純物を添加したポリ
シリコン層２０（厚さ：１００ｎｍ）、タングステン・
シリサイド層２２（厚さ：１００ｎｍ）、及びポリシリ
コン層２４（厚さ：３０ｎｍ）を順に積層して形成す
る。
【００２２】続いて、全面にレジスト２８を塗布した
後、フォトリソグラフィ技術を用いてゲート電極形状に
パターニングする。
後、フォトリソグラフィ技術を用いてゲート電極形状に
パターニングする。
【００２３】続いて、このゲート電極形状にパターニン
グしたレジスト２８をマスクとして、ポリシリコン層２
０、タングステン・シリサイド層２２、及びポリシリコ
ン層２４を選択的にエッチング除去する。こうしてポリ
シリコン層２０、タングステン・シリサイド層２２、及
びポリシリコン層２４が下から順に積層された３層構造
のゲート電極１８を形成する（図２参照）。
グしたレジスト２８をマスクとして、ポリシリコン層２
０、タングステン・シリサイド層２２、及びポリシリコ
ン層２４を選択的にエッチング除去する。こうしてポリ
シリコン層２０、タングステン・シリサイド層２２、及
びポリシリコン層２４が下から順に積層された３層構造
のゲート電極１８を形成する（図２参照）。
【００２４】なお、このエッチング工程においては、エ
ッチング速度の均一性を確保するためにウェーハ周辺の
全面にクランプを用いるため、このエッチング装置のク
ランプによって覆われているウェーハ周辺部には大面積
のポリサイド層、即ちポリシリコン層及びタングステン
・シリサイド層が順に積層されたポリサイド層が残存す
ることになる。
ッチング速度の均一性を確保するためにウェーハ周辺の
全面にクランプを用いるため、このエッチング装置のク
ランプによって覆われているウェーハ周辺部には大面積
のポリサイド層、即ちポリシリコン層及びタングステン
・シリサイド層が順に積層されたポリサイド層が残存す
ることになる。
【００２５】次いで、レジスト２８を剥離した後、イオ
ン注入法を用いて、ゲート電極１８をマスクとして所定
の不純物イオンをシリコン基板１０表面に注入した後、
その不純物イオンを活性化するためのアニール処理を行
う。こうしてシリコン基板１０表面に所定の不純物が添
加されたソース領域１２及びドレイン領域１４を相対し
て形成する（図３参照）。
ン注入法を用いて、ゲート電極１８をマスクとして所定
の不純物イオンをシリコン基板１０表面に注入した後、
その不純物イオンを活性化するためのアニール処理を行
う。こうしてシリコン基板１０表面に所定の不純物が添
加されたソース領域１２及びドレイン領域１４を相対し
て形成する（図３参照）。
【００２６】次いで、基体全面に、層間絶縁膜としての
シリコン酸化膜２６を堆積する。こうして上記図１に示
すＭＯＳトランジスタを作製する（図４参照）。このよ
うに本実施形態によれば、ゲート電極１８が順に積層さ
れたポリシリコン層２０／タングステン・シリサイド層
２２／ポリシリコン層２４からなる３層構造をなしてい
る。そして層間絶縁膜としてのシリコン酸化膜２６と接
触する最上層のポリシリコン層２４は、シリコン酸化膜
２６との密着力がタングステン・シリサイド層２２とシ
リコン酸化膜２６との密着力よりも大きいため、ウェー
ハ周辺部に残存する大面積のポリサイド層上にシリコン
酸化膜２６を介して応力の極めて大きい膜、例えばコン
タクト部にタングステン・プラグを形成するためのブラ
ンケット・タングステン層が堆積された場合であって
も、最上層のポリシリコン層２４と層間絶縁膜としての
シリコン酸化膜２６との界面における膜剥がれの発生を
抑制することができる。
シリコン酸化膜２６を堆積する。こうして上記図１に示
すＭＯＳトランジスタを作製する（図４参照）。このよ
うに本実施形態によれば、ゲート電極１８が順に積層さ
れたポリシリコン層２０／タングステン・シリサイド層
２２／ポリシリコン層２４からなる３層構造をなしてい
る。そして層間絶縁膜としてのシリコン酸化膜２６と接
触する最上層のポリシリコン層２４は、シリコン酸化膜
２６との密着力がタングステン・シリサイド層２２とシ
リコン酸化膜２６との密着力よりも大きいため、ウェー
ハ周辺部に残存する大面積のポリサイド層上にシリコン
酸化膜２６を介して応力の極めて大きい膜、例えばコン
タクト部にタングステン・プラグを形成するためのブラ
ンケット・タングステン層が堆積された場合であって
も、最上層のポリシリコン層２４と層間絶縁膜としての
シリコン酸化膜２６との界面における膜剥がれの発生を
抑制することができる。
【００２７】また、この最上層のポリシリコン層２４は
還元性を有していることから、タングステン・シリサイ
ド層２２表面に自然酸化膜が形成されても、ポリシリコ
ン層２４を形成した場合に自然酸化膜の酸素を引き抜く
ことにより自然酸化膜を消費するため、タングステン・
シリサイド層２２とその上のポリシリコン層２４との間
の密着性も十分に確保することができる。従って、ゲー
ト電極１８の最上層のポリシリコン層２４から層間絶縁
膜としてのシリコン酸化膜２６が膜剥がれを起こして基
体の他の部分に付着することを抑制することにより、Ｍ
ＯＳトランジスタの特性や信頼性の劣化を防止して、製
造歩留まりの向上を実現することができる。
還元性を有していることから、タングステン・シリサイ
ド層２２表面に自然酸化膜が形成されても、ポリシリコ
ン層２４を形成した場合に自然酸化膜の酸素を引き抜く
ことにより自然酸化膜を消費するため、タングステン・
シリサイド層２２とその上のポリシリコン層２４との間
の密着性も十分に確保することができる。従って、ゲー
ト電極１８の最上層のポリシリコン層２４から層間絶縁
膜としてのシリコン酸化膜２６が膜剥がれを起こして基
体の他の部分に付着することを抑制することにより、Ｍ
ＯＳトランジスタの特性や信頼性の劣化を防止して、製
造歩留まりの向上を実現することができる。
【００２８】なお、上記実施形態においては、３層構造
のゲート電極１８の最上層としてポリシリコン層２４を
用いているが、このポリシリコン層２４の代わりに、例
えばチタン層を用いてもよい。また、３層構造のゲート
電極１８の中間層としてタングステン・シリサイド層２
２を用いているが、これに限定されず、例えばモリブデ
ン・シリサイド層やチタン・シリサイド層等の高融点金
属シリサイド層、又は白金シリサイド層、パラジウム・
シリサイド層等の準貴金属シリサイド層を用いてもよ
い。
のゲート電極１８の最上層としてポリシリコン層２４を
用いているが、このポリシリコン層２４の代わりに、例
えばチタン層を用いてもよい。また、３層構造のゲート
電極１８の中間層としてタングステン・シリサイド層２
２を用いているが、これに限定されず、例えばモリブデ
ン・シリサイド層やチタン・シリサイド層等の高融点金
属シリサイド層、又は白金シリサイド層、パラジウム・
シリサイド層等の準貴金属シリサイド層を用いてもよ
い。
【００２９】
【発明の効果】以上、詳細に説明した通り、本発明によ
れば、ゲート電極がポリシリコン層／シリサイド層／導
電層からなる３層構造であり、層間絶縁膜と接触する最
上層の導電層は、シリサイド層よりも層間絶縁膜との密
着力が大きいことにより、層間絶縁膜上に応力の極めて
大きい膜が形成された場合であっても、この最上層の導
電層と層間絶縁膜との界面における膜剥がれの発生を抑
制することができるため、膜剥がれを起こした層間絶縁
膜が基体の他の部分に付着して素子特性や信頼性を劣化
させることを防止して、製造歩留まりの向上を実現する
ことができる。また、この最上層の導電層は還元性を有
していることにより、シリサイド層表面に自然酸化膜が
形成される場合であっても、導電層を形成した場合にこ
の自然酸化膜を消費するため、シリサイド層とその上の
導電層との間の密着性も十分に確保することができる。
れば、ゲート電極がポリシリコン層／シリサイド層／導
電層からなる３層構造であり、層間絶縁膜と接触する最
上層の導電層は、シリサイド層よりも層間絶縁膜との密
着力が大きいことにより、層間絶縁膜上に応力の極めて
大きい膜が形成された場合であっても、この最上層の導
電層と層間絶縁膜との界面における膜剥がれの発生を抑
制することができるため、膜剥がれを起こした層間絶縁
膜が基体の他の部分に付着して素子特性や信頼性を劣化
させることを防止して、製造歩留まりの向上を実現する
ことができる。また、この最上層の導電層は還元性を有
していることにより、シリサイド層表面に自然酸化膜が
形成される場合であっても、導電層を形成した場合にこ
の自然酸化膜を消費するため、シリサイド層とその上の
導電層との間の密着性も十分に確保することができる。
【図１】本発明の一実施形態に係る３層構造のゲート電
極を有するＭＯＳトランジスタを示す断面図である。
極を有するＭＯＳトランジスタを示す断面図である。
【図２】図１に示すＭＯＳトランジスタの製造方法を説
明するための工程断面図（その１）である。
明するための工程断面図（その１）である。
【図３】図１に示すＭＯＳトランジスタの製造方法を説
明するための工程断面図（その２）である。
明するための工程断面図（その２）である。
【図４】図１に示すＭＯＳトランジスタの製造方法を説
明するための工程断面図（その３）である。
明するための工程断面図（その３）である。
【図５】従来のポリシリコン・ゲート構造を有するＭＯ
Ｓトランジスタを示す断面図である。
Ｓトランジスタを示す断面図である。
【図６】従来のポリサイド・ゲート構造を有するＭＯＳ
トランジスタを示す断面図である。
トランジスタを示す断面図である。
【図７】従来のＭＯＳトランジスタのシリサイド・ゲー
ト電極を形成するエッチング工程を説明するための工程
断面図である。
ト電極を形成するエッチング工程を説明するための工程
断面図である。
１０……シリコン基板、１２……ソース領域、１４……
ドレイン領域、１６……ゲート酸化膜、１８……ゲート
電極、２０……ポリシリコン層、２２……タングステン
・シリサイド層、２４……ポリシリコン層、２６……シ
リコン酸化膜、２８……レジスト、３０……シリコン基
板、３２……ソース領域、３４……ドレイン領域、３６
……ゲート酸化膜、３８……ポリシリコン・ゲート電
極、４０……ゲート酸化膜、４２……ポリサイド・ゲー
ト電極、４４……ポリシリコン層、４６……タングステ
ン・シリサイド層、４８……シリコン酸化膜、５０……
レジスト、５２……クランプ、５４……大面積のポリサ
イド層。
ドレイン領域、１６……ゲート酸化膜、１８……ゲート
電極、２０……ポリシリコン層、２２……タングステン
・シリサイド層、２４……ポリシリコン層、２６……シ
リコン酸化膜、２８……レジスト、３０……シリコン基
板、３２……ソース領域、３４……ドレイン領域、３６
……ゲート酸化膜、３８……ポリシリコン・ゲート電
極、４０……ゲート酸化膜、４２……ポリサイド・ゲー
ト電極、４４……ポリシリコン層、４６……タングステ
ン・シリサイド層、４８……シリコン酸化膜、５０……
レジスト、５２……クランプ、５４……大面積のポリサ
イド層。
Claims (6)
- 【請求項１】 半導体基板上にゲート絶縁膜を介してゲ
ート電極が形成され、前記ゲート電極が形成された基体
上に層間絶縁膜が形成されている半導体装置であって、 前記ゲート電極が、前記ゲート絶縁膜上に順に積層され
たポリシリコン層、シリサイド層、及び前記層間絶縁膜
との密着力が前記シリサイド層よりも大きい導電層から
なる３層構造であることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記導電層が、還元性の材料からなることを特徴とする
半導体装置。 - 【請求項３】 請求項１又は２に記載の半導体装置にお
いて、 前記層間絶縁膜が、シリコン酸化膜であり、 前記シリサイド層が、タングステン・シリサイド層、モ
リブデン・シリサイド層、チタン・シリサイド層、白金
シリサイド層、又はパラジウム・シリサイド層であり、 前記導電層が、ポリシリコン層又はチタン層であること
を特徴とする半導体装置。 - 【請求項４】 半導体基板上に、絶縁膜を介してポリシ
リコン層、シリサイド層、及び層間絶縁膜との密着力が
前記シリサイド層よりも大きい導電層を順に積層する工
程と、 前記導電層上に、ゲート電極形状にパターニングしたレ
ジストを形成した後、前記レジストをマスクとして前記
導電層、前記シリサイド層、及び前記ポリシリコン層を
選択的にエッチング除去して、順に積層された前記ポリ
シリコン層、前記シリサイド層、及び前記導電層からな
る３層構造のゲート電極を形成する工程と、 前記ゲート電極が形成された基体全面に、層間絶縁膜を
形成する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、 前記導電層が、還元性の材料からなることを特徴とする
半導体装置の製造方法。 - 【請求項６】 請求項４又は５に記載の半導体装置の製
造方法において、 前記層間絶縁膜が、シリコン酸化膜であり、 前記シリサイド層が、タングステン・シリサイド層、モ
リブデン・シリサイド層、チタン・シリサイド層、白金
シリサイド層、又はパラジウム・シリサイド層であり、 前記導電層が、ポリシリコン層又はチタン層であること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22795996A JPH1074706A (ja) | 1996-08-29 | 1996-08-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22795996A JPH1074706A (ja) | 1996-08-29 | 1996-08-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1074706A true JPH1074706A (ja) | 1998-03-17 |
Family
ID=16868947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22795996A Pending JPH1074706A (ja) | 1996-08-29 | 1996-08-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1074706A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6410953B2 (en) | 2000-03-29 | 2002-06-25 | Nec Corporation | Integrated circuit device with MIM capacitance circuit |
| US6432817B1 (en) * | 2000-12-07 | 2002-08-13 | Advanced Micro Devices, Inc. | Tungsten silicide barrier for nickel silicidation of a gate electrode |
-
1996
- 1996-08-29 JP JP22795996A patent/JPH1074706A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6410953B2 (en) | 2000-03-29 | 2002-06-25 | Nec Corporation | Integrated circuit device with MIM capacitance circuit |
| US6432817B1 (en) * | 2000-12-07 | 2002-08-13 | Advanced Micro Devices, Inc. | Tungsten silicide barrier for nickel silicidation of a gate electrode |
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