JPH05326516A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05326516A JPH05326516A JP4160128A JP16012892A JPH05326516A JP H05326516 A JPH05326516 A JP H05326516A JP 4160128 A JP4160128 A JP 4160128A JP 16012892 A JP16012892 A JP 16012892A JP H05326516 A JPH05326516 A JP H05326516A
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Landscapes
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 高集積，低消費電力の高抵抗負荷型スタティ
ックＲＡＭを備えた半導体装置を得る。 【構成】 高抵抗負荷型スタティックＲＡＭを備えた半
導体装置において、高抵抗体を形成する多結晶シリコン
膜２の一部を高融点金属を含むシリサイド層で形成し
た。 【効果】 高抵抗負荷型スタティックＲＡＭの高抵抗体
を形成する多結晶シリコン膜を高抵抗体と配線体とに分
離することができ、さらにアルミ電極と高抵抗体を形成
する多結晶シリコン膜とのコンタクトを容易にすること
ができる。
ックＲＡＭを備えた半導体装置を得る。 【構成】 高抵抗負荷型スタティックＲＡＭを備えた半
導体装置において、高抵抗体を形成する多結晶シリコン
膜２の一部を高融点金属を含むシリサイド層で形成し
た。 【効果】 高抵抗負荷型スタティックＲＡＭの高抵抗体
を形成する多結晶シリコン膜を高抵抗体と配線体とに分
離することができ、さらにアルミ電極と高抵抗体を形成
する多結晶シリコン膜とのコンタクトを容易にすること
ができる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、特
に半導体装置における多結晶シリコン配線の改良を図っ
たものに関するものである。
に半導体装置における多結晶シリコン配線の改良を図っ
たものに関するものである。
【０００２】
【従来の技術】図６は従来の半導体装置の製造フローを
示す断面図であり、これを用いて従来の製造方法を説明
する。
示す断面図であり、これを用いて従来の製造方法を説明
する。
【０００３】図６(a) において、半導体基体１表面上に
多結晶シリコン層２を形成した後、イオン注入法により
第１の不純物、例えば砒素Ｘ１を導入して所定の抵抗値
を持つ多結晶シリコン層２を得る。
多結晶シリコン層２を形成した後、イオン注入法により
第１の不純物、例えば砒素Ｘ１を導入して所定の抵抗値
を持つ多結晶シリコン層２を得る。
【０００４】次に上記多結晶シリコン膜２中に第２の抵
抗体を得るために、レジスト７をパターニングし、第２
の不純物、例えば砒素Ｘ２を導入し（図６(b) ）、前記
レジスト７を除去すれば、同一多結晶シリコン層２内に
異なる２つの抵抗体（Ａ領域、Ｂ領域）を形成すること
ができる（図６(c) ）。この場合、例えばＡ領域を抵抗
体として用い、かつＢ領域を配線体として用いることが
できる。
抗体を得るために、レジスト７をパターニングし、第２
の不純物、例えば砒素Ｘ２を導入し（図６(b) ）、前記
レジスト７を除去すれば、同一多結晶シリコン層２内に
異なる２つの抵抗体（Ａ領域、Ｂ領域）を形成すること
ができる（図６(c) ）。この場合、例えばＡ領域を抵抗
体として用い、かつＢ領域を配線体として用いることが
できる。
【０００５】図７は従来の高抵抗負荷型スタティックＲ
ＡＭのメモリセル部に用いられる高抵抗部を示した断面
図である。図において、９はシリコン基板、１０は該シ
リコン基板９の表面を酸化して形成されるフィールド酸
化膜、１１はシリコン基板９上の一部に形成されたゲー
ト酸化膜、１２ａ，１２ｂはそれぞれトランジスタＱ1
，Ｑ2 のゲート電極、２は多結晶シリコン膜、２ａは
多結晶シリコン膜２内に形成された高抵抗部、１３ａ，
１３ｂはトランジスタＱ1 のＮ+ 拡散層、１４，１５は
絶縁膜、１６ａ，１６ｂはアルミ配線である。以上の構
成において、配線１６ａに電源電圧Ｖccが印加されてい
るとすると、該電源電圧は配線２を介してトランジスタ
Ｑ2 のゲート電極１２ｂ及びトランジスタＱ1 のＮ+ 拡
散層１３ａに供給され、またトランジスタＱ1 のＮ+ 拡
散層１３ｂは配線１６ｂを介して接地されている。
ＡＭのメモリセル部に用いられる高抵抗部を示した断面
図である。図において、９はシリコン基板、１０は該シ
リコン基板９の表面を酸化して形成されるフィールド酸
化膜、１１はシリコン基板９上の一部に形成されたゲー
ト酸化膜、１２ａ，１２ｂはそれぞれトランジスタＱ1
，Ｑ2 のゲート電極、２は多結晶シリコン膜、２ａは
多結晶シリコン膜２内に形成された高抵抗部、１３ａ，
１３ｂはトランジスタＱ1 のＮ+ 拡散層、１４，１５は
絶縁膜、１６ａ，１６ｂはアルミ配線である。以上の構
成において、配線１６ａに電源電圧Ｖccが印加されてい
るとすると、該電源電圧は配線２を介してトランジスタ
Ｑ2 のゲート電極１２ｂ及びトランジスタＱ1 のＮ+ 拡
散層１３ａに供給され、またトランジスタＱ1 のＮ+ 拡
散層１３ｂは配線１６ｂを介して接地されている。
【０００６】図８は上記高抵抗負荷型スタティックＲＡ
Ｍのメモリセル部を示した回路図である。多結晶シリコ
ン膜２の一方の端子は電源電圧Ｖccを印加されており、
もう一方の端子はＮＭＯＳトランジスタＱ１のドレイン
側Ｎ+ 拡散層１３ａ，及びＱ２のゲート電極１２と接続
され、その間で高抵抗体２ａが形成されている。
Ｍのメモリセル部を示した回路図である。多結晶シリコ
ン膜２の一方の端子は電源電圧Ｖccを印加されており、
もう一方の端子はＮＭＯＳトランジスタＱ１のドレイン
側Ｎ+ 拡散層１３ａ，及びＱ２のゲート電極１２と接続
され、その間で高抵抗体２ａが形成されている。
【０００７】
【発明が解決しようとする課題】図６の従来例において
は、配線体Ｂ領域の低抵抗化を、不純物Ｘ２の導入によ
り形成しているので、その後の熱処理により配線体Ｂ領
域から抵抗体Ａ領域への不純物拡散が生じ、抵抗体Ａ領
域の抵抗値が低減されるという問題があった。この傾向
は抵抗体と配線体との間の抵抗値の差が大きくなればな
るほど顕著になり、抵抗体の抵抗値の制御が困難であっ
た。
は、配線体Ｂ領域の低抵抗化を、不純物Ｘ２の導入によ
り形成しているので、その後の熱処理により配線体Ｂ領
域から抵抗体Ａ領域への不純物拡散が生じ、抵抗体Ａ領
域の抵抗値が低減されるという問題があった。この傾向
は抵抗体と配線体との間の抵抗値の差が大きくなればな
るほど顕著になり、抵抗体の抵抗値の制御が困難であっ
た。
【０００８】以上のことから、図７の従来例における高
抵抗負荷型スタティックＲＡＭにおいても同様の問題が
あり、高抵抗部２ａの長さＬを小さくすると、高抵抗部
でのリーク電流が増大し、メモリセル自体の消費電力が
大きくなるという問題がある。従って、設計時に多結晶
シリコン膜２の高抵抗部２ａとなる部分の長さをある程
度大きくとる必要があり、メモリセル自身の微細化が図
れないという問題があった。
抵抗負荷型スタティックＲＡＭにおいても同様の問題が
あり、高抵抗部２ａの長さＬを小さくすると、高抵抗部
でのリーク電流が増大し、メモリセル自体の消費電力が
大きくなるという問題がある。従って、設計時に多結晶
シリコン膜２の高抵抗部２ａとなる部分の長さをある程
度大きくとる必要があり、メモリセル自身の微細化が図
れないという問題があった。
【０００９】一方、高抵抗部２ａの抵抗値を大きくする
ことで高抵抗負荷型スタティックＲＡＭの低消費電力化
を図ることができる。これを達成する１つの手段として
多結晶シリコン膜２の薄膜化がある。しかしながら、多
結晶シリコン膜２の膜厚を薄膜化した場合、図７に示す
ように、アルミ配線１６ａからの多結晶シリコン膜２へ
のコンタクトの高さ位置は、配線１６ｂからＮ+ 拡散層
１３ｂへのコンタクトの位置に比べて浅いため、アルミ
配線１６ａから多結晶シリコン膜２へのコンタクト用の
コンタクトホール及びアルミ配線１６ｂからＮ+ 拡散層
１３ｂへのコンタクトホールを同時に形成する際、アル
ミ配線１６ａ用のコンタクト部で多結晶シリコン膜２の
オーバーエッチを生じ、多結晶シリコン膜２が消失する
おそれがあった。
ことで高抵抗負荷型スタティックＲＡＭの低消費電力化
を図ることができる。これを達成する１つの手段として
多結晶シリコン膜２の薄膜化がある。しかしながら、多
結晶シリコン膜２の膜厚を薄膜化した場合、図７に示す
ように、アルミ配線１６ａからの多結晶シリコン膜２へ
のコンタクトの高さ位置は、配線１６ｂからＮ+ 拡散層
１３ｂへのコンタクトの位置に比べて浅いため、アルミ
配線１６ａから多結晶シリコン膜２へのコンタクト用の
コンタクトホール及びアルミ配線１６ｂからＮ+ 拡散層
１３ｂへのコンタクトホールを同時に形成する際、アル
ミ配線１６ａ用のコンタクト部で多結晶シリコン膜２の
オーバーエッチを生じ、多結晶シリコン膜２が消失する
おそれがあった。
【００１０】また、微細なコンタクトホールでの安定し
た接続を得るために、一般的にアルミ配線１６にバリア
メタルを用いることが多い。例えば、このバリアメタル
としてＴｉＮを用いた場合、該バリアメタルと多結晶シ
リコン膜との間にオーミックなコンタクトを得るために
は、多結晶シリコン膜とＴｉＮ層との間にＴｉＳｉ2層
を形成する必要がある。このＴｉＳｉ2 層は多結晶シリ
コン膜とＴｉとの反応によって形成されるため、多結晶
シリコン膜２の膜厚が薄いと、ＴｉＳｉ2 層形成時の多
結晶シリコン膜からのＳｉ供給によって、多結晶シリコ
ン膜２が断線するという問題があった。
た接続を得るために、一般的にアルミ配線１６にバリア
メタルを用いることが多い。例えば、このバリアメタル
としてＴｉＮを用いた場合、該バリアメタルと多結晶シ
リコン膜との間にオーミックなコンタクトを得るために
は、多結晶シリコン膜とＴｉＮ層との間にＴｉＳｉ2層
を形成する必要がある。このＴｉＳｉ2 層は多結晶シリ
コン膜とＴｉとの反応によって形成されるため、多結晶
シリコン膜２の膜厚が薄いと、ＴｉＳｉ2 層形成時の多
結晶シリコン膜からのＳｉ供給によって、多結晶シリコ
ン膜２が断線するという問題があった。
【００１１】このため、通常の高抵抗負荷型スタティッ
クＲＡＭでは、図９に示すように、高抵抗体を形成する
多結晶シリコン膜２ａに対しては、コンタクトを直接開
孔することは困難であり、高抵抗体部２ａを有する多結
晶シリコン膜２はトランジスタＱ1 のＮ+ 拡散層１３ｃ
を介してアルミ配線１６と接続する手法がとられてい
た。このためこのような構造は、高集積化を図る上での
問題であった。
クＲＡＭでは、図９に示すように、高抵抗体を形成する
多結晶シリコン膜２ａに対しては、コンタクトを直接開
孔することは困難であり、高抵抗体部２ａを有する多結
晶シリコン膜２はトランジスタＱ1 のＮ+ 拡散層１３ｃ
を介してアルミ配線１６と接続する手法がとられてい
た。このためこのような構造は、高集積化を図る上での
問題であった。
【００１２】この発明は上記のような問題点を解消する
ためになされたもので、多結晶シリコン配線における抵
抗体の抵抗値の制御を容易にするとともに、配線体の低
抵抗化を図ることのできる半導体装置を提供することを
目的とする。さらに、高集積，低消費電力の高抵抗負荷
型スタティックＲＡＭを備えた半導体装置を提供するこ
とを目的とする。
ためになされたもので、多結晶シリコン配線における抵
抗体の抵抗値の制御を容易にするとともに、配線体の低
抵抗化を図ることのできる半導体装置を提供することを
目的とする。さらに、高集積，低消費電力の高抵抗負荷
型スタティックＲＡＭを備えた半導体装置を提供するこ
とを目的とする。
【００１３】
【課題を解決するための手段】この発明にかかる半導体
装置は、多結晶シリコン配線層を備えた半導体装置にお
いて、多結晶シリコン配線層の一部を高融点金属を含む
シリサイド層から形成したものである。
装置は、多結晶シリコン配線層を備えた半導体装置にお
いて、多結晶シリコン配線層の一部を高融点金属を含む
シリサイド層から形成したものである。
【００１４】また、高抵抗負荷型スタティックＲＡＭを
備えた半導体装置において、高抵抗負荷型スタティック
ＲＡＭの高抵抗体を形成する多結晶シリコン層の一部を
高融点金属を含むシリサイド層から形成したものであ
る。
備えた半導体装置において、高抵抗負荷型スタティック
ＲＡＭの高抵抗体を形成する多結晶シリコン層の一部を
高融点金属を含むシリサイド層から形成したものであ
る。
【００１５】
【作用】この発明の半導体装置における、高融点金属あ
るいは高融点金属を含むシリサイド膜は、多結晶シリコ
ン膜を抵抗体と配線体とに分離する。
るいは高融点金属を含むシリサイド膜は、多結晶シリコ
ン膜を抵抗体と配線体とに分離する。
【００１６】この発明の高抵抗負荷型スタティックＲＡ
Ｍを備えた半導体装置における、高融点金属あるいは高
融点金属を含むシリサイド膜は、高抵抗負荷型スタティ
ックＲＡＭの高抵抗体を形成する多結晶シリコン膜を高
抵抗体と配線体とに分離し、さらにアルミ電極と高抵抗
体を形成する多結晶シリコン膜とのコンタクトを容易に
する。
Ｍを備えた半導体装置における、高融点金属あるいは高
融点金属を含むシリサイド膜は、高抵抗負荷型スタティ
ックＲＡＭの高抵抗体を形成する多結晶シリコン膜を高
抵抗体と配線体とに分離し、さらにアルミ電極と高抵抗
体を形成する多結晶シリコン膜とのコンタクトを容易に
する。
【００１７】
【実施例】以下、この発明の一実施例を図について説明
する。図１，図２は本発明の第１，第２の実施例による
半導体装置を示す。図１において、１は半導体基体、２
は該半導体基体１上に形成された多結晶シリコン膜、３
は該多結晶シリコン膜２の一部領域上に形成されたＴｉ
Ｓｉ2 層である。図２において、４は多結晶シリコン膜
２上の一部領域に形成されたＷＳｉ2 層である。
する。図１，図２は本発明の第１，第２の実施例による
半導体装置を示す。図１において、１は半導体基体、２
は該半導体基体１上に形成された多結晶シリコン膜、３
は該多結晶シリコン膜２の一部領域上に形成されたＴｉ
Ｓｉ2 層である。図２において、４は多結晶シリコン膜
２上の一部領域に形成されたＷＳｉ2 層である。
【００１８】図３は図１の第１の実施例の構造を得るた
めの製造方法を示す断面図であり、以下これを用いて製
造フローについて説明する。図３(a) において、半導体
基体１上に多結晶シリコン膜２と酸化膜５とを堆積し、
その上にリソグラフィー技術により所望のレジストパタ
ーン６を形成し、これをマスクに前記酸化膜５と前記多
結晶シリコン膜２をエッチングする。
めの製造方法を示す断面図であり、以下これを用いて製
造フローについて説明する。図３(a) において、半導体
基体１上に多結晶シリコン膜２と酸化膜５とを堆積し、
その上にリソグラフィー技術により所望のレジストパタ
ーン６を形成し、これをマスクに前記酸化膜５と前記多
結晶シリコン膜２をエッチングする。
【００１９】次に、前述と同様の技術を用いて、即ち、
レジスト７を用いて、配線体となる領域の酸化膜５を選
択的に除去し（図３(b))、上記レジスト７を除去したの
ち全面にＴｉを堆積し、図３(c) に示す構造を得る。
レジスト７を用いて、配線体となる領域の酸化膜５を選
択的に除去し（図３(b))、上記レジスト７を除去したの
ち全面にＴｉを堆積し、図３(c) に示す構造を得る。
【００２０】次に高温の熱処理（７００〜８００℃）を
行ってＴｉ層８の多結晶シリコン膜２中のシリコンによ
るシリサイド化を行ってＴｉＳｉ2 層３を形成し、未反
応のＴｉ層８を除去すると、図３(d) の構造が得られ
る。その後、酸化膜５のみをエッチングにより除去する
ことにより図１の構造が得られる。
行ってＴｉ層８の多結晶シリコン膜２中のシリコンによ
るシリサイド化を行ってＴｉＳｉ2 層３を形成し、未反
応のＴｉ層８を除去すると、図３(d) の構造が得られ
る。その後、酸化膜５のみをエッチングにより除去する
ことにより図１の構造が得られる。
【００２１】図４は図２の第２の実施例の構造を得るた
めの製造方法を示した断面図であり、以下これを用いて
製造フローについて説明する。
めの製造方法を示した断面図であり、以下これを用いて
製造フローについて説明する。
【００２２】図４(a) において、半導体基体１上に多結
晶シリコン膜２を堆積した後、スパッタリング法を用い
てＷＳｉ2 層４を堆積し、その上にリソグラフィー技術
により所望のレジストパターン６を形成し、これをマス
クに前記ＷＳｉ2 層４と前記多結晶シリコン膜２をエッ
チングする。
晶シリコン膜２を堆積した後、スパッタリング法を用い
てＷＳｉ2 層４を堆積し、その上にリソグラフィー技術
により所望のレジストパターン６を形成し、これをマス
クに前記ＷＳｉ2 層４と前記多結晶シリコン膜２をエッ
チングする。
【００２３】次に、抵抗体となる領域のＷＳｉ2 層４を
除去するための該領域部分に開口を有するレジスト７を
パターニングし、これをマスクに上記ＷＳｉ2 層４を除
去すると、図４(b) のようになる。さらに、上記レジス
ト７を除去すると、図４(c)の構造が得られる。
除去するための該領域部分に開口を有するレジスト７を
パターニングし、これをマスクに上記ＷＳｉ2 層４を除
去すると、図４(b) のようになる。さらに、上記レジス
ト７を除去すると、図４(c)の構造が得られる。
【００２４】図５は本発明の第３の実施例による半導体
装置である高抵抗負荷型スタティックＲＡＭの断面図で
ある。図において、９はシリコン基板、１０は該シリコ
ン基板９の表面を酸化して形成されるフィールド酸化
膜、１１はシリコン基板９上の一部に形成されたゲート
酸化膜、１２はゲート電極、１３ａ，１３ｂはＮ+ 拡散
層、１４，１５は絶縁膜、２は多結晶シリコン膜、３は
該多結晶シリコン膜２上の一部領域に形成されたＴｉＳ
ｉ2 層、１６はアルミ配線である。
装置である高抵抗負荷型スタティックＲＡＭの断面図で
ある。図において、９はシリコン基板、１０は該シリコ
ン基板９の表面を酸化して形成されるフィールド酸化
膜、１１はシリコン基板９上の一部に形成されたゲート
酸化膜、１２はゲート電極、１３ａ，１３ｂはＮ+ 拡散
層、１４，１５は絶縁膜、２は多結晶シリコン膜、３は
該多結晶シリコン膜２上の一部領域に形成されたＴｉＳ
ｉ2 層、１６はアルミ配線である。
【００２５】図１，図２に示した第１，第２の実施例の
構造は、抵抗体となる領域（Ａ領域）以外の多結晶シリ
コン配線２を、高融点金属を含むシリサイド膜であるＴ
ｉＳｉ2 層３との積層構造としたので、配線体としての
低抵抗化が図れ、高速動作が可能となる。また、Ａ領域
の抵抗体は多結晶シリコン膜２の不純物濃度で一義的に
その抵抗値が決まるため、抵抗値の制御も容易に行うこ
とができる。
構造は、抵抗体となる領域（Ａ領域）以外の多結晶シリ
コン配線２を、高融点金属を含むシリサイド膜であるＴ
ｉＳｉ2 層３との積層構造としたので、配線体としての
低抵抗化が図れ、高速動作が可能となる。また、Ａ領域
の抵抗体は多結晶シリコン膜２の不純物濃度で一義的に
その抵抗値が決まるため、抵抗値の制御も容易に行うこ
とができる。
【００２６】図５に示した第３の実施例の高抵抗負荷型
スタティックＲＡＭにおいても同様であり、高抵抗体と
なる領域（Ａ領域）以外の多結晶シリコン配線２を高融
点金属を含むシリサイド膜との積層構造３としたので、
配線体としての低抵抗化が図れ、高速動作が可能とな
る。また、高抵抗体部分は多結晶シリコン膜２の不純物
濃度で一義的にその抵抗値が決まるため、抵抗値の制御
も容易となり、また上記従来のように配線体部から抵抗
体部への不純物拡散も生じないため、高抵抗体（Ａ領
域）２の長さを短くでき、メモリセルの微細化が図れ
る。さらに、高抵抗部２は多結晶シリコン層のみで構成
し、その他の領域３は多結晶シリコン配線と高融点金属
を含むシリサイド膜であるＴｉＳｉ2 層との積層構造と
したので、高抵抗部を薄膜化することができると同時
に、積層構造部３でアルミ電極と安定したコンタクトを
直接とることのできる構造が得られる。従って、多結晶
シリコン層の薄膜化により高抵抗化を図ることができ、
低消費電力のメモリセルを形成できると同時に、高抵抗
部の段差を低減でき、上層アルミ配線の信頼性をも向上
することができる。さらに、アルミ配線１６ａとコンタ
クトをとる際のエッチングにおいても、該コンタクト部
分の多結晶シリコン膜２はＴｉＳｉ2 層３により覆われ
ているためオーバエッチされることがなく、アルミ電極
と直接コンタクトがとれる構造であるため高集積化をも
図ることができる。
スタティックＲＡＭにおいても同様であり、高抵抗体と
なる領域（Ａ領域）以外の多結晶シリコン配線２を高融
点金属を含むシリサイド膜との積層構造３としたので、
配線体としての低抵抗化が図れ、高速動作が可能とな
る。また、高抵抗体部分は多結晶シリコン膜２の不純物
濃度で一義的にその抵抗値が決まるため、抵抗値の制御
も容易となり、また上記従来のように配線体部から抵抗
体部への不純物拡散も生じないため、高抵抗体（Ａ領
域）２の長さを短くでき、メモリセルの微細化が図れ
る。さらに、高抵抗部２は多結晶シリコン層のみで構成
し、その他の領域３は多結晶シリコン配線と高融点金属
を含むシリサイド膜であるＴｉＳｉ2 層との積層構造と
したので、高抵抗部を薄膜化することができると同時
に、積層構造部３でアルミ電極と安定したコンタクトを
直接とることのできる構造が得られる。従って、多結晶
シリコン層の薄膜化により高抵抗化を図ることができ、
低消費電力のメモリセルを形成できると同時に、高抵抗
部の段差を低減でき、上層アルミ配線の信頼性をも向上
することができる。さらに、アルミ配線１６ａとコンタ
クトをとる際のエッチングにおいても、該コンタクト部
分の多結晶シリコン膜２はＴｉＳｉ2 層３により覆われ
ているためオーバエッチされることがなく、アルミ電極
と直接コンタクトがとれる構造であるため高集積化をも
図ることができる。
【００２７】なお上記図１ないし図５に示した第１乃至
第３の実施例においては、高融点金属として、Ｔｉ，Ｗ
等を用いた例を示したが、この高融点金属としては、Ｍ
ｏ，Ｔａ，Ｃｒ，Ｎｂ等の遷移金属シリサイドを用いて
もよい。
第３の実施例においては、高融点金属として、Ｔｉ，Ｗ
等を用いた例を示したが、この高融点金属としては、Ｍ
ｏ，Ｔａ，Ｃｒ，Ｎｂ等の遷移金属シリサイドを用いて
もよい。
【００２８】また図２，図４においては、ＷＳｉ2 を用
いた例を示したが、これはＷＳｉｘでも良く、ＷＳｉｘ
と多結晶シリコンとの密着性を考慮すれば、ｘは２．３
以上が望ましい。また、図５においては、図１のような
構造を持つ高抵抗負荷型スタティックＲＡＭの断面図を
示したが、図２のような構造を持つものであっても良
い。
いた例を示したが、これはＷＳｉｘでも良く、ＷＳｉｘ
と多結晶シリコンとの密着性を考慮すれば、ｘは２．３
以上が望ましい。また、図５においては、図１のような
構造を持つ高抵抗負荷型スタティックＲＡＭの断面図を
示したが、図２のような構造を持つものであっても良
い。
【００２９】
【発明の効果】以上のように、この発明にかかる半導体
装置によれば、多結晶シリコン配線層を備えた半導体装
置において、前記多結晶シリコン配線層の一部を高融点
金属を含むシリサイド層から形成したので、多結晶シリ
コン膜を抵抗体と配線体とに分離することができる。
装置によれば、多結晶シリコン配線層を備えた半導体装
置において、前記多結晶シリコン配線層の一部を高融点
金属を含むシリサイド層から形成したので、多結晶シリ
コン膜を抵抗体と配線体とに分離することができる。
【００３０】また、この発明にかかる高抵抗負荷型スタ
ティックＲＡＭを備えた半導体装置によれば、高抵抗負
荷型スタティックＲＡＭの高抵抗体を形成する多結晶シ
リコン層の一部を高融点金属を含むシリサイド層から形
成したので、高抵抗負荷型スタティックＲＡＭの高抵抗
体を形成する多結晶シリコン膜を高抵抗体と配線体とに
分離することができ、さらにアルミ電極と高抵抗体を形
成する多結晶シリコン膜とのコンタクトを容易にするこ
とができる。
ティックＲＡＭを備えた半導体装置によれば、高抵抗負
荷型スタティックＲＡＭの高抵抗体を形成する多結晶シ
リコン層の一部を高融点金属を含むシリサイド層から形
成したので、高抵抗負荷型スタティックＲＡＭの高抵抗
体を形成する多結晶シリコン膜を高抵抗体と配線体とに
分離することができ、さらにアルミ電極と高抵抗体を形
成する多結晶シリコン膜とのコンタクトを容易にするこ
とができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体装置の断面
図である。
図である。
【図２】本発明の第２の実施例による半導体装置の断面
図である。
図である。
【図３】図１に示した構造を得るための製造方法を示し
た半導体装置の断面図である。
た半導体装置の断面図である。
【図４】図２に示した構造を得るための製造方法を示し
た半導体装置の断面図である。
た半導体装置の断面図である。
【図５】本発明の第３の実施例による高抵抗負荷型スタ
ティックＲＡＭを備えた半導体装置の断面図である。
ティックＲＡＭを備えた半導体装置の断面図である。
【図６】従来の半導体装置の製造フローを示す断面図で
ある。
ある。
【図７】従来の高抵抗負荷型スタティックＲＡＭを備え
た半導体装置を示す断面図である。
た半導体装置を示す断面図である。
【図８】高抵抗負荷型スタティックＲＡＭのメモリセル
部を示した回路図である。
部を示した回路図である。
【図９】従来の高抵抗負荷型スタティックＲＡＭを備え
た半導体装置の他の例を示す断面図である。
た半導体装置の他の例を示す断面図である。
１ 半導体基体 ２ 多結晶シリコン膜 ２ａ 高抵抗部 ３ ＴｉＳｉ2 層 ４ ＷＳｉ2 層 ５ 酸化膜 ６ レジスト ７ レジスト ８ Ｔｉ層 ９ シリコン基板 １０ フィールド酸化膜 １１ ゲート酸化膜 １２ ゲート電極 １３ Ｎ＋拡散層 １４ 絶縁膜 １５ 絶縁膜 １６ アルミ配線 Ｘ１ 砒素 Ｘ２ 砒素
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１２月２８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】図７は従来の高抵抗負荷型スタティックＲ
ＡＭのメモリセル部に用いられる高抵抗部を示した断面
図である。図において、９はシリコン基板、１０は該シ
リコン基板９の表面を酸化して形成されるフィールド酸
化膜、１１はシリコン基板９上の一部に形成されたゲー
ト酸化膜、１２ａ，１２ｂはそれぞれトランジスタＱ1
，Ｑ2 のゲート電極、２は多結晶シリコン膜、２ａは
多結晶シリコン膜２内に形成された高抵抗部、１３ａ，
１３ｂはトランジスタＱ1 のＮ+ 拡散層、１４，１５は
絶縁膜、１６ａ，１６ｂはアルミ配線である。以上の構
成において、配線１６ａに電源電圧Ｖccが印加され、該
電源電圧が高抵抗部２ａの片側の端子に印加され、もう
一方の端子はトランジスタＱ2 のゲート電極１２ｂ及び
トランジスタＱ1 のＮ+ 拡散層１３ａと接続されてい
る。またトランジスタＱ1 のＮ+ 拡散層１３ｂは配線１
６ｂを介して接地されている。
ＡＭのメモリセル部に用いられる高抵抗部を示した断面
図である。図において、９はシリコン基板、１０は該シ
リコン基板９の表面を酸化して形成されるフィールド酸
化膜、１１はシリコン基板９上の一部に形成されたゲー
ト酸化膜、１２ａ，１２ｂはそれぞれトランジスタＱ1
，Ｑ2 のゲート電極、２は多結晶シリコン膜、２ａは
多結晶シリコン膜２内に形成された高抵抗部、１３ａ，
１３ｂはトランジスタＱ1 のＮ+ 拡散層、１４，１５は
絶縁膜、１６ａ，１６ｂはアルミ配線である。以上の構
成において、配線１６ａに電源電圧Ｖccが印加され、該
電源電圧が高抵抗部２ａの片側の端子に印加され、もう
一方の端子はトランジスタＱ2 のゲート電極１２ｂ及び
トランジスタＱ1 のＮ+ 拡散層１３ａと接続されてい
る。またトランジスタＱ1 のＮ+ 拡散層１３ｂは配線１
６ｂを介して接地されている。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
Claims (2)
- 【請求項１】 多結晶シリコン配線層を備えた半導体装
置において、 前記多結晶シリコン配線層の一部が高融点金属を含むシ
リサイド層からなることを特徴とする半導体装置。 - 【請求項２】 高抵抗負荷型スタティックＲＡＭを備え
た半導体装置において、 前記高抵抗負荷型スタティックＲＡＭの高抵抗体を形成
する多結晶シリコン層の一部が高融点金属を含むシリサ
イド層からなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4160128A JPH05326516A (ja) | 1992-05-26 | 1992-05-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4160128A JPH05326516A (ja) | 1992-05-26 | 1992-05-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326516A true JPH05326516A (ja) | 1993-12-10 |
Family
ID=15708480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4160128A Pending JPH05326516A (ja) | 1992-05-26 | 1992-05-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326516A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303422B1 (en) | 1998-06-15 | 2001-10-16 | Nec Corporation | Semiconductor memory and manufacturing method thereof |
-
1992
- 1992-05-26 JP JP4160128A patent/JPH05326516A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303422B1 (en) | 1998-06-15 | 2001-10-16 | Nec Corporation | Semiconductor memory and manufacturing method thereof |
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