JPH0621228A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0621228A JPH0621228A JP17411092A JP17411092A JPH0621228A JP H0621228 A JPH0621228 A JP H0621228A JP 17411092 A JP17411092 A JP 17411092A JP 17411092 A JP17411092 A JP 17411092A JP H0621228 A JPH0621228 A JP H0621228A
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon
- fuse
- semiconductor
- voltage
- silicon oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ポリシリコン膜により形成される半導体ヒュー
ズの構造において、ヒューズ以外の部分を低抵抗化し、
ヒューズ溶断のための電圧を低電圧化する。 【構成】ポリシリコン層により形成される半導体ヒュー
ズにおいて、ヒューズ部以外のポリシリコン層表面に高
融点金属シリサイド層を形成し、寄生抵抗を極力少なく
する。 【効果】高融点金属シリサイド層は、通常のポリシリコ
ン抵抗に比べ抵抗値で約十分の一とすることができるた
め、寄生抵抗をその分少なくすることができた。これに
より、半導体ヒューズパターンが微細化されても、寄生
抵抗を気にする必要がなく、ヒューズ溶断に必要な電圧
を高く設定せずに現状維持或いはさらに低電圧化させる
ことが可能になった。
ズの構造において、ヒューズ以外の部分を低抵抗化し、
ヒューズ溶断のための電圧を低電圧化する。 【構成】ポリシリコン層により形成される半導体ヒュー
ズにおいて、ヒューズ部以外のポリシリコン層表面に高
融点金属シリサイド層を形成し、寄生抵抗を極力少なく
する。 【効果】高融点金属シリサイド層は、通常のポリシリコ
ン抵抗に比べ抵抗値で約十分の一とすることができるた
め、寄生抵抗をその分少なくすることができた。これに
より、半導体ヒューズパターンが微細化されても、寄生
抵抗を気にする必要がなく、ヒューズ溶断に必要な電圧
を高く設定せずに現状維持或いはさらに低電圧化させる
ことが可能になった。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置、特に詳し
くは集積回路中の半導体ヒューズ素子の構造に関するも
のである。
くは集積回路中の半導体ヒューズ素子の構造に関するも
のである。
【０００２】
【従来の技術】図３は集積回路中の従来の半導体ヒュー
ズ素子の構造を示す模式説明図である。
ズ素子の構造を示す模式説明図である。
【０００３】図において、１はシリコン基板、２はシリ
コン酸化膜、３はＮ＋ポリシリコン、４はＮ型のポリシ
リコンヒューズ、５はＣＶＤ法により形成されたシリコ
ン酸化膜、６、７はアルミニウム配線である。
コン酸化膜、３はＮ＋ポリシリコン、４はＮ型のポリシ
リコンヒューズ、５はＣＶＤ法により形成されたシリコ
ン酸化膜、６、７はアルミニウム配線である。
【０００４】本構造は現在の一般的な半導体プロセスに
おける、一般的な半導体ヒューズの構造であるので、簡
単な説明にとどめておく。本構造においては、アルミニ
ウム配線６、７に低電圧を印加しておく限りは、電流は
Ｎ＋ポリシリコン３及びＮ型ポリシリコンヒューズ４の
抵抗値により定まり、本素子はひとつの抵抗素子として
働く。しかしアルミニウム配線６、７間に高電圧を印加
した時、その抵抗値に応じて大電流が流れる。その時Ｎ
型のポリシリコンヒューズ４の部分の抵抗値をＮ＋ポリ
シリコン３の部分の抵抗値よりも充分高くしておくと、
Ｎ型ポリシリコンヒューズ４部は発熱により、ポリシリ
コンの溶断或はマイグレーションにより、最終的には断
線に至り、非導通状態となり抵抗値が無限大となる。こ
れが従来構造における半導体ヒューズ素子の動作であ
る。
おける、一般的な半導体ヒューズの構造であるので、簡
単な説明にとどめておく。本構造においては、アルミニ
ウム配線６、７に低電圧を印加しておく限りは、電流は
Ｎ＋ポリシリコン３及びＮ型ポリシリコンヒューズ４の
抵抗値により定まり、本素子はひとつの抵抗素子として
働く。しかしアルミニウム配線６、７間に高電圧を印加
した時、その抵抗値に応じて大電流が流れる。その時Ｎ
型のポリシリコンヒューズ４の部分の抵抗値をＮ＋ポリ
シリコン３の部分の抵抗値よりも充分高くしておくと、
Ｎ型ポリシリコンヒューズ４部は発熱により、ポリシリ
コンの溶断或はマイグレーションにより、最終的には断
線に至り、非導通状態となり抵抗値が無限大となる。こ
れが従来構造における半導体ヒューズ素子の動作であ
る。
【０００５】
【発明が解決しようとする課題】図３の従来例の構造に
おける問題点として次の様なことが指摘される。
おける問題点として次の様なことが指摘される。
【０００６】従来の構造の半導体ヒューズ素子において
は、Ｎ＋ポリシリコン３の部分の抵抗値は低くても２０
〜３０Ω／□のシート抵抗値を持ち、そのためにヒュー
ズ切断時に実際にＮ型ポリシリコンヒューズ素子にはそ
の分の電位降下した電圧が印加される。特に高集積化に
伴いＮ＋ポリシコン３部のパターン面積が縮小されてく
ると、Ｎ＋ポリシリコン３部分の抵抗値は増大し、より
電圧降下が大きくなりヒューズ切断のために必要とされ
る電圧はより高い電圧が要求される。
は、Ｎ＋ポリシリコン３の部分の抵抗値は低くても２０
〜３０Ω／□のシート抵抗値を持ち、そのためにヒュー
ズ切断時に実際にＮ型ポリシリコンヒューズ素子にはそ
の分の電位降下した電圧が印加される。特に高集積化に
伴いＮ＋ポリシコン３部のパターン面積が縮小されてく
ると、Ｎ＋ポリシリコン３部分の抵抗値は増大し、より
電圧降下が大きくなりヒューズ切断のために必要とされ
る電圧はより高い電圧が要求される。
【０００７】また一方、集積回路の高集積化に伴いＭＯ
Ｓトランジスタのゲート酸化膜は薄膜化され、また急峻
なソース、ドレイン濃度分布をもつようになると、必然
的にトランジスタの各種ブレークダウン電圧は降下し、
ヒューズ切断のためにより高い電圧の要求とは相反し、
より低い電圧でヒューズ切断されることが必要となって
くる。
Ｓトランジスタのゲート酸化膜は薄膜化され、また急峻
なソース、ドレイン濃度分布をもつようになると、必然
的にトランジスタの各種ブレークダウン電圧は降下し、
ヒューズ切断のためにより高い電圧の要求とは相反し、
より低い電圧でヒューズ切断されることが必要となって
くる。
【０００８】本発明は上述したような問題点を解決する
ためになされたもので、従来構造図図３のＮ＋ポリシリ
コン３部分の表面を高融点金属と半導体の化合物により
形成し、この寄生抵抗を従来の約十分の一に低抵抗化す
る。それにより集積回路の高集積化に伴い、半導体ヒュ
ーズ部分が微細化されてもヒューズ切断に必要とされる
電圧を従来に比べ維持できるか、またはさらに低電圧化
することを可能とする半導体ヒューズ素子の構造を提供
するものである。
ためになされたもので、従来構造図図３のＮ＋ポリシリ
コン３部分の表面を高融点金属と半導体の化合物により
形成し、この寄生抵抗を従来の約十分の一に低抵抗化す
る。それにより集積回路の高集積化に伴い、半導体ヒュ
ーズ部分が微細化されてもヒューズ切断に必要とされる
電圧を従来に比べ維持できるか、またはさらに低電圧化
することを可能とする半導体ヒューズ素子の構造を提供
するものである。
【０００９】
【課題を解決するための手段】この発明に係わる半導体
装置は半導体基板上に第一の絶縁膜が形成され、上記第
一の絶縁膜上に第一の半導体層が形成されており、上記
第一の半導体層には所望のパターン部において、上記第
一の半導体層表面に高融点金属と上記第一の半導体層の
化合物が形成されていること、また上記所望のパターン
部以外は、上記第一の半導体層による半導体ヒューズが
形成されていることを特徴とするものである。
装置は半導体基板上に第一の絶縁膜が形成され、上記第
一の絶縁膜上に第一の半導体層が形成されており、上記
第一の半導体層には所望のパターン部において、上記第
一の半導体層表面に高融点金属と上記第一の半導体層の
化合物が形成されていること、また上記所望のパターン
部以外は、上記第一の半導体層による半導体ヒューズが
形成されていることを特徴とするものである。
【００１０】
【実施例】図１はこの発明の一実施例を示す半導体ヒュ
ーズ素子の構造断面図、図２はこの発明の一実施例を示
す半導体ヒューズ素子を製造する課程を示した工程順断
面構造図である。
ーズ素子の構造断面図、図２はこの発明の一実施例を示
す半導体ヒューズ素子を製造する課程を示した工程順断
面構造図である。
【００１１】ここで、１〜７は図３の従来例の説明にお
いて用いたものと同符号であり、その構成も同様である
ので説明は省略する。図において８は高融点金属チタン
とＮ＋ポリシリコンとの化合物であるチタンシリサイ
ド、９はポリシリコン膜、１０はＣＶＤ法により形成さ
れたシリコン酸化膜である。
いて用いたものと同符号であり、その構成も同様である
ので説明は省略する。図において８は高融点金属チタン
とＮ＋ポリシリコンとの化合物であるチタンシリサイ
ド、９はポリシリコン膜、１０はＣＶＤ法により形成さ
れたシリコン酸化膜である。
【００１２】本発明の構造図１においては、従来例図３
中のＮ＋ポリシリコンの表面にチタンシリサイド（図１
中の８）が形成されている。このチタンシリサイド層
は、プロセスの熱工程によりその抵抗値は異なるが通常
の場合、シート抵抗値として約３Ωであり、従来例図３
中のＮ＋ポリシリコン３のシート抵抗値の約十分の一と
なる。従って従来技術の問題点であった、高集積化に伴
いパターンが微細化された際にもＮ＋ポリシリコン３で
の電圧降下は極力抑えられ、すなわち従来用いられてい
るヒューズ溶断のための電圧を維持できるか、さらには
低電圧かすることも可能となる。
中のＮ＋ポリシリコンの表面にチタンシリサイド（図１
中の８）が形成されている。このチタンシリサイド層
は、プロセスの熱工程によりその抵抗値は異なるが通常
の場合、シート抵抗値として約３Ωであり、従来例図３
中のＮ＋ポリシリコン３のシート抵抗値の約十分の一と
なる。従って従来技術の問題点であった、高集積化に伴
いパターンが微細化された際にもＮ＋ポリシリコン３で
の電圧降下は極力抑えられ、すなわち従来用いられてい
るヒューズ溶断のための電圧を維持できるか、さらには
低電圧かすることも可能となる。
【００１３】次に図２に従って本発明の構造を達成する
ための製造工程の一実施例を説明する。。この実施例は
半導体ヒューズ素子製造のために必要な工程のみについ
てそのフローを示すだけにとどめる。ＭＯＳトランジス
タ等他素子の製造も同時に行う中では、他に様々な工程
が付加されるが、本発明のなかでは割愛する。
ための製造工程の一実施例を説明する。。この実施例は
半導体ヒューズ素子製造のために必要な工程のみについ
てそのフローを示すだけにとどめる。ＭＯＳトランジス
タ等他素子の製造も同時に行う中では、他に様々な工程
が付加されるが、本発明のなかでは割愛する。
【００１４】（１）シリコン基板１上に厚いシリコン酸
化膜２を形成する。
化膜２を形成する。
【００１５】（２）上記シリコン酸化膜２上にポリシリ
コン膜９を堆積し、ヒューズ溶断特性に最適なドーズ量
でＮ型のイオン注入を行う。
コン膜９を堆積し、ヒューズ溶断特性に最適なドーズ量
でＮ型のイオン注入を行う。
【００１６】（３）フォトリソグラフィー、エッチング
技術によりヒューズ素子に必要な部分のみを残し、他の
部分を除去する。
技術によりヒューズ素子に必要な部分のみを残し、他の
部分を除去する。
【００１７】（４）ＣＶＤ技術によりシリコン酸化膜１
０を堆積し、フォトリソグラフィー、エッチング技術に
よりＮ＋拡散される部分のみのシリコン酸化膜を除去
し、Ｎ＋熱拡散を行う。シリコン酸化膜１０はＮ＋熱拡
散時に拡散種がＮ型ポリシリコンヒューズ４に達しない
程度の膜厚に設定される。
０を堆積し、フォトリソグラフィー、エッチング技術に
よりＮ＋拡散される部分のみのシリコン酸化膜を除去
し、Ｎ＋熱拡散を行う。シリコン酸化膜１０はＮ＋熱拡
散時に拡散種がＮ型ポリシリコンヒューズ４に達しない
程度の膜厚に設定される。
【００１８】（５）次にシリコン酸化膜１０を残してお
いたままチタンをスパッタ法により堆積する。その後ポ
リシリコン上はチタンシリサイドが形成され、シリコン
酸化膜上はチタンシリサイドが形成されない最適な温度
で熱処理を行い、その後水酸化アンモニウム、過酸化水
素水、水の混合液でシリコン酸化膜上のチタンを除去す
る。このときポリシリコン上に形成されたシリサイド層
は除去されずにそのまま残る。
いたままチタンをスパッタ法により堆積する。その後ポ
リシリコン上はチタンシリサイドが形成され、シリコン
酸化膜上はチタンシリサイドが形成されない最適な温度
で熱処理を行い、その後水酸化アンモニウム、過酸化水
素水、水の混合液でシリコン酸化膜上のチタンを除去す
る。このときポリシリコン上に形成されたシリサイド層
は除去されずにそのまま残る。
【００１９】（６）その後は通常のアルミニウムプロセ
スを経て完成される。
スを経て完成される。
【００２０】本実施例においては、ヒューズ部にＮ型ポ
リシリコンを用いたが、回路的な理由により、Ｐ型ポリ
シリコンを用いても同様な効果は達成できる。但し、そ
の場合は図１のＮ型ポリシリコン３はＰ＋ポリシリコン
である必要がある。また本実施例は高融点金属にチタン
を用いたが、シリコン上に形成される高融点金属シリサ
イドとシリコン酸化膜上に形成される高融点金属の間に
選択エッチングの可能な金属であれば、チタン以外の高
融点金属の使用も可能である。また本実施例で用いられ
た高融点金属シリサイドは、ＭＯＳトランジスタのゲー
ト、及びソース、ドレイン、配線層等にも同じ集積回路
内で適用できることは言うまでもない。
リシリコンを用いたが、回路的な理由により、Ｐ型ポリ
シリコンを用いても同様な効果は達成できる。但し、そ
の場合は図１のＮ型ポリシリコン３はＰ＋ポリシリコン
である必要がある。また本実施例は高融点金属にチタン
を用いたが、シリコン上に形成される高融点金属シリサ
イドとシリコン酸化膜上に形成される高融点金属の間に
選択エッチングの可能な金属であれば、チタン以外の高
融点金属の使用も可能である。また本実施例で用いられ
た高融点金属シリサイドは、ＭＯＳトランジスタのゲー
ト、及びソース、ドレイン、配線層等にも同じ集積回路
内で適用できることは言うまでもない。
【００２１】
【発明の効果】この発明は以上説明した通り、集積回路
中の半導体ヒューズ素子に関して、寄生抵抗部分に高融
点金属シリサイド層を形成しているため寄生抵抗部の抵
抗値が従来の十分の一とでき、ヒューズ溶断時に電圧降
下を極力抑えることができる。これにより、ヒューズ素
子のパターンが高集積化の為微細化されても、ヒューズ
溶断に必要な電圧を維持できるか、さらには低電圧化す
ることが可能になった。また本発明において用いられた
高融点金属シリサイドはＭＯＳトランジスタのゲート電
極、ソース、ドレインにも使用すること、また配線層と
しても使用することができることも付記しておく。
中の半導体ヒューズ素子に関して、寄生抵抗部分に高融
点金属シリサイド層を形成しているため寄生抵抗部の抵
抗値が従来の十分の一とでき、ヒューズ溶断時に電圧降
下を極力抑えることができる。これにより、ヒューズ素
子のパターンが高集積化の為微細化されても、ヒューズ
溶断に必要な電圧を維持できるか、さらには低電圧化す
ることが可能になった。また本発明において用いられた
高融点金属シリサイドはＭＯＳトランジスタのゲート電
極、ソース、ドレインにも使用すること、また配線層と
しても使用することができることも付記しておく。
【図１】本発明の一実施例を示す半導体ヒューズ素子の
構造断面図である。
構造断面図である。
【図２】本発明の一実施例を示す半導体ヒューズ素子を
製造する過程を示した工程順断面構造図である。
製造する過程を示した工程順断面構造図である。
【図３】従来の集積回路中の半導体ヒューズ素子の構造
を示す断面図である。
を示す断面図である。
１ シリコン基板 ２ シリコン酸化膜 ３ Ｎ＋ポリシコン ４ Ｎ型のポリシコンヒューズ ５ ＣＶＤ法により形成されたシリコン酸化膜 ６ アルミニウム配線 ７ アルミニウム配線 ８ チタンシリサイド層 ９ ポリシリコン膜 １０ ＣＶＤ法により形成されたシリコン酸化膜
Claims (4)
- 【請求項１】 半導体基板上に第一の絶縁膜が形成さ
れ、上記第一の絶縁膜上に第一の半導体層が形成されて
おり、上記第一の半導体層は所望のパターン部におい
て、上記第一の半導体層表面に高融点金属と上記半導体
層の化合物が形成されていること、また上記所望のパタ
ーン部以外は、上記第一の半導体層による半導体ヒュー
ズが形成されていることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、半
導体ヒューズ部には、Ｎ型の不純物が導入されているこ
とを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、半
導体ヒューズ部には、Ｐ型の不純物が導入されているこ
とを特徴とする半導体装置。 - 【請求項４】 請求項１記載の半導体装置において、高
融点金属がチタンであることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17411092A JP3239448B2 (ja) | 1992-07-01 | 1992-07-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17411092A JP3239448B2 (ja) | 1992-07-01 | 1992-07-01 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001035493A Division JP2001257271A (ja) | 2001-02-13 | 2001-02-13 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621228A true JPH0621228A (ja) | 1994-01-28 |
| JP3239448B2 JP3239448B2 (ja) | 2001-12-17 |
Family
ID=15972824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17411092A Expired - Fee Related JP3239448B2 (ja) | 1992-07-01 | 1992-07-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3239448B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4867927A (en) * | 1987-02-13 | 1989-09-19 | Idemitsu Petrochemical Co., Ltd. | Process of producing thermplastic resin sheet and the like and molding screw therefor |
| EP0857357A1 (en) * | 1995-09-29 | 1998-08-12 | Intel Corporation | A silicide agglomeration fuse device |
| JP2005302999A (ja) * | 2004-04-12 | 2005-10-27 | Kawasaki Microelectronics Kk | 半導体集積回路 |
| JP2006100490A (ja) * | 2004-09-29 | 2006-04-13 | Sanyo Electric Co Ltd | 遮断素子及びその製造方法 |
| JP2007521644A (ja) * | 2003-04-29 | 2007-08-02 | フリースケール セミコンダクター インコーポレイテッド | フューズ及びその形成方法 |
| US7924597B2 (en) | 2007-10-31 | 2011-04-12 | Hewlett-Packard Development Company, L.P. | Data storage in circuit elements with changed resistance |
| JP2016171337A (ja) * | 2016-05-19 | 2016-09-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1992
- 1992-07-01 JP JP17411092A patent/JP3239448B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4867927A (en) * | 1987-02-13 | 1989-09-19 | Idemitsu Petrochemical Co., Ltd. | Process of producing thermplastic resin sheet and the like and molding screw therefor |
| EP0857357A1 (en) * | 1995-09-29 | 1998-08-12 | Intel Corporation | A silicide agglomeration fuse device |
| EP0857357A4 (en) * | 1995-09-29 | 1999-03-17 | Intel Corp | MELTING DEVICE FROM A SILICIDE AGGLOMERATION |
| JP2007521644A (ja) * | 2003-04-29 | 2007-08-02 | フリースケール セミコンダクター インコーポレイテッド | フューズ及びその形成方法 |
| JP2005302999A (ja) * | 2004-04-12 | 2005-10-27 | Kawasaki Microelectronics Kk | 半導体集積回路 |
| JP2006100490A (ja) * | 2004-09-29 | 2006-04-13 | Sanyo Electric Co Ltd | 遮断素子及びその製造方法 |
| US7924597B2 (en) | 2007-10-31 | 2011-04-12 | Hewlett-Packard Development Company, L.P. | Data storage in circuit elements with changed resistance |
| JP2016171337A (ja) * | 2016-05-19 | 2016-09-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3239448B2 (ja) | 2001-12-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4609568A (en) | Self-aligned metal silicide process for integrated circuits having self-aligned polycrystalline silicon electrodes | |
| US20060102964A1 (en) | Passive device and method for forming the same | |
| US5013678A (en) | Method of making an integrated circuit comprising load resistors arranged on the field oxide zones which separate the active transistor zones | |
| JPS638622B2 (ja) | ||
| JPS6143464A (ja) | 半導体装置 | |
| JP2816394B2 (ja) | 半導体装置 | |
| US20020025633A1 (en) | MOSFET gate insulating film and method of manufacturing the same | |
| US5060029A (en) | Step cut type insulated gate SIT having low-resistance electrode and method of manufacturing the same | |
| JPH0621228A (ja) | 半導体装置 | |
| US6410953B2 (en) | Integrated circuit device with MIM capacitance circuit | |
| US5169795A (en) | Method of manufacturing step cut type insulated gate SIT having low-resistance electrode | |
| JPS59207652A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2001257271A (ja) | 半導体装置およびその製造方法 | |
| JPH10256390A (ja) | 半導体装置の製造方法 | |
| JPS59112641A (ja) | 半導体装置及びその製造方法 | |
| JP3292154B2 (ja) | 半導体装置の製造方法 | |
| JPH1092949A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0621094A (ja) | 半導体装置の製造方法 | |
| JPH0745790A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS59107540A (ja) | シリサイドを用いた配線接続部を有する半導体装置 | |
| JPH0955511A (ja) | 半導体装置及びその製造方法 | |
| JPS61166171A (ja) | 半導体集積回路装置 | |
| JPH05335270A (ja) | 半導体装置の製造方法 | |
| JPH05326516A (ja) | 半導体装置 | |
| JP2001110912A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20081012 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091012 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20101012 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20101012 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111012 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |