JP2816394B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に関するものである。
［従来の技術］ シリコン集積回路における薄膜ヒューズは、従来は第
３図に示すような構造となっていた。
同図において、41はシリコン基板、42は薄膜ヒュー
ズ、45は酸化シリコン等を用いたフィールド絶縁層、47
は酸化シリコン等を用いた層間絶縁層、48はリンドープ
酸化シリコン層等を用いた保護絶縁層である。
［解決しようとする課題］ 層間絶縁層47および保護絶縁層48の膜厚は、トータル
で２マイクロメートル前後とかなり厚いものである。そ
のため、薄膜ヒューズ42に電流を流してこれを切断する
ときの放熱特性が悪く、シリコン基板41が瞬間的に溶融
状態になったり、フィールド絶縁層47にクラックが発生
したりする場合があった。特に薄膜ヒューズ42に高融点
金属を用いた場合には、切断時の温度が非常に高くなる
ため、上記傾向をエンハンスすることになる。
本発明の目的は、薄膜ヒューズを切断するときの放熱
特性を向上させることが可能な半導体装置を提供するこ
とである。
［課題を解決するための手段］ 本発明における半導体装置は、シリコン基板上に形成
された酸化シリコンからなる第１の絶縁層と、上記第１
の絶縁層上に形成されたMOSトランジスタのゲート電極
と同一工程で高融点金属を主成分としてなる薄膜ヒュー
ズと、上記第１の絶縁層上および上記薄膜ヒューズ上に
形成され、上記薄膜ヒューズを被覆する窒化シリコンか
らなる第２の絶縁層と、上記第２の絶縁層上に形成さ
れ、上記薄膜ヒューズのパターンに対応して開口部が形
成された酸化シリコンからなる第３の絶縁層とからな
る。
［実施例］ 以下、添付図面に基いて本発明の実施例の説明を行
う。
第１図は製造工程を示した断面図である。
11はシリコン基板であり、MOSトランジスタ等が形成
される。
12は薄膜ヒューズ、13は下部配線、14はキャパシタを
構成するための下部電極である。これらはモリブデン
（Mo）を主成分とし、MOSトランジスタ（図示せず）の
ゲート電極と同時に形成される。膜厚は200ナノメータ
である。なお、薄膜ヒューズ12の両端には端子22が形成
されている。端子22−22間に所定の電流を流すことによ
り薄膜ヒューズ12が切断される。
15はフィールド絶縁層であり、第１の絶縁層となるも
のである。これは酸化シリコンを用いて形成され、膜厚
は500ナノメータである。
16は第２の絶縁層となる窒化シリコン層であり、薄膜
ヒューズ12を被覆するものである。膜厚は50ナノメータ
である。
17は層間絶縁層であり、酸化シリコンを用いて形成さ
れ、膜厚は500ナノメータである。
18は保護絶縁層であり、リン（Ｐ）は適量ドープした
酸化シリコン、いわゆるPSGを用いて形成され、膜厚は
１マイクロメータである。
層間絶縁層17および保護絶縁層18により、第３の絶縁
層が構成される。
19は薄膜ヒューズ12のパターンに対応して形成された
開口部である。この開口部19以外の部分は、第１図
（Ｄ）および第２図に示すように、層間絶縁層17および
保護絶縁層18により覆われている。
20は下部電極14の上部に形成された開口部であり、キ
ャパシタのパターンを形成するものである。
21はキャパシタを構成するための上部電極である。こ
れはアルミニウム（Al）を用いて形成され、膜厚は１マ
イクロメータである。
つぎに、第１図に示した製造工程を順に追って説明す
る。
（Ａ）シリコン基板11上にフィールド絶縁層15を形成す
る。このフィールド絶縁層15上にモリブデン（Mo）薄膜
をスパッタリング法により形成し、モリブデン薄膜を所
定のパターンにエッチングして、薄膜ヒューズ12、下部
配線13、キャパシタを構成するための下部電極14を形成
する。つぎに、CVD法により、フィールド絶縁層15上お
よび薄膜ヒューズ12上に窒化シリコン層16を形成する。
さらに、CVD法により、窒化シリコン層16上に層間絶縁
層17を形成する。
（Ｂ）層間絶縁層17をフッ酸系のエッチャントにてエッ
チングし、下部電極14の上部に開口部20を形成する。
（Ｃ）アルミニウム（Al）を真空蒸着し、これをリン酸
系のエッチャントにてエッチングし、キャパシタを構成
するための上部電極21を形成する。
（Ｄ）CVD法により、保護絶縁層18を形成する。フッ酸
系のエッチャントにて保護絶縁層18および層間絶縁層17
をエッチングし、薄膜ヒューズ12のパターンに対応した
開口部19を形成する。
以上のようにして、第１図（Ｄ）および第２図に示す
構造が得られる。
なお、上記実施例では薄膜ヒューズの材料としてモリ
ブデンを用いたが、モリブデン以外の高融点金属を主成
分とした材料を用いてもよい。
［効果］ 本発明では、第３の絶縁層に薄膜ヒューズのパターン
に対応した開口部を形成したので、薄膜ヒューズを切断
するときの放熱特性が向上する。従って、薄膜ヒューズ
を切断するときに、シリコン基板が瞬間的に溶融状態に
なったり、フィールド絶縁層にクラックが発生したりす
ることを低減できる。特に薄膜ヒューズにモリブデン等
の高融点金属を用いた場合には、切断時の温度が非常に
高くなるため、上記効果は顕著なものとなる。
【図面の簡単な説明】
第１図は本発明の実施例を示した製造工程断面図、第２
図は本発明の実施例を示した平面図、第３図は従来例を
示した断面図である。 12……薄膜ヒューズ 15……フィールド絶縁層（第１の絶縁層） 16……窒化シリコン層（第２の絶縁層） 17……層間絶縁層（第３の絶縁層） 18……保護絶縁層（第３の絶縁層） 19……開口部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 秀行 東京都墨田区太平町４丁目１番１号 株 式会社精工舎内 (72)発明者 戸根木 宏 栃木県那須郡塩原町大字下田野531―１ 日本プレシジョンサーキッツ株式会社 内 (56)参考文献 特開 昭63−110747（ＪＰ，Ａ) 特開 昭62−119938（ＪＰ，Ａ) 特開 昭62−137855（ＪＰ，Ａ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】シリコン基板上に形成された酸化シリコン
    からなる第１の絶縁層と、 上記第１の絶縁層上にMOSトランジスタのゲート電極と
    同一工程で形成された高融点金属を主成分としてなり、
    所定の電流が流されることによって切断される薄膜ヒュ
    ーズと、 上記第１の絶縁層および上記薄膜ヒューズ上に形成さ
    れ、上記薄膜ヒューズを被覆する窒化シリコンからなる
    第２の絶縁層と、 上記第２の絶縁層上に形成され、上記薄膜ヒューズのパ
    ターンに対応して開口部が形成された酸化シリコンから
    なる第３の絶縁層と からなる半導体装置。
  2. 【請求項２】上記高融点金属はモリブデン（Mo）である
    請求項１に記載の半導体装置。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5650359A (en) * 1991-05-06 1997-07-22 Texas Instruments Incorporated Composite dielectric passivation of high density circuits
US5303402A (en) * 1992-03-09 1994-04-12 Motorola, Inc. Electrically isolated metal mask programming using a polysilicon fuse
US5420455A (en) * 1994-03-31 1995-05-30 International Business Machines Corp. Array fuse damage protection devices and fabrication method
US5567643A (en) * 1994-05-31 1996-10-22 Taiwan Semiconductor Manufacturing Company Method of forming contamination guard ring for semiconductor integrated circuit applications
US5622892A (en) * 1994-06-10 1997-04-22 International Business Machines Corporation Method of making a self cooling electrically programmable fuse
KR0126101B1 (ko) * 1994-07-07 1997-12-26 김주용 리페어 마스크 형성방법
US5444287A (en) 1994-08-10 1995-08-22 International Business Machines Corporation Thermally activated noise immune fuse
US5578517A (en) * 1994-10-24 1996-11-26 Taiwan Semiconductor Manufacturing Company Ltd. Method of forming a highly transparent silicon rich nitride protective layer for a fuse window
US5650355A (en) * 1995-03-30 1997-07-22 Texas Instruments Incorporated Process of making and process of trimming a fuse in a top level metal and in a step
US5895262A (en) * 1996-01-31 1999-04-20 Micron Technology, Inc. Methods for etching fuse openings in a semiconductor device
US6121074A (en) * 1998-11-05 2000-09-19 Siemens Aktiengesellschaft Fuse layout for improved fuse blow process window
US6268638B1 (en) 1999-02-26 2001-07-31 International Business Machines Corporation Metal wire fuse structure with cavity
US6633055B2 (en) 1999-04-30 2003-10-14 International Business Machines Corporation Electronic fuse structure and method of manufacturing
US6319758B1 (en) * 1999-06-10 2001-11-20 Taiwan Semiconductor Manufacturing Company Redundancy structure in self-aligned contact process
US6784516B1 (en) * 2000-10-06 2004-08-31 International Business Machines Corporation Insulative cap for laser fusing
US6624499B2 (en) * 2002-02-28 2003-09-23 Infineon Technologies Ag System for programming fuse structure by electromigration of silicide enhanced by creating temperature gradient
JP4673557B2 (ja) * 2004-01-19 2011-04-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
EP2601696A2 (en) * 2010-08-04 2013-06-12 Front Edge Technology, Inc. Rechargeable battery with current limiter
JP6659253B2 (ja) * 2015-06-24 2020-03-04 住友電工プリントサーキット株式会社 フレキシブルプリント配線板及びフレキシブルプリント配線板の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5847596Y2 (ja) * 1979-09-05 1983-10-29 富士通株式会社 半導体装置
JPS5834945B2 (ja) * 1980-06-02 1983-07-29 株式会社東芝 ヒユ−ズ形ｐｒｏｍ半導体装置
JPS5856355A (ja) * 1981-09-30 1983-04-04 Hitachi Ltd 半導体集積回路装置
JPS6044829B2 (ja) * 1982-03-18 1985-10-05 富士通株式会社 半導体装置の製造方法
JPS59214239A (ja) * 1983-05-16 1984-12-04 Fujitsu Ltd 半導体装置の製造方法
JPS60136334A (ja) * 1983-12-21 1985-07-19 アドバンスト・マイクロ・デバイシズ・インコーポレイテッド 集積回路用ヒユ−ズ素子及びその製造方法
JPS60176250A (ja) * 1984-02-23 1985-09-10 Toshiba Corp 半導体装置の製造方法
JPS62119938A (ja) * 1985-11-20 1987-06-01 Mitsubishi Electric Corp 冗長性回路を備えた半導体装置
JPS62137855A (ja) * 1985-12-12 1987-06-20 Sumitomo Electric Ind Ltd 多層配線構造を有する半導体装置
JPS63110747A (ja) * 1986-10-29 1988-05-16 Hitachi Ltd 半導体集積回路装置

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GB2237446B (en) 1993-07-07
GB9020941D0 (en) 1990-11-07
JPH03138963A (ja) 1991-06-13
HK45795A (en) 1995-04-07

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