JPS62160763A - 厚い接続電極を有する金属被覆が半導体上に設けられた半導体デバイスの製造方法 - Google Patents
厚い接続電極を有する金属被覆が半導体上に設けられた半導体デバイスの製造方法Info
- Publication number
- JPS62160763A JPS62160763A JP62000071A JP7187A JPS62160763A JP S62160763 A JPS62160763 A JP S62160763A JP 62000071 A JP62000071 A JP 62000071A JP 7187 A JP7187 A JP 7187A JP S62160763 A JPS62160763 A JP S62160763A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- metal
- semiconductor
- metal layer
- silver
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00013—Fully indexed content
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01024—Chromium [Cr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01057—Lanthanum [La]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01075—Rhenium [Re]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1203—Rectifying Diode
- H01L2924/12035—Zener diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、一方の表面に、厚い接続電極を有する金属被
覆とこの金属被覆を前記の接続電極の部分を除いて被覆
する絶縁層とが設けられ、この場合金属被覆は第1金属
層にまた接続電極は第2金属層にエツチングによって形
成され、一方第3金属層が前記の金属層間に設けられ、
この第3金属層は接続電極の形成時にエツチングストッ
パとして役立つようにされた半導体を有する半導体デバ
イスの製造方法に関するものである。
覆とこの金属被覆を前記の接続電極の部分を除いて被覆
する絶縁層とが設けられ、この場合金属被覆は第1金属
層にまた接続電極は第2金属層にエツチングによって形
成され、一方第3金属層が前記の金属層間に設けられ、
この第3金属層は接続電極の形成時にエツチングストッ
パとして役立つようにされた半導体を有する半導体デバ
イスの製造方法に関するものである。
このような方法は、その半導体が2つの電極の間で溶融
ガラスエンベロープ内にクランプされた半導体デバイス
の製造に特に適している。前記の2つの電極の一方は、
表面にある接続電極と接し、他方の電極は半導体の前記
の表面と反対の側と接する。
ガラスエンベロープ内にクランプされた半導体デバイス
の製造に特に適している。前記の2つの電極の一方は、
表面にある接続電極と接し、他方の電極は半導体の前記
の表面と反対の側と接する。
ドイツ国特許出願第2428373号には冒頭に記載し
た種類の方法が開示されており、このドイツ国特許出願
では、半導体の表面に第1金属層が設けられてそこに金
属被覆が形あされてから、絶縁材料の層が全表面に亘っ
てデポジットされる。金属被覆に厚い接続電極を設ける
べき部分で前記の絶縁層に窓がエッチされ、しかる後第
3および第2金属層が全表面に続けて設けられる。接続
電極はこの2重金属層に形成される。
た種類の方法が開示されており、このドイツ国特許出願
では、半導体の表面に第1金属層が設けられてそこに金
属被覆が形あされてから、絶縁材料の層が全表面に亘っ
てデポジットされる。金属被覆に厚い接続電極を設ける
べき部分で前記の絶縁層に窓がエッチされ、しかる後第
3および第2金属層が全表面に続けて設けられる。接続
電極はこの2重金属層に形成される。
この公知の方法は、比較的多数の工程をもってしなけれ
ば行えないという欠点がある。その上、金属被覆と接続
電極間の付着はそのままでは不十分であることがわかっ
た。
ば行えないという欠点がある。その上、金属被覆と接続
電極間の付着はそのままでは不十分であることがわかっ
た。
本発明は、比較的僅かな工程数で、厚い接続電極を有す
る金属被覆が設けられた半導体を有する半導体デバイス
を製造することができ、この場合金属被覆と接続電極間
の付着が最適であような方法を供することをその目的と
するものである。
る金属被覆が設けられた半導体を有する半導体デバイス
を製造することができ、この場合金属被覆と接続電極間
の付着が最適であような方法を供することをその目的と
するものである。
この目的を達成するため、本発明は次の特徴を有する、
すなわち、唯一つのデポジション工程の間に第1.第3
および第2金属層を続けて半導体の表面に設け、しかる
後、先ず接続電極を次いで金属被覆を形成し、その上に
絶縁層を設け、この絶縁層の接続電極の区域に窓をエッ
チする。第3および第2金属層は第1金属層と同じデポ
ジション工程で設けられるので、金属層間に酸化物また
はエッチャントの残留物が存することが避けられる。層
間の付着は最適である。
すなわち、唯一つのデポジション工程の間に第1.第3
および第2金属層を続けて半導体の表面に設け、しかる
後、先ず接続電極を次いで金属被覆を形成し、その上に
絶縁層を設け、この絶縁層の接続電極の区域に窓をエッ
チする。第3および第2金属層は第1金属層と同じデポ
ジション工程で設けられるので、金属層間に酸化物また
はエッチャントの残留物が存することが避けられる。層
間の付着は最適である。
すべての金属層が(第1層、第3層および第2層の順序
で)唯一つのデポジション工程で設けられるので、製造
の工程の数は限られる。次いで、第1エツチングマスク
がこれ等の層の上に設けられ、しかる後、被覆されてな
い層は第3金属層までエッチし去られる。第3金属層は
、第2金属層のエツチング時エツチングストッパとして
役立つ。
で)唯一つのデポジション工程で設けられるので、製造
の工程の数は限られる。次いで、第1エツチングマスク
がこれ等の層の上に設けられ、しかる後、被覆されてな
い層は第3金属層までエッチし去られる。第3金属層は
、第2金属層のエツチング時エツチングストッパとして
役立つ。
次いで、別のエツチングマスクが設けられ、しかる後、
第3および第1金属層の被覆されてない部分がエッチし
去られる。最後に、絶縁層が設けられ、この絶縁層の接
続電極の区域に窓がエッチされる。
第3および第1金属層の被覆されてない部分がエッチし
去られる。最後に、絶縁層が設けられ、この絶縁層の接
続電極の区域に窓がエッチされる。
金属被覆と接続電極の形成の間、先ず接続電極が形成さ
れ、しかる後金属被覆の残りの部分が形成される。この
ことは、金属被覆のこの残りの部分は比較的薄い金属層
(実際には3〜6μm)にエッチされるという利点を有
する。この結果、この金属被覆の部分には細かな細部を
実現することができる。若し全部の金属被覆が先ず全部
の層に形成されるとすれば、第2金属層は比較的厚い(
実際には30〜60μm)ため細かな細部の実現は極め
て困難となる。
れ、しかる後金属被覆の残りの部分が形成される。この
ことは、金属被覆のこの残りの部分は比較的薄い金属層
(実際には3〜6μm)にエッチされるという利点を有
する。この結果、この金属被覆の部分には細かな細部を
実現することができる。若し全部の金属被覆が先ず全部
の層に形成されるとすれば、第2金属層は比較的厚い(
実際には30〜60μm)ため細かな細部の実現は極め
て困難となる。
以下に本発明を図面を参照して更に詳しく説明する。
図面は模型的なもので寸法比通りのものでなく、図面を
見易くするために特に断面図の厚さ方向の寸法は非常に
誇張しである。これ等図面の対応部分は同一符号で示さ
れている。
見易くするために特に断面図の厚さ方向の寸法は非常に
誇張しである。これ等図面の対応部分は同一符号で示さ
れている。
本発明の方法は特に第1図と第2図に示した種類の半導
体デバイスの製造に適している。この半導体デバイスは
、約IQ1atoms/cm’のドーピング濃度と約9
0μmの厚さをもった1つの共通なn形コレクタ領域2
を有する3つのバイポーラトランジスタより成る半導体
1を有する。前記のコレクタ領域2は、約IQ” at
oms/cm3の比較的高いドーピング濃度と約7μm
の厚さを有するn影領域3によって金属電極層4に接続
される。半導体1は更に、厚さが約30μmでドーピン
グ濃度が約IQ” atoms/cm’の3つのp形ベ
ース領域5,6゜7と1つのp形分離領域8とを有する
。最後に、半導体1は、厚さが約7μmでドーピング濃
度が約IQ” atoms/cm’の3つのn形エミッ
タ領域と1つの分離領域12とを有する。前記のベース
領域5とエミッタ領域9は共通のコレクタ領域2と第1
トランジスタ(5,9)を形成し、一方、ベース領域6
とエミッタ領域10は前記の共通なコレクタ領域と第2
トランジスタ(6、10)をまたベース領域7とエミッ
タ領域11は前記の共通なコレクタ領域と第3トランジ
スタ(7,11)を形成する。
体デバイスの製造に適している。この半導体デバイスは
、約IQ1atoms/cm’のドーピング濃度と約9
0μmの厚さをもった1つの共通なn形コレクタ領域2
を有する3つのバイポーラトランジスタより成る半導体
1を有する。前記のコレクタ領域2は、約IQ” at
oms/cm3の比較的高いドーピング濃度と約7μm
の厚さを有するn影領域3によって金属電極層4に接続
される。半導体1は更に、厚さが約30μmでドーピン
グ濃度が約IQ” atoms/cm’の3つのp形ベ
ース領域5,6゜7と1つのp形分離領域8とを有する
。最後に、半導体1は、厚さが約7μmでドーピング濃
度が約IQ” atoms/cm’の3つのn形エミッ
タ領域と1つの分離領域12とを有する。前記のベース
領域5とエミッタ領域9は共通のコレクタ領域2と第1
トランジスタ(5,9)を形成し、一方、ベース領域6
とエミッタ領域10は前記の共通なコレクタ領域と第2
トランジスタ(6、10)をまたベース領域7とエミッ
タ領域11は前記の共通なコレクタ領域と第3トランジ
スタ(7,11)を形成する。
半導体1の表面13には酸化シリコンの絶縁層14とこ
の場合には4つの部分より成る金属被覆とが設けられる
。これ等の部分はすべてチタンの基層と銀の上層とより
成るが、図面を見易くするために単一の符号で表しであ
る。第1部分15は接続領域12(シたがって共通なコ
レクタ領域2)を第1トランジスタ(5,9>のベース
5に接続し、一方策2部分16は第1トランジスタ(5
,9)のエミッタ領域9を第2トランジスタ(6,10
)のベース領域6に接続し、第3部分17は第2トラン
ジスタ(6、10) のエミッタ領域10を第3トラン
ジスタ(7,11)のベース領域に接続し、第4部分は
第3トランジスタ(7,11)のエミッタ領域を厚い接
続電極19に接続する。この接続電極19もチタンの基
層と銀の上層とより成る。半導体の全表面13は最後に
窒化シリコンの絶縁層20で被覆され、この絶縁層は、
接続電極19を除いて金属被覆15゜16、17および
18を覆う。
の場合には4つの部分より成る金属被覆とが設けられる
。これ等の部分はすべてチタンの基層と銀の上層とより
成るが、図面を見易くするために単一の符号で表しであ
る。第1部分15は接続領域12(シたがって共通なコ
レクタ領域2)を第1トランジスタ(5,9>のベース
5に接続し、一方策2部分16は第1トランジスタ(5
,9)のエミッタ領域9を第2トランジスタ(6,10
)のベース領域6に接続し、第3部分17は第2トラン
ジスタ(6、10) のエミッタ領域10を第3トラン
ジスタ(7,11)のベース領域に接続し、第4部分は
第3トランジスタ(7,11)のエミッタ領域を厚い接
続電極19に接続する。この接続電極19もチタンの基
層と銀の上層とより成る。半導体の全表面13は最後に
窒化シリコンの絶縁層20で被覆され、この絶縁層は、
接続電極19を除いて金属被覆15゜16、17および
18を覆う。
第3図は第1図および第2図に示したデバイスをガラス
のエンベロープ30内に取付ける方法を示す。この目的
で半導体1はその金属電極層4と厚い接続電極19とで
2つの電極31と32の間に配され、しかる後、軟質ガ
ラス管が全体上に滑入される。
のエンベロープ30内に取付ける方法を示す。この目的
で半導体1はその金属電極層4と厚い接続電極19とで
2つの電極31と32の間に配され、しかる後、軟質ガ
ラス管が全体上に滑入される。
次いでこの全体は約700℃に加熱され、冷却後ガラス
エンベロープ30が形成されるが、このエンベロープは
電極31と32に十分に付着する。冷却によってガラス
に発生する収縮応力のために、半導体は2つの電極の間
にクランプされる。したがって、この実施例では、3つ
の直列接続されたベース−エミッタ接合で形成された3
つの直列ダイオードより成る集積回路が電極31と32
の間に存する。このような回路は電圧安定器として使用
することができる。
エンベロープ30が形成されるが、このエンベロープは
電極31と32に十分に付着する。冷却によってガラス
に発生する収縮応力のために、半導体は2つの電極の間
にクランプされる。したがって、この実施例では、3つ
の直列接続されたベース−エミッタ接合で形成された3
つの直列ダイオードより成る集積回路が電極31と32
の間に存する。このような回路は電圧安定器として使用
することができる。
第4,5および6図は第1図と2図に示した半導体デバ
イスの各製造段階を示す。部分15.16.17および
18を有する金属被覆が第1金属層にまた接続電極19
が第2金属層にエツチングにより形成され、一方第3金
属層がこれ等金属層の間に設けられ、接続電極19の形
成時にエツチングストッパとして働くことができる。
イスの各製造段階を示す。部分15.16.17および
18を有する金属被覆が第1金属層にまた接続電極19
が第2金属層にエツチングにより形成され、一方第3金
属層がこれ等金属層の間に設けられ、接続電極19の形
成時にエツチングストッパとして働くことができる。
出発原料は半導体1で、この半導体には普通の方法で種
々の半導体領域5.6,7.8,9.10゜11および
12が設けられ、その表面には、ベース領域5.6およ
び7と接触するための窓41.42および43、エミッ
タ領域肌10および11と接触するための窓44.45
および46、接続領域12と接触するための窓47を有
する絶縁層14が設けられる。分1胤領域8はこの実施
例では金属被覆と接続されない。
々の半導体領域5.6,7.8,9.10゜11および
12が設けられ、その表面には、ベース領域5.6およ
び7と接触するための窓41.42および43、エミッ
タ領域肌10および11と接触するための窓44.45
および46、接続領域12と接触するための窓47を有
する絶縁層14が設けられる。分1胤領域8はこの実施
例では金属被覆と接続されない。
約0.1 μmの厚さのチタン層48、約4μmの厚さ
の銀層49、約0.2 μmの厚さのチタン層50およ
び約50μmの厚さの厚い銀B51が半導体1の全表面
13に唯一つのデポジション工程でデポジットされる。
の銀層49、約0.2 μmの厚さのチタン層50およ
び約50μmの厚さの厚い銀B51が半導体1の全表面
13に唯一つのデポジション工程でデポジットされる。
チタン層48は、銀層49と半導体領域5,6゜?、8
,9.10および絶縁層14との間の接着層として役立
つ。前記のチタン層48は半導体デバイスの動作に非常
に有利であるが、唯一つのデポジション工程の間に層4
9.50および51が形成されるということが、本発明
の方法による金属被覆部分15゜16、17および接続
電極を有する18の形成に対して必須である。金属被覆
15.16.17および18は、以下第1金属層と呼ぶ
銀層49に形成され、一方接続電極19は、以下第2金
属層と呼ぶ銀層51に形成される。接続電極19の形成
時、以下第3金属層と呼ぶチタン層50はエツチングス
トッパとして働く。
,9.10および絶縁層14との間の接着層として役立
つ。前記のチタン層48は半導体デバイスの動作に非常
に有利であるが、唯一つのデポジション工程の間に層4
9.50および51が形成されるということが、本発明
の方法による金属被覆部分15゜16、17および接続
電極を有する18の形成に対して必須である。金属被覆
15.16.17および18は、以下第1金属層と呼ぶ
銀層49に形成され、一方接続電極19は、以下第2金
属層と呼ぶ銀層51に形成される。接続電極19の形成
時、以下第3金属層と呼ぶチタン層50はエツチングス
トッパとして働く。
本発明によれば、通常のようにホトラッカマスク52が
設けられてから、先ずこのホトラッカマスク52で被覆
されていない銀層51の部分がエッチし去られる。銀は
例えば硝酸と硝酸第一鉄(ferronitrate)
の溶液(1:1)中でエッチすることができる。
設けられてから、先ずこのホトラッカマスク52で被覆
されていない銀層51の部分がエッチし去られる。銀は
例えば硝酸と硝酸第一鉄(ferronitrate)
の溶液(1:1)中でエッチすることができる。
この溶液に事実上侵されないチタン層50はこの場合エ
ツチングストッパとして役立つ。次のホトラッカマスク
53が通常のようにして設けられてから、このマスクで
被覆されないチタン層50の部分は硝酸と弗化水素塩の
混合物でエッチし去られる。かくして金属被覆15.1
6.17および18の部分が形成される。最後に全体が
通常のようにして窒化シリコン層54で被覆され、ホト
ラッカマスク55が通常のようにして設けられた後、前
記窒化シリコン層のこのマスクで被覆されない部分がエ
ッチし去られる。かくして、第1図および第2図に示し
た半導体デバイスがつくられる。
ツチングストッパとして役立つ。次のホトラッカマスク
53が通常のようにして設けられてから、このマスクで
被覆されないチタン層50の部分は硝酸と弗化水素塩の
混合物でエッチし去られる。かくして金属被覆15.1
6.17および18の部分が形成される。最後に全体が
通常のようにして窒化シリコン層54で被覆され、ホト
ラッカマスク55が通常のようにして設けられた後、前
記窒化シリコン層のこのマスクで被覆されない部分がエ
ッチし去られる。かくして、第1図および第2図に示し
た半導体デバイスがつくられる。
金属被覆部分15.16.17および18と接続電極1
9に不可欠な金属層が(第1眉49、第3層50および
第2 層51の順序で)唯一つのデポジション工程で設
けられるので、第1図および第2図に示した半導体デバ
イスの製造のための工程の数は限られる。
9に不可欠な金属層が(第1眉49、第3層50および
第2 層51の順序で)唯一つのデポジション工程で設
けられるので、第1図および第2図に示した半導体デバ
イスの製造のための工程の数は限られる。
金属被覆部分15.16.17および18の成形時、エ
ツチング処理は比較的薄い層に行われるので、比較的細
かい細部を形成することができる。仮に若し最初のエツ
チング処理時に金属被覆部分15.16.17および1
8に相当するパターンがすべての層49.50および5
1にエッチされ、しかる後初めて厚い層51が前記の部
分15.16.17右よび18より除かれるものとすれ
ば、このようにはいかない。
ツチング処理は比較的薄い層に行われるので、比較的細
かい細部を形成することができる。仮に若し最初のエツ
チング処理時に金属被覆部分15.16.17および1
8に相当するパターンがすべての層49.50および5
1にエッチされ、しかる後初めて厚い層51が前記の部
分15.16.17右よび18より除かれるものとすれ
ば、このようにはいかない。
金属層48.49.50および51は唯一つのデポジシ
ョン工程で設けられるので、酸化物またはエッチャント
の残留物が金属層の間に存するのが避けられる。それ故
層間の付着は最適である。
ョン工程で設けられるので、酸化物またはエッチャント
の残留物が金属層の間に存するのが避けられる。それ故
層間の付着は最適である。
唯一つのデポジション工程の間、銀の第1金属層49、
チタンの第3金属層50および銀の第2金属層51が設
けられるのか好ましい。このような選択は、半導体デバ
イスが第3図に示すようなエンベロープ内に収納されね
ばならない場合には特に実際的である。このような場合
、全半導体デバイスは約700℃の温度に加熱され、半
導体デバイスは何等の問題なくこの加熱工程に耐えるこ
とができる。前記の金属が好ましいが、他の選択も可能
である。例えば、第1金属層は代わりにタングステン、
プラチナまたは珪化プラチナのような珪化物でもよく、
一方第3金属層は代わりにクロームまたは第2金属層は
代わりに銅でもよい。
チタンの第3金属層50および銀の第2金属層51が設
けられるのか好ましい。このような選択は、半導体デバ
イスが第3図に示すようなエンベロープ内に収納されね
ばならない場合には特に実際的である。このような場合
、全半導体デバイスは約700℃の温度に加熱され、半
導体デバイスは何等の問題なくこの加熱工程に耐えるこ
とができる。前記の金属が好ましいが、他の選択も可能
である。例えば、第1金属層は代わりにタングステン、
プラチナまたは珪化プラチナのような珪化物でもよく、
一方第3金属層は代わりにクロームまたは第2金属層は
代わりに銅でもよい。
既に述べたように、デポジション工程時、第1金属層4
9、第3金属M50および第2金属層51を設ける前に
、金属付着層48を設けるのもまた非常に有利である。
9、第3金属M50および第2金属層51を設ける前に
、金属付着層48を設けるのもまた非常に有利である。
この付着層は他の金属Jm49.50および51に対し
て前述したと同じ理由で、チタンより成るのが好ましい
。この付着層の適当な厚さは0゜05μmから0.15
μmである。
て前述したと同じ理由で、チタンより成るのが好ましい
。この付着層の適当な厚さは0゜05μmから0.15
μmである。
銀の第1金属層49は3〜6μmの厚さで、チタンの第
3金属層50は0.1〜0.3μmの厚さで、銀の第2
金属層51は20〜50μmの厚さで設けるのが好まし
い。
3金属層50は0.1〜0.3μmの厚さで、銀の第2
金属層51は20〜50μmの厚さで設けるのが好まし
い。
本発明は以上述べた実施例に限定されるものではなく、
本発明の要旨を逸脱しない範囲において多くの変形が可
能であることは当業者にとって明らかであろう。例えば
3つのトランジスタの代わりに、デバイスは単一のダイ
オードまたはツェナーダイオードを有し、第1金属層は
この場合半導体とオーム接触を形成してもよい。更に、
金属被覆には1つ以上の接続電極が設けられてもよい。
本発明の要旨を逸脱しない範囲において多くの変形が可
能であることは当業者にとって明らかであろう。例えば
3つのトランジスタの代わりに、デバイスは単一のダイ
オードまたはツェナーダイオードを有し、第1金属層は
この場合半導体とオーム接触を形成してもよい。更に、
金属被覆には1つ以上の接続電極が設けられてもよい。
第1図は本発明方法によりつくられた半導体デバイスの
模型的平面図、 第2図は第1図の■−■における模型的断面図、第3図
は第1図と第2図に示したタイプの半導体デバイスを入
れるガラスエンベロープの模型的断面図、 第4図、5図および第6図は本発明の製造方法の各段階
を示す第1図と第2図の半導体デバイスの模型的断面図
である。 ■・・・半導体 2・・・n形コレクタ領域
3・・・n影領域 4・・・金属電極層5.6
.7・・・p形ベース領域 訃・・p形分離領域 9.10.11・・・n形エミッタ領域12・・・n形
接続領域 13・・・表面 14.20・・・絶禄層
15・・・第1部分 16・・・第2部分17
・・・第3部分 18・・・第4部分19・・
・接1 電極30・・・エンベロープ31.32・・・
電極 41〜47・・・窓52、53.55・
・・ホトラッカマスク54・・・窒化シリコン層
模型的平面図、 第2図は第1図の■−■における模型的断面図、第3図
は第1図と第2図に示したタイプの半導体デバイスを入
れるガラスエンベロープの模型的断面図、 第4図、5図および第6図は本発明の製造方法の各段階
を示す第1図と第2図の半導体デバイスの模型的断面図
である。 ■・・・半導体 2・・・n形コレクタ領域
3・・・n影領域 4・・・金属電極層5.6
.7・・・p形ベース領域 訃・・p形分離領域 9.10.11・・・n形エミッタ領域12・・・n形
接続領域 13・・・表面 14.20・・・絶禄層
15・・・第1部分 16・・・第2部分17
・・・第3部分 18・・・第4部分19・・
・接1 電極30・・・エンベロープ31.32・・・
電極 41〜47・・・窓52、53.55・
・・ホトラッカマスク54・・・窒化シリコン層
Claims (1)
- 【特許請求の範囲】 1、一方の表面に、厚い接続電極を有する金属被覆とこ
の金属被覆を前記の接続電極の部分を除いて被覆する絶
縁層とが設けられ、この場合金属被覆は第1金属層にま
た接続電極は第2金属層にエッチングによって形成され
、一方第3金属層が前記の金属層間に設けられ、この第
3金属層は接続電極の形成時にエッチングストッパとし
て役立ようにされた半導体を有する半導体デバイスの製
造方法において、唯一つのデポジション工程の間に第1
、第3および第2金属層を続けて半導体の表面に設け、
しかる後、先ず接続電極を次いで金属被覆を形成し、そ
の上に絶縁層を設け、この絶縁層の接続電極の区域に窓
をエッチすることを特徴とする半導体デバイスの製造方
法。 2、デポジション工程の間銀の第1金属層、チタンの第
3金属層および銀の第2金属層を設ける特許請求の範囲
第1項記載の製造方法。 3、デポジション工程の間、第1、第2および第3金属
層を設ける前に、金属付着層を設ける特許請求の範囲第
1項または第2項記載の製造方法。 4、50nmから150nmの厚さを有する付着層を設
ける特許請求の範囲第3項記載の製造方法。 5、銀の第1金属層は3μmから6μmの厚さで設け、
チタンの第3金属層は0.1μmから0.3μmの厚さ
で設け、銀の第2金属膜は20μmから50μmの厚さ
で設ける特許請求の範囲第2項記載の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL8600021A NL8600021A (nl) | 1986-01-08 | 1986-01-08 | Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een halfgeleiderlichaam een metallisatie met een dikke aansluitelektrode wordt aangebracht. |
NL8600021 | 1986-01-08 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62160763A true JPS62160763A (ja) | 1987-07-16 |
Family
ID=19847386
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62000071A Pending JPS62160763A (ja) | 1986-01-08 | 1987-01-05 | 厚い接続電極を有する金属被覆が半導体上に設けられた半導体デバイスの製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US4789647A (ja) |
EP (1) | EP0229426B1 (ja) |
JP (1) | JPS62160763A (ja) |
CA (1) | CA1271270A (ja) |
DE (1) | DE3678135D1 (ja) |
NL (1) | NL8600021A (ja) |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5310699A (en) * | 1984-08-28 | 1994-05-10 | Sharp Kabushiki Kaisha | Method of manufacturing a bump electrode |
NL8701032A (nl) * | 1987-05-01 | 1988-12-01 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met interconnecties die zowel boven een halfgeleidergebied als boven een daaraan grenzend isolatiegebied liggen. |
US4963510A (en) * | 1987-11-02 | 1990-10-16 | Texas Instruments Incorporated | Method and apparatus for providing interconnection between metallization layers on semiconductors devices |
DE58908114D1 (de) * | 1989-05-13 | 1994-09-01 | Itt Ind Gmbh Deutsche | Bipolarer Bump-Transistor und Verfahren zur Herstellung. |
US5118584A (en) * | 1990-06-01 | 1992-06-02 | Eastman Kodak Company | Method of producing microbump circuits for flip chip mounting |
US5130779A (en) * | 1990-06-19 | 1992-07-14 | International Business Machines Corporation | Solder mass having conductive encapsulating arrangement |
US7405149B1 (en) | 1998-12-21 | 2008-07-29 | Megica Corporation | Post passivation method for semiconductor chip or wafer |
US6965165B2 (en) | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
US6495442B1 (en) | 2000-10-18 | 2002-12-17 | Magic Corporation | Post passivation interconnection schemes on top of the IC chips |
US7381642B2 (en) | 2004-09-23 | 2008-06-03 | Megica Corporation | Top layers of metal for integrated circuits |
US8021976B2 (en) | 2002-10-15 | 2011-09-20 | Megica Corporation | Method of wire bonding over active area of a semiconductor circuit |
US6936531B2 (en) * | 1998-12-21 | 2005-08-30 | Megic Corporation | Process of fabricating a chip structure |
US7271489B2 (en) | 2003-10-15 | 2007-09-18 | Megica Corporation | Post passivation interconnection schemes on top of the IC chips |
US7932603B2 (en) | 2001-12-13 | 2011-04-26 | Megica Corporation | Chip structure and process for forming the same |
TW544882B (en) | 2001-12-31 | 2003-08-01 | Megic Corp | Chip package structure and process thereof |
TW584950B (en) | 2001-12-31 | 2004-04-21 | Megic Corp | Chip packaging structure and process thereof |
TW503496B (en) | 2001-12-31 | 2002-09-21 | Megic Corp | Chip packaging structure and manufacturing process of the same |
US6673698B1 (en) | 2002-01-19 | 2004-01-06 | Megic Corporation | Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers |
US7459790B2 (en) | 2003-10-15 | 2008-12-02 | Megica Corporation | Post passivation interconnection schemes on top of the IC chips |
US8022544B2 (en) | 2004-07-09 | 2011-09-20 | Megica Corporation | Chip structure |
US7465654B2 (en) * | 2004-07-09 | 2008-12-16 | Megica Corporation | Structure of gold bumps and gold conductors on one IC die and methods of manufacturing the structures |
US7521805B2 (en) * | 2004-10-12 | 2009-04-21 | Megica Corp. | Post passivation interconnection schemes on top of the IC chips |
US7473999B2 (en) * | 2005-09-23 | 2009-01-06 | Megica Corporation | Semiconductor chip and process for forming the same |
US8836146B2 (en) * | 2006-03-02 | 2014-09-16 | Qualcomm Incorporated | Chip package and method for fabricating the same |
US8022552B2 (en) * | 2006-06-27 | 2011-09-20 | Megica Corporation | Integrated circuit and method for fabricating the same |
TWI370515B (en) | 2006-09-29 | 2012-08-11 | Megica Corp | Circuit component |
US8193636B2 (en) | 2007-03-13 | 2012-06-05 | Megica Corporation | Chip assembly with interconnection by metal bump |
TWI368286B (en) | 2007-08-27 | 2012-07-11 | Megica Corp | Chip assembly |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1213921B (de) * | 1964-08-25 | 1966-04-07 | Bosch Gmbh Robert | Verfahren zur Herstellung einer Halbleiteranordnung |
US3386894A (en) * | 1964-09-28 | 1968-06-04 | Northern Electric Co | Formation of metallic contacts |
US3551196A (en) * | 1968-01-04 | 1970-12-29 | Corning Glass Works | Electrical contact terminations for semiconductors and method of making the same |
DE1789062C3 (de) * | 1968-09-30 | 1978-11-30 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zum Herstellen von Metallkontaktschichten für Halbleiteranordnungen |
DE2032872B2 (de) * | 1970-07-02 | 1975-03-20 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zum Herstellen weichlötfähiger Kontakte zum Einbau von Halbleiterbauelementen in Gehäuse |
US3978517A (en) * | 1975-04-04 | 1976-08-31 | Motorola, Inc. | Titanium-silver-palladium metallization system and process therefor |
US4187599A (en) * | 1975-04-14 | 1980-02-12 | Motorola, Inc. | Semiconductor device having a tin metallization system and package containing same |
US4042954A (en) * | 1975-05-19 | 1977-08-16 | National Semiconductor Corporation | Method for forming gang bonding bumps on integrated circuit semiconductor devices |
JPS51147253A (en) * | 1975-06-13 | 1976-12-17 | Nec Corp | Structure of electrode terminal |
US4042951A (en) * | 1975-09-25 | 1977-08-16 | Texas Instruments Incorporated | Gold-germanium alloy contacts for a semiconductor device |
US4293637A (en) * | 1977-05-31 | 1981-10-06 | Matsushita Electric Industrial Co., Ltd. | Method of making metal electrode of semiconductor device |
US4410622A (en) * | 1978-12-29 | 1983-10-18 | International Business Machines Corporation | Forming interconnections for multilevel interconnection metallurgy systems |
JPS5811512B2 (ja) * | 1979-07-25 | 1983-03-03 | 超エル・エス・アイ技術研究組合 | パタ−ン形成方法 |
US4299680A (en) * | 1979-12-31 | 1981-11-10 | Texas Instruments Incorporated | Method of fabricating magnetic bubble memory device having planar overlay pattern of magnetically soft material |
US4505029A (en) * | 1981-03-23 | 1985-03-19 | General Electric Company | Semiconductor device with built-up low resistance contact |
US4396900A (en) * | 1982-03-08 | 1983-08-02 | The United States Of America As Represented By The Secretary Of The Navy | Thin film microstrip circuits |
US4507852A (en) * | 1983-09-12 | 1985-04-02 | Rockwell International Corporation | Method for making a reliable ohmic contact between two layers of integrated circuit metallizations |
-
1986
- 1986-01-08 NL NL8600021A patent/NL8600021A/nl not_active Application Discontinuation
- 1986-12-22 EP EP86202347A patent/EP0229426B1/en not_active Expired - Lifetime
- 1986-12-22 DE DE8686202347T patent/DE3678135D1/de not_active Expired - Lifetime
-
1987
- 1987-01-05 JP JP62000071A patent/JPS62160763A/ja active Pending
- 1987-01-07 US US07/001,067 patent/US4789647A/en not_active Expired - Fee Related
- 1987-01-08 CA CA000526962A patent/CA1271270A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0229426A1 (en) | 1987-07-22 |
DE3678135D1 (de) | 1991-04-18 |
US4789647A (en) | 1988-12-06 |
CA1271270A (en) | 1990-07-03 |
EP0229426B1 (en) | 1991-03-13 |
NL8600021A (nl) | 1987-08-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS62160763A (ja) | 厚い接続電極を有する金属被覆が半導体上に設けられた半導体デバイスの製造方法 | |
US3939047A (en) | Method for fabricating electrode structure for a semiconductor device having a shallow junction | |
US3725743A (en) | Multilayer wiring structure | |
US4692786A (en) | Semi-conductor device with sandwich passivation coating | |
US3848260A (en) | Electrode structure for a semiconductor device having a shallow junction and method for fabricating same | |
US3710204A (en) | A semiconductor device having a screen electrode of intrinsic semiconductor material | |
JPS6113670A (ja) | 薄膜電界効果トランジスタの製造方法およびその方法によつて得られるトランジスタ | |
JPS6387762A (ja) | 半導体装置の製造方法 | |
JPS6125217B2 (ja) | ||
EP0228183A2 (en) | Method for manufacturing semiconductor device | |
JPS60103669A (ja) | 半導体装置とその製造方法 | |
JP3372109B2 (ja) | 半導体装置 | |
JPH0682630B2 (ja) | 半導体素子の多層電極の製造方法 | |
JPS6132421A (ja) | 半導体装置の製造方法 | |
JPS5860569A (ja) | 半導体装置の製造方法 | |
JPS5852816A (ja) | 半導体装置の製造方法 | |
JPS5889869A (ja) | 半導体装置の製造方法 | |
JPS6118350B2 (ja) | ||
JPS63204742A (ja) | 半導体装置の製造方法 | |
JPS6057704B2 (ja) | 半導体装置の製造方法 | |
JPS6226574B2 (ja) | ||
JPS5889861A (ja) | 半導体装置およびその製造方法 | |
JPH061767B2 (ja) | 半導体装置の製造方法 | |
JPS6258151B2 (ja) | ||
JPS5987860A (ja) | 高周波トランジスタ |