KR0126101B1 - 리페어 마스크 형성방법 - Google Patents

리페어 마스크 형성방법

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Abstract

본 발명은 반도체 집적회로 제조시 결함이 발생된 셀을 레이저를 이용하여 리페어 하는 리페어 공정시 불량발생 부위를 정확하게 끊어주기 위한 리페어 마스크 형성방법에 있어서, 정렬된 퓨즈도선(31) 상부 각각에 리페어 마스크(39)로 절연막(35)을 소정두께로 등방성 식각방법으로 부분식각(30)하여 부분식각된 절연막 프로파일이 등방성 모양을 갖도록 하는 것을 특징으로 한다.

Description

리페어 마스크 형성방법
제1도 및 제2도는 종래 방법에 따른 리페어를 위한 퓨즈도선 절단 과정을 나타내는 도면,
제3도 및 제4도는 본 발명에 따른 일실시예의 퓨즈도선 절단 과정을 나타내는 도면.
*도면의 주요부분에 대한 부호의 설명*
31,41 : 퓨즈도선35,45 : 절연막
39 : 리페어 마스크42 : 레이저 빔
43 : 게이트산화막44 : 기판
본 발명은 반도체 집적회로 제조시 결함이 발생된 셀을 레이저를 이용하여 리페어 하는 방법에 관한 것으로, 특히 리페어 공정시 불량 발생 부위를 정확하게 끊어주기 위한 리페어 마스크 형성방법에 관한 것이다.
레이저는 강한 방향성의 단색광(monochromatic light)을 제공하는 광학소자로서 미세한 영역에 에너지를 집중시킬 수 있으므로 반도체 소자 제조시 리페어 공정에 주로 사용되고 있다.
즉, 결함이 발생된 셀을 리페어 하기 위하여 결함발생 부위에 맞게 레이저의 빔에너지를 조정하여 퓨즈도선을 끊어주는 방법으로, 일반적으로 퓨즈도선에는 다결정실리콘막 혹은 폴리사이드 라인이 사용된다. 이때에 점크기(spot size)가 크거나 에너지가 과도할 경우에는 선택된 퓨즈라인 이외에 옆 라인 혹은 기판까지 파괴되는 문제가 야기될 수 있으므로 유의해야 한다.
제1도 및 제2도는 종래 방법에 따른 리페어를 위한 퓨즈도선 절단 과정을 나타내는 도면으로 이를 참조하여 종래기술을 개략적으로 설명하면 다음과 같다. 도면에서 미설명 부호 1은 퓨즈도선, 2는 레이저 빔, 3은 게이트산화막, 4는 기판, 5은 절연막, 6은 파괴된 기판, 7은 절단된 도선 및 기판물질, 8은 선택되지 않은 도선의 절단부위를 각각 나타낸다.
먼저, 제1A도 및 제1B도는 퓨즈도선의 정렬 및 레이저 빔 조사를 나타내는 평면도 및 단면도로 퓨즈라인 위의 단차는 소자층간 절연막(5)이 적층된 두께로 대개 1㎛ 정도가 된다. 따라서 리페어시 사용되는 레이저는 하부층에 손상을 주지 않으면서 퓨즈도선이 전기적으로 끊어질 수 있는 적절한 에너지준위를 가져야 한다.
그러나, 상기의 단차에서는 높은 에너지를 갖는 레이저 빔이 요구되어 퓨즈도선을 끊어주는 작업이 어려워지며, 공정 여유가 없는 만큼 제2도에 도시된 바와 같이 원하지 않은 퓨즈라인의 파괴 및 하부기판의 손상이 초래된다.
한편, 제2A도 및 제2B도는 레이저의 고출력에 의해 파괴된 기판의 평면도 및 단면도를, 제2C도는 레이저 빔의 오정렬로 인해 선택되지 않은 퓨즈도선이 끊어진 상태를 나타내는 평면도이다.
또한, 실제 리페어 작업시는 현미경을 통한 육안 식별만으로 퓨즈도선의 단락 및 기판손상 여부를 판단해야 하는 어려움도 있어 레이저 빔의 에너지를 적절히 조절하는 것이 어렵게 된다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 레이저 빔의 크기가 퓨즈도선의 폭 보다 매우 클 경우 및 레이저 빔이 오정렬되었을 경우에도 필요한 퓨즈도선만 효과적으로 끊어줄 수 있도록 공정여유도를 확보하는 리페어 마스크 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 집적회로 제조시 결함이 발생된 셀을 레이저를 이용하여 리페어 하는 리페어 공정시 불량발생 부위를 정확하게 끊어주기 위한 리페어 마스크 형성방법에 있어서, 정렬된 퓨즈도선 상부 각각에 리페어 마스크로 절연막을 소정두께 등방성 식각방법으로 부분식각하여 부분식각된 절연막 프로파일이 등방성 모양을 갖도록 하는 것을 특징으로 한다.
이하, 첨부된 도면 제3도 및 제4도를 참조하여 본 발명의 일실시예를 상술한다.
먼저, 제3A도 및 제3B도에 도시된 바와 같이 정렬된 퓨즈도선(31) 상부 각각에 리페어 마스크(39)를 사용하여 두꺼운 절연막(35)을 소정두께로 등방성 식각방법으로 부분식각(30)하여 부분식각된 절연막 프로파일이 등방성 모양을 갖도록 함으로써 퓨즈도선 위의 절연막 두께를 얇게 한다.
이 경우 리페어 작업후의 현미경 육안식별에도 용이한 장점이 있으며, 제4도와 같이 레이저 빔의 크기가 도선의 폭 보다 매우 클 경우와 레이저 빔이 오정렬되었을 경우에도 입사된 레이저 빔이 굴절되어 퓨즈도선에 전달될 수가 있다.
따라서, 상기와 같이 이루어지는 본 발명은 리페어 공정시 공정 여유도를 증대시키며, 리페어 후 퓨즈 상부의 잔류물들이 부분식각된 부분에 적당히 존재(부착되어) 하기 때문에 후속 비활성(passivation) 공정 등의 패키지 공정에서의 파티클 발생 문제 등을 감소시킨다.

Claims (1)

  1. 반도체 집적회로 제조시 결함이 발생된 셀을 레이저를 이용하여 리페어 하는 리페어 공정시 불량발생 부위를 정확하게 끊어주기 위한 리페어 마스크 형성방법에 있어서, 정렬된 퓨즈도선(31) 상부 각각에 리페어 마스크(39)로 절연막(35)을 소정두께로 등방성 식각방법으로 부분식각(30)하여 부분식각된 절연막 프로파일이 등방성 모양을 갖도록 하는 것을 특징으로 하는 리페어 마스크 형성방법.
KR1019940016359A 1994-07-07 1994-07-07 리페어 마스크 형성방법 KR0126101B1 (ko)

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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1095194C (zh) * 1997-11-28 2002-11-27 联华电子股份有限公司 半导体器件的修补测试方法
US6017824A (en) * 1998-11-16 2000-01-25 Taiwan Semiconductor Manufacturing Company Passivation etching procedure, using a polysilicon stop layer, for repairing embedded DRAM cells
JP4191355B2 (ja) * 2000-02-10 2008-12-03 株式会社ルネサステクノロジ 半導体集積回路装置
KR100442868B1 (ko) * 2002-01-23 2004-08-02 삼성전자주식회사 반도체 소자의 퓨즈 형성방법
JP4334308B2 (ja) * 2003-09-24 2009-09-30 オムロンレーザーフロント株式会社 配線修正装置
KR100939160B1 (ko) 2008-02-18 2010-01-28 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법
CN107170709B (zh) * 2017-06-05 2020-05-05 深圳市华星光电技术有限公司 修补显示装置中金属层短路的方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6091654A (ja) * 1983-10-25 1985-05-23 Mitsubishi Electric Corp 半導体装置におけるレ−ザトリム用ヒユ−ズ
JPS60176250A (ja) * 1984-02-23 1985-09-10 Toshiba Corp 半導体装置の製造方法
US4826785A (en) * 1987-01-27 1989-05-02 Inmos Corporation Metallic fuse with optically absorptive layer
JPS63244644A (ja) * 1987-03-30 1988-10-12 Nec Corp 半導体装置
JP2816394B2 (ja) * 1989-10-24 1998-10-27 セイコークロック株式会社 半導体装置
US5241212A (en) * 1990-05-01 1993-08-31 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a redundant circuit portion and a manufacturing method of the same
JPH05166935A (ja) * 1991-12-18 1993-07-02 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

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