KR101068613B1 - 퓨즈를 구비한 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 레이저 리페어시 인접한 퓨즈가 커팅되는 것을 방지하는데 적합한 퓨즈를 구비한 반도체 소자 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자는 반도체 기판, 반도체 기판 상부에 형성된 콘택블록킹층, 상기 콘택블록킹층 상에 형성된 제1절연막, 상기 제1절연막 상에 소정 간격을 두고 배치된 복수개의 퓨즈, 상기 퓨즈 상부에 형성되며 상기 퓨즈 상부를 개방시키는 퓨즈개방영역을 갖는 제2절연막, 및 상기 제2절연막과 상기 제1절연막을 관통하여 상기 콘택블록킹층과 연결되면서 상기 복수개의 퓨즈들 사이에 배치된 복수개의 블로잉확산방지층을 포함한다.
퓨즈, 레이저 리페어, 블로잉, 콘택블록킹층, 블로잉확산방지층, 퓨즈개방영역
Description
도 1은 종래기술에 따른 반도체 소자의 퓨즈를 나타낸 평면도,
도 2a는 도 1에 도시된 퓨즈의 단면도를 나타낸 도면,
도 2b는 퓨즈개방영역에 레이저를 조사하여 퓨즈를 절연시키는 것을 나타내는 도면,
도 2c는 레이저리페어 작업시 인접한 퓨즈가 커팅되는 것을 나타낸 도면,
도 3은 본 발명의 실시예에 따른 퓨즈의 구조를 도시한 평면도,
도 4a는 도 3의 A-A'선에 따른 단면도,
도 4b는 도 3의 B-B'선에 따른 단면도,
도 5a 및 도 5b는 퓨즈개방영역에 레이저를 조사하여 퓨즈를 절연시키는 레이저리페어작업을 나타내는 도면.
본 발명은 반도체 제조 기술에 관한 것으로, 특히 퓨즈를 구비한 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자에서 리페어(Repair) 작업은 공정 진행 중에 메모리 셀 내부에 발생된 결함에 의하여 단위셀이 정상적으로 동작하지 않을 경우, 예비로 준비된 회로를 가동하여 작동하지 않는 단위셀의 기능을 대체하는 작업을 말한다. 보통 인라인(In-Line) 상에서 발생하는 파티클(particle)에 의한 배선간의 전기적인 단락의 경우는 100% 원인을 제거하기는 매우 어렵기 때문에 이러한 리페어작업은 필수적이며, 웨이퍼내의 수율에 직접적인 영향을 주게 된다.
리페어 방식은 과전류로 퓨즈를 녹여 절단하는 전기 퓨즈 방식, 레이저 빔으로 퓨즈를 태워버리는 방식, 레이저 빔으로 접합부를 단락시키는 방식 등이 있으며, 이 방법들 중에서 레이저를 이용하여 퓨즈를 절단하는 방식이 단순하면서도 확실하고 레이아웃도 용이하여 자주 사용되고 있다.
위와 같이, 반도체 소자 제조시 불량 셀의 리페어 또는 전기적 특성 개선을 위하여 사용되는 퓨즈(Fuse)의 경우, 칩크기 축소 및 제조 원가 절감을 위하여 디자인룰을 축소하는 경향과 달리 퓨즈는 디자인룰 축소가 거의 없거나 일부에 국한되고 있다.
도 1은 종래기술에 따른 반도체 소자의 퓨즈를 나타낸 평면도이고, 도 2a는 도 1에 도시된 퓨즈의 단면도를 나타낸 도면이다.
이하, 도 2a를 참조하여 종래기술에 따른 퓨즈의 제조방법을 설명한다. 또한 도 1은 도 2a의 퓨즈를 나타낸 평면도이고, 도면부호도 같이 표기되어 있으므로 도 2a의 설명으로 그 설명을 생략한다.
먼저 반도체 기판(11) 상에 제1층간절연막(12)을 형성하고, 제1 층간절연막(12) 상부에 이후 콘택 공정시에 블록킹 역할을 하는 콘택블록킹층(13)을 형성한 후 제2층간절연막(14)을 형성한다. 여기서, 콘택블록킹층(13)은 이후 공정에서 퓨즈를 뚫고 형성되는 콘택플러그의 멈춤막으로 사용되며, 여기서는 비트라인으로 사용된 도전성막을 패터닝하여 형성한다.
다음으로, 퓨즈(15)를 제2층간절연막(14) 상부에 형성하고, 퓨즈(15) 상부에 제3층간절연막(16)을 형성한다. 이때, 퓨즈(15)는 새로운 도전층을 형성하는 것이 아니고 반도체 소자에 사용되는 도전층, 예컨대 비트라인(bit line) 또는 워드라인(word line)등을 형성할 때에 함께 형성되는 도전층이다.
이어서, 제3층간절연막(16), 퓨즈(15) 및 제2층간절연막(14)을 선택적으로 한번에 식각하여 콘택홀을 형성하고, 콘택홀을 도전성 물질로 매립하여 콘택플러그(17)를 형성한다. 이때, 콘택홀 형성은 제2층간절연막(14)까지 식각하여 콘택블록킹층(13)에서 식각이 멈추게 한다.
이어서, 배선층(18)을 콘택플러그(17)와 연결되도록 형성하고, 배선층(18) 상부에 제4층간절연막(19)을 형성한다.
다음으로, 퓨즈(15) 상부에서 제2층간절연막(14)이 일정정도의 두께가 남도록 제4층간절연막(19), 제3층간절연막(16)을 식각하여 퓨즈개방영역(20)을 형성한다. 이상의 공정을 '퓨즈 리페어 식각 공정'이라고 한다.
도 2b는 퓨즈개방영역(20)에 레이저를 조사하여 퓨즈를 절연시키는 것을 나 타내는 도면이다.
도 2b를 참조하면, 퓨즈(15)에 대해 레이저를 이용하여 리페어하는 경우 제3층간절연막(16), 퓨즈(15) 및 소정 두께의 제2층간절연막(14)이 블로잉(21)되어 제거된다.
레이저리페어 작업과정을 설명하면, 도 1에 도시된 바와 같이, 레이저 리페어 포인트가 'P1'이라고 할 때, 실제로 레이저 리페어후 블로잉되는 부분은 '21'가 된다.
그러나, 종래기술은 레이저 리페어시 오정렬('MA'), 즉 레이저 리페어 포인트가 'P1'에서 'P11'으로 이동하는 경우 실제 블로잉되는 부분도 '21a'로 이동할 것이며, 이에 따라 인접한 퓨즈를 커팅하는 퓨즈손실(D)을 초래한다.
도 2c는 레이저리페어 작업시 인접한 퓨즈가 커팅되는 것을 나타낸 도면으로서, 퓨즈와 수직방향으로 도시한 것이다.
도 2c를 참조하면, 레이저리페어 작업시 오정렬이 발생하여 실제로 블로잉되는 부분이 인접한 퓨즈측으로 이동하는 경우, 인접한 퓨즈가 커팅(D)되는 것을 알 수 있다.
이와 같이, 원하지 않는 부분의 퓨즈 커팅은 반도체 공정에서 리페어 가능한 양품이 페일(fail)되는 심각한 문제를 초래한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 레이 저 리페어시 인접한 퓨즈가 커팅되는 것을 방지하는데 적합한 퓨즈를 구비한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자는 반도체 기판, 반도체 기판 상부에 형성된 콘택블록킹층, 상기 콘택블록킹층 상에 형성된 제1절연막, 상기 제1절연막 상에 소정 간격을 두고 배치된 복수개의 퓨즈, 상기 퓨즈 상부에 형성되며 상기 퓨즈 상부를 개방시키는 퓨즈개방영역을 갖는 제2절연막, 및 상기 제2절연막과 상기 제1절연막을 관통하여 상기 콘택블록킹층과 연결되면서 상기 복수개의 퓨즈들 사이에 배치된 복수개의 블로잉확산방지층을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 반도체 기판 상부에 서로 소정 간을 두고 배치된 제1콘택블록킹층과 제2콘택블록킹층을 형성하는 단계, 상기 제1,2콘택블록킹층 상에 제1절연막을 형성하는 단계, 상기 제1절연막 상에 소정 간격을 두고 배치되는 복수개의 퓨즈를 형성하는 단계, 상기 복수개의 퓨즈 상부에 제2절연막을 형성하는 단계, 상기 제2절연막과 상기 제1절연막을 관통하여 상기 제1콘택블록킹층과 퓨즈를 연결하는 콘택플러그와 상기 제2콘택블록킹층에 연결되는 블로잉확산방지층을 형성하는 단계, 상기 제2절연막 상에 콘택플러그에 연결되는 배선층을 형성하는 단계, 및 상기 퓨즈 상부에서 상기 제1절연막이 일정 두께로 잔류하도록 상기 제2절연막과 제1절연막을 식각하여 퓨즈개방영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 퓨즈의 구조를 도시한 평면도이고, 도 4a는 도 3의 A-A'선에 따른 단면도이며, 도 4b는 도 3의 B-B'선에 따른 단면도이다.
이하, 도 3, 도 4a 및 도 4b를 참조하여 설명하기로 한다.
먼저, 반도체 기판(31) 상부에 제1층간절연막(32)이 형성되고, 제1층간절연막(32) 상부에 콘택블록킹층(33a, 33b)이 형성된다. 여기서, 콘택블록킹층(33a, 33b)은 퓨즈의 양끝단에 연결될 제1콘택블록킹층(33a)과 퓨즈의 양끝단을 제외한 나머지 부분 아래에 위치하여 블로잉확장방지층과 연결될 제2콘택블록킹층(33b)으로 구분된다. 특히, 제2콘택블록킹층(33b)은 넓은 판(plate) 형태이다.
그리고, 콘택블록킹층(33a, 33b) 상부에 제2층간절연막(34)이 형성되고, 제2층간절연막(34) 상부에 라인 형태의 퓨즈(35)가 소정 간격을 갖고 형성되며, 퓨즈(35) 상부에 제3층간절연막(36)이 형성된다.
그리고, 제3층간절연막(36), 퓨즈(35)의 양끝단 및 제2층간절연막(34)을 동시에 관통하여 콘택블록킹층, 특히 제1콘택블록킹층(33a)에 연결되는 콘택플러그(37)가 형성된다. 그리고, 인접한 퓨즈(35) 사이에 제2콘택블록킹층에 연결되는 블로잉확장방지층(38)이 형성된다.
그리고, 콘택플러그(37) 상부에 배선층(39)이 형성되며, 배선층(39) 상부에 제4층간절연막(40)이 형성되는데, 여기서, 제4층간절연막(40)은 퓨즈커팅을 용이하게 하기 위한 퓨즈개방영역(41)을 갖고 있다. 퓨즈개방영역(41)은 제4층간절연막(40)과 제3층간절연막(36)을 식각하여 제공되는 개방영역으로서 제3층간절연막(36)은 퓨즈(35) 상부에서 일정 두께로 잔류한다.
상기한 실시예에서, 블로잉확장방지층(38)은 퓨즈(35)와 나란히 뻗는 라인 형태이고, 인접한 퓨즈(35) 사이의 공간에 슬릿(slit) 형태로 형성된 것이며, 자신의 장축의 길이가 제2콘택블록킹층(33b)을 벗어나지 않는 폭을 갖는다. 또한, 자신의 단축의 길이는 인접한 퓨즈(35)간에 숏트되지 않는 폭을 갖는다.
위와 같이, 인접한 퓨즈(35) 사이에 블로잉확장방지층(38)을 구비하고, 퓨즈 아래에 제2콘택블록킹층(33b)을 구비하면, 레이저리페어 작업시 오정렬이 발생하더라도 실제로 블로잉되는 부분이 확장되는 것을 방지할 수 있다.
도 5a 및 도 5b는 퓨즈개방영역에 레이저를 조사하여 퓨즈를 절연시키는 레이저리페어작업을 나타내는 도면이다. 도 5a는 퓨즈와 수평방향을 도시하고, 도 5b는 퓨즈와 수직방향의 단면도이다.
도 5a 및 도 5b를 참조하면, 퓨즈(35)에 대해 레이저를 이용하여 리페어하는 경우 제3층간절연막(36), 퓨즈(35) 및 소정 두께의 제2층간절연막(34)이 블로잉되어 제거된다.
도 5b를 참조하면, 정상동작시, 즉, 오정렬이 발생하지 않은 경우에는 인접한 퓨즈의 커팅없이 제3층간절연막(36), 퓨즈(35) 및 소정 두께의 제2층간절연막(34)만 용이하게 블로잉된다.
하지만, 오정렬이 발생하는 경우에는, 레이저리페어 포인트가 인접한 퓨즈측으로 이동하기 때문에 블로잉하고자 하는 퓨즈외에 인접한 퓨즈도 블로잉될 수 있으나, 본 발명은 블로잉확장방지층(38)을 인접한 퓨즈 사이에 형성했기 때문에 블로잉이 확장되는 것을 방지하여 인접한 퓨즈가 커팅되는 것을 방지한다.
도 4a 및 도 4b를 참조하여 본 발명의 실시예에 따른 퓨즈를 구비한 반도체소자의 제조 방법을 설명하면 다음과 같다.
먼저, 반도체 기판(31) 상에 제1층간절연막(32)을 형성하고, 제1 층간절연막(32) 상부에 이후 콘택 공정시에 블록킹 역할을 하는 콘택블록킹층(33a, 33b)을 형성한다.
이때, 콘택블록킹층(33a, 33b)은 후속 공정에서 형성되는 퓨즈의 양끝단에 연결될 제1콘택블록킹층(33a)과 퓨즈의 양끝단을 제외한 나머지 부분 아래에 위치하여 블로잉확장방지층과 연결될 제2콘택블록킹층(33b)으로 구분된다. 특히, 제2콘택블록킹층(33b)은 넓은 판(plate) 형태로 형성하는데, 후속 복수개의 퓨즈를 모두 오버랩하는 넓은 판 형태로 형성된다.
상기한 제1콘택블록킹층(33a)과 제2콘택블록킹층(33b)은 서로 격리되어 있다.
다음으로, 콘택블록킹층(33a, 33b) 상부에 제2층간절연막(34)을 형성한 후, 퓨즈(35)를 제2층간절연막(34) 상부에 형성하고, 퓨즈(35) 상부에 제3층간절연막(36)을 형성한다. 이때, 퓨즈(35)는 새로운 도전층을 형성하는 것이 아니고 반도체 소자에 사용되는 도전층, 예컨대 비트라인(bit line) 또는 워드라인(word line)등을 형성할 때에 함께 형성되는 도전층이다.
이어서, 제3층간절연막(36), 퓨즈(35)의 양끝단 및 제2층간절연막(34)을 선택적으로 한번에 식각하여 콘택홀을 형성한다. 이때, 콘택블록킹층(33a, 33b)에 콘택홀 식각이 멈추도록 하며, 퓨즈(35)를 관통하는 콘택홀은 퓨즈(35)의 양끝단을 관통한다.
이러한 콘택홀 형성시 퓨즈 사이의 공간을 관통하는 슬릿형태의 홈을 동시에 형성해준다.
다음으로, 콘택홀 및 슬릿형태의 홈을 충분히 채울때까지 전면에 콘택플러그용 도전막을 증착한다. 이때, 콘택플러그용 도전막은 텅스텐과 같은 금속막으로 형성한다.
계속해서, 콘택플러그용 도전막을 에치백하여 콘택홀을 매립시키는 콘택플러그(37)를 형성한다. 이때, 콘택플러그(37)는 퓨즈(35)를 다른 배선과 서로 연결시키기 위하여 형성되는 것이다.
상기한 콘택플러그(37) 형성을 위한 에치백 공정시 콘택플러그용 도전막의 일부는 슬릿형태의 홈에도 매립되어 블로잉확산방지층(38)을 형성한다.
이어서, 콘택플러그(37) 및 블로잉확장방지층(38) 상에 배선용 도전막을 증착한 후 패터닝하여 콘택플러그(37)를 통해 퓨즈(35)에 접속되는 배선층(39)을 형성한다.
다음으로, 배선층(39) 상부에 제4층간절연막(40)을 형성한 후, 퓨즈(35)에서 리페어될 부분에 형성된 제4층간절연막(40) 및 제3층간절연막(36)을 식각하여 퓨즈개방영역(41)을 형성하되, 퓨즈(35) 상부에 소정 두께의 제3층간절연막(36)을 잔류시킨다. 이상의 공정을 '퓨즈 리페어 식각 공정'이라고 한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 이웃한 퓨즈 사이에 슬릿형태의 블로잉확장방지층을 형성해주므로써 레이저리페어 작업시 오정렬이 발생하더라도 인접한 퓨즈가 커팅되는 것을 방지할 수 있는 효과가 있다.
Claims (12)
- 반도체 기판;반도체 기판 상부에 형성된 콘택블록킹층;상기 콘택블록킹층 상에 형성된 제1절연막;상기 제1절연막 상에 소정 간격을 두고 배치된 복수개의 퓨즈;상기 퓨즈 상부에 형성되며 상기 퓨즈 상부를 개방시키는 퓨즈개방영역을 갖는 제2절연막; 및상기 제2절연막과 상기 제1절연막을 관통하여 상기 콘택블록킹층과 연결되면서 상기 복수개의 퓨즈들 사이에 배치되고 상기 퓨즈와 나란히 뻗는 라인형태를 갖는 복수개의 블로잉확산방지층을 포함하는 반도체 소자.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 블로잉확산방지층은 슬릿 형태인 것을 특징으로 하는 반도체 소자.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 콘택블록킹층은 넓은 판 형태인 것을 특징으로 하는 반도체 소자.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 콘택블록킹층은 도전막인 것을 특징으로 하는 반도체 소자.
- 반도체 기판;반도체 기판 상부에 형성되며 서로 소정간격을 두고 배치된 제1콘택블록킹층과 제2콘택블록킹층;상기 제1콘택블록킹층과 제2콘택블록킹층을 덮는 제1절연막;상기 제1절연막 상에 소정 간격을 두고 배치된 복수개의 퓨즈;상기 퓨즈 상부에 형성되며 상기 퓨즈 상부를 개방시키는 퓨즈개방영역을 갖는 제2절연막;상기 제2절연막과 상기 제1절연막을 관통하여 상기 퓨즈의 양끝단과 상기 제1콘택블록킹층을 연결하는 콘택플러그; 및상기 제2절연막과 상기 제1절연막을 관통하여 상기 제2콘택블록킹층과 연결되면서 상기 복수개의 퓨즈들 사이에 배치되고 상기 퓨즈와 나란히 뻗는 라인형태를 갖는 복수개의 블로잉확산방지층을 포함하는 반도체 소자.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제5항에 있어서,상기 블로잉확산방지층은, 슬릿 형태인 것을 특징으로 하는 반도체 소자.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제5항에 있어서,상기 제2콘택블록킹층은 넓은 판 형태인 것을 특징으로 하는 반도체 소자.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제5항에 있어서,상기 제1콘택블록킹층과 상기 제2콘택블록킹층은 도전막인 것을 특징으로 하는 반도체 소자.
- 반도체 기판 상부에 서로 소정 간을 두고 배치된 제1콘택블록킹층과 제2콘택블록킹층을 형성하는 단계;상기 제1,2콘택블록킹층 상에 제1절연막을 형성하는 단계;상기 제1절연막 상에 소정 간격을 두고 배치되는 복수개의 퓨즈를 형성하는 단계;상기 복수개의 퓨즈 상부에 제2절연막을 형성하는 단계;상기 제2절연막과 상기 제1절연막을 관통하여 상기 제1콘택블록킹층과 퓨즈를 연결하는 콘택플러그와 상기 제2콘택블록킹층에 연결되는 복수의 블로잉확산방지층을 형성하는 단계;상기 제2절연막 상에 콘택플러그에 연결되는 배선층을 형성하는 단계; 및상기 퓨즈 상부에서 상기 제1절연막이 일정 두께로 잔류하도록 상기 제2절연막과 제1절연막을 식각하여 퓨즈개방영역을 형성하는 단계를 포함하고,상기 블로잉확산방지층은 상기 퓨즈와 나란히 뻗는 라인형태를 갖도록 형성하는반도체 소자의 제조 방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제9항에 있어서,상기 콘택플러그와 상기 블로잉확산방지층을 형성하는 단계는,상기 제2절연막, 상기 제1절연막 및 상기 퓨즈의 양끝단을 관통하여 상기 제1콘택블록킹층 상부를 오픈시키는 콘택홀과 상기 복수개의 퓨즈 사이를 관통하는 홈을 동시에 형성하는 단계;상기 콘택홀과 홈을 포함한 전면에 도전막을 형성하는 단계; 및상기 도전막을 에치백하여 상기 콘택홀에 매립되는 콘택플러그와 상기 홈에 매립되는 블로잉확산방지층을 동시에 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제9항 또는 제10항에 있어서,상기 블로잉확산방지층은,상기 퓨즈 사이에 배치되는 슬릿 구조의 라인 형태로 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제9항에 있어서,상기 제2콘택블록킹층은,상기 복수개의 퓨즈를 모두 오버랩하는 넓은 판 형태로 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
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| KR1020040031930A KR101068613B1 (ko) | 2004-05-06 | 2004-05-06 | 퓨즈를 구비한 반도체 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101068613B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000052634A (ko) * | 1999-01-04 | 2000-08-25 | 포만 제프리 엘 | 퓨즈 구조물 및 그 제조방법 |
-
2004
- 2004-05-06 KR KR1020040031930A patent/KR101068613B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000052634A (ko) * | 1999-01-04 | 2000-08-25 | 포만 제프리 엘 | 퓨즈 구조물 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050106870A (ko) | 2005-11-11 |
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