KR100319655B1 - 퓨즈 구조물 및 그 제조방법 - Google Patents

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Abstract

집적 회로 칩에서의 퓨즈 구조물은, 절연된 반도체 기판과 복수개의 평행한 동 평면 퓨즈 링크로 구성된 절연된 반도체 기판에 일체형인 퓨즈 뱅크와, 그리고 퓨즈 링크 각각의 쌍 사이에 분포되며, 동 평면 퓨즈 링크에 의해 규정된 평면을 넘어 연장되는 보이드(void)를 포함한다. 퓨즈 단선 공정 중에 레이저빔에 의해 충격 받을 스폿(spot)을 둘러싸는 보이드는 인접 회로소자 또는 다른 퓨즈 링크에 대한 손상을 방지하는 균열 정지부로서 작용한다. 상기 보이드를 적합하게 형성하고 배치함으로써 퓨즈간의 피치(pitch)는 더욱 조밀하게 된다.

Description

퓨즈 구조물 및 그 제조방법{CRACK STOP BETWEEN NEIGHBORING FUSES FOR PROTECTION FROM FUSE BLOW DAMAGE}
본 발명은 집적회로의 제조에 관한 것으로서, 특히 퓨즈 뱅크(fuse bank)를 이루는 퓨즈 중에서 선택된 퓨즈를 단선하기 위해 레이저빔을 사용할 때 퓨즈 밀도(단위 면적 당 퓨즈의 개수)를 증가시키면서 퓨즈의 손상을 방지하는 방법에 관한 것이다.
반도체 집적회로(IC)와 그 제조방법은 당분야에서 잘 알려져 있다. 전형적인 집적회로에서, 대다수의 반도체 디바이스는 실리콘 기판 상에 제작된다. 원하는 기능을 얻기 위해 복수개의 컨덕터(conductor)를 사용하여 선택된 디바이스를 함께 결합시키고 있다. 어떤 집적회로에서는 전도성 링크(conductive link) 또는 와이어의 일부가 레이저를 이용한 제조 후에 선택적으로 프로그램(예로서 단선공정)되는 퓨즈에 결합될 수 있다. 일례로 DRAM에 있어서, 부주의한 축적 전하로부터 트랜지스터의 게이트 적층(gate stack)의 일부가 파손되는 것을 방지하기 위해 제조 중에 퓨즈를 사용할 수 있다. IC의 제조가 실질적으로 마무리되면, 퓨즈는 단선 또는 절단되어 DRAM 회로는 보호성 전류 통로가 처음부터 존재하지 않았던 것과 같은 기능을 갖게 된다. 더욱 일반적으로 퓨즈는 DRAM 회로에서 예비 어레이 소자(redundant array element)의 인에이블 비트(enable bit)와 어드레스 비트(address bits)를 설정하는데 사용되거나, 또는 칩 내/외에 존재하는 예비 치환소자로서 결함소자를 적절하게 치환함으로써 DRAM에서 발견된 결함을 회복시키기 위해 사용될 수 있다.
도 1은 설명을 쉽게 하기 위하여 메인 메모리 어레이(102)를 포함하는 전형적인 DRAM 집적회로를 도시한 것이다. 메인 메모리 어레이(102) 내의 결함성 주 어레이 소자를 치환하기 위하여 예비 치환 어레이(104)가 도시된 바와 같이 제공되어 있다. 퓨즈 어레이(106) 내의 복수개의 퓨즈는 퓨즈 래치 어레이(108, fuse latch array)와 퓨즈 디코더 회로(110)를 경유하여 예비 어레이(104)에 결합되어 있다. 결함성 메인 메모리 어레이 소자를 치환하기 위하여 퓨즈 어레이(106) 내의 개개의 퓨즈는 디코더 회로의 지시에 따라 1 또는 0의 2진값을 설정함으로써 단선 또는 절단될 수 있다. 이 공정 중에 퓨즈 어레이(106) 내의 퓨즈 값은 전원이 들어오면 퓨즈 래치 어레이(108) 내로 공급된다. 이 값은 다음에 작동 중에 퓨즈 디코더 회로(110)에 의해 디코딩 되어 선택된 결함성 메모리 어레이 소자를 예비 어레이(104)의 부분인 특정 예비 소자로 용이하게 치환하게 된다. 결함성 메인 메모리 어레이 소자를 예비 어레이 소자로 치환하는 기법은 종래 기술로서 잘 알려져 있으므로 간결하게 하기 위하여 본원에서는 상세히 설명하지 않는다.
전술한 바와 같이, 퓨즈 어레이(106) 내의 퓨즈 링크는 레이저빔에 의해 선택적으로 단선되거나 프로그램된다. 단선 시에 프로그램된 퓨즈가 이것을 통하는전류의 흐름을 방지하고 또 전류에 의해 취해진 경로가 개방 회로를 나타내기 때문에 퓨즈는 높은 전도성 상태에서 높은 저항성(예컨대, 비전도성) 상태로 전환된다.
도 2a는 도 1에서 퓨즈 어레이(106)로서 나타낸 복수개의 퓨즈 링크(202,204,206,208)를 가지며, 본래의 비단선 상태, 즉 전도성 상태에 있는 퓨즈 뱅크(200)를 도시한 것이다.
도 2b에서 레이저빔은 퓨즈 링크(204)를 통하여 흐르는 전류를 차단하거나 단락시키기 위해 채용되고 있다. 퓨즈가 주어진 레이저 파장과 스폿 크기에 의해 매우 근접하게 위치되면, 퓨즈 단선 공정 중에 인접한 퓨즈 링크는 부주의하게 단선 혹은 절단되거나, IC에 결함이 생기거나 혹은 기껏해야 인접하는 퓨즈에 손상을 야기시킬 가능성이 존재한다. 이것은 단선된 퓨즈를 둘러싼 피해영역이, 퓨즈로부터 외부로 연장하는 퓨즈 넘어 패시베이션 층을 상하게 하는 레이저 스폿 크기와 같은 많은 요소의 관점으로 볼 때, 퓨즈 자신의 피해보다 크기 때문이다. 분명히 많은 요소는 레이저빔 예컨대, 상기 레이저빔에 의해 전달된 에너지의 총량, 레이저빔의 파장 및 상기 빔의 반경에 의해 야기되는 피해의 심각성을 결정하는데 포함되는 것이다.
도 3a는 퓨즈(302,304,306)로 구성된 전형적인 퓨즈 뱅크(300)를 도시한 것이다. 퓨즈 뱅크 내와 퓨즈 사이에는 부가 구조물(308,310)이 배치되어 있다. 전형적으로 텅스텐이나 몰리브덴과 같은 베리어(barrier) 재료로 구성된 상기 구조물은 퓨즈(304)가 레이저빔(비도시)에 의해 단선될 때 균열 정지부로서 작용한다. 따라서 균열(320)은 퓨즈(304)로부터 발전하여 균열 정지부(308,310)에서 저지된다.
도 3b는 기판(350) 상에 위치한 구조물의 상면도이다. 단지 두 개의 퓨즈(302,304)만이 도시되어 있다. 균열 정지부는 반도체 칩의 제조공정에 사용된 다수의 와이어링 레벨을 차지하는 다수의 층(330-340)으로 구성되어 있다. 다시 말해서 균열(320)은 바람직하게 내화금속 부분으로 구성된 균열 정지부에 의해 저지된다.
퓨즈 단선에 의한 개방 시에 퓨즈에 영향을 미치지 않도록 퓨즈 소자를 보호하기 위한 다수의 퓨즈 보호방법들이 발전되어 왔다. Gilmour 등의 1994년 3월 31일자 및 1995년 5월 30일자 미국 특허 제 5,420,455호 및 제 5,523,253호에 기재된 예에서는 퓨즈의 용융점보다 높은 용융점을 갖는 침착 금속이 퓨즈 사이에 분포된다. 그 금속은 텅스텐이나 몰리브덴을 포함한다. 이러한 베리어 재료들은 내균열성으로서, 균열이 하나의 퓨즈에서 바로 이웃의 다른 인접 퓨즈로 발전하는 것을 방지하도록 고안되어 있다. 베리어 재료의 몸체는 퓨즈 링크를 포함하는 층의 상면으로부터 퓨즈 링크의 두께의 중간점으로 내려온 대략 중간 정도까지 연장되도록 위치한다.
Gilmour 등이 제시한 상기 구조물은 주요한 단점을 갖고 있는데, 이것은 제조공정상의 문제로 인하여 종종 바라지 않게 특수화된 금속을 요구하거나 및/또는 일체형 칩을 구성하는 회로의 일체성에 역영향을 미치는 바라지 않는 특성을 겪게 된다. 다른 단점은 제품의 단가를 높여서 비경제적으로 만드는 특정 내화금속의 존재로 인한 공정 변경이다. 또 다른 단점은 특정 조건하에서 IC 칩을 구성하는회로의 전기적 특성을 바꿀 수 있는 금속 부분의 존재에 의해 제공된 전도성 경로에 있다. 마지막으로 Gilmour 등에 의해 제시된 바와 같이 퓨즈 링크 사이에 도입된 금속성 균열 정지부는 조밀한 피치에서는 작용하지 않는데, 그 이유는 균열 정지부 자체가 레이저에 의해 용발(ablation)되어 퓨즈 또는 그 다음의 회로소자에 손상을 일으키기 때문이다.
본 발명의 목적은 향상된 퓨즈 구조물과, 레이저 퓨즈 링크를 갖는 집적회로를 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 인접 퓨즈간의 간격(피치)을 줄임으로써 주어지 공간에 퓨즈를 더 많이 둘 수 있는 향상된 퓨즈 구조물과 그 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 레이저빔의 고유 에너지 또는 퓨즈 단선에 의해 야기된 손상이 어떠한 인접 퓨즈 링크 또는 프로그램될 퓨즈 링크 바로 근처의 회로소자에 도달하거나 또는 영향을 미치는 것을 방지하는 것이다.
본 발명의 또 다른 목적은 구조물 내의 퓨즈 링크의 적어도 일부가 레이저빔에 의해 프로그램될 때 다수의 와이어링 층상으로 연장되는 퓨즈 링크를 보호하는 것이다.
본 발명의 한 실시예에 있어서, 조밀하게 패킹된 퓨즈를 둘러싸는 영역에 가해진 손상은 퓨즈 사이에서 균열 저지 구조물로서 작용하는 보이드(void) 형태의재료가 불연속성을 일으킴으로써 제한된다. 그러면 이들 균열 정지부는 단선된 퓨즈 주위에 손상의 확장을 포함하도록 여러 가지 형태로 이용된다.
본 발명의 다른 실시예에 있어서, 집적회로는 재료의 결여에 의해 특성화되고, 퓨즈 사이에서 퓨즈와 평행하게 배치된 부가 구조물을 포함하도록 설계되어 있다. 레이저 퓨즈 링크는 집적회로의 제작 동안 레이저빔에 의해 세팅되도록 구성된다.
본 발명의 또 다른 실시예에 있어서, 상기한 균열 정지부는 퓨즈 링크 상에서 단선된 퓨즈의 영역을 바로 둘러싸도록 배치되어 있다.
본 발명의 실시예 1에 있어서, 절연된 반도체 기판과, 복수개의 평행한 동일 평면 퓨즈 링크로 구성되는 상기 절연된 반도체 기판에 일체형인 퓨즈 뱅크와, 그리고 상기 동일 평면 퓨즈 링크에 의해 규정된 평면을 넘어 연장되며, 상기 퓨즈 링크의 각 쌍 사이에 분포된 보이드(void)를 포함하는 퓨즈 구조물이 제공된다.
본 발명의 실시예 2에 있어서, 복수개의 동일 평면 퓨즈 링크로 구성되며, 상기 반도체 기판에 일체형인 퓨즈 뱅크와-여기서, 상기 퓨즈 링크의 각각은 상기 퓨즈 링크의 폭을 넘어 연장되는 동일 평면 영역을 제공받음-, 그리고 상기 반도체 기판 내에 위치하며, 상기 동일 평면 영역을 둘러싸는 상기 퓨즈 링크의 각 쌍 사이에 분포된 보이드를 포함하는 반도체 기판에 일체형인 퓨즈 구조물이 제공된다.
본 발명의 제 3 실시예에 있어서, 퓨즈 링크의 적어도 두 개의 동일 평면 행(co-planar row)을 포함하며, 상기 적층 절연 와이어링 층의 첫 번째에 일체형인 퓨즈 뱅크와, 상기 적어도 두 개의 퓨즈 링크 행의 방향에 대해 가로방향으로 배치되며, 상기 적층 절연 와이어링 층의 두 번째에 일체형인 전도성 버스(bus)와, 그리고 상기 적어도 두 개의 퓨즈 링크 행 사이에 위치하면서 상기 버스에 평행한 방향으로 연장되는 전도성 재료부분을 포함하는 복수개의 적층 절연 와이어링 층에 지지대를 제공하는 반도체 기판에 일체형인 퓨즈 구조물이 제공된다.
본 발명의 또 다른 실시예에 있어서, 퓨즈 링크의 적어도 두 개의 동일 평면 행을 포함하는 퓨즈 뱅크를 상기 적층 절연 와이어링 층의 첫 번째에 제공하는 단계와, 상기 적어도 두 개의 퓨즈 링크 행의 방향에 대해 가로방향으로 위치한 전도성 버스를 상기 적층 절연 와이어링 층의 두 번째에 제공하는 단계와, 그리고 전도성 재료부분을 상기 적어도 두 개의 퓨즈 링크 행 사이에서 상기 버스에 평행한 방향으로 연장되도록 위치시키는 단계를 포함하는 복수개의 적층 절연 와이어링 층을 지지하는 반도체 기판에 일체형인 퓨즈 구조물을 제조하는 방법이 제공된다.
도 1은 퓨즈 어레이에서의 메인 메모리 어레이, 예비 치환 어레이, 퓨즈 디코더 회로, 퓨즈 래치 및 퓨즈를 포함하는 전형적인 DRAM의 블록도,
도 2a는 초기의 비단선 상태에 있는 퓨즈 뱅크의 복수개의 퓨즈 링크의 전형적인 단면도,
도 2b는 도 2a에 도시된 퓨즈 링크 중 하나가 레이저빔에 의해 단선된 상태의 단면도,
도 3a 및 3b는 퓨즈가 레이저에 의해 단선될 때 균열 정지부로서 작용하는 부가 구조물이 퓨즈 뱅크 내에서 퓨즈 사이에 배치된 상태를 나타낸 것으로서, 복수개의 퓨즈로 구성된 통상의 퓨즈 뱅크의 상면도 및 측면도,
도 4a는 본 발명의 한 태양에 따라서, 스폿을 둘러싸는 영역이 퓨즈의 폭을 넘어 연장되는 것을 나타낸 것으로서, 퓨즈 링크가 레이저에 의해 단선될 정확한 스폿을 바로 둘러싸는 영역에 배치된 공기 균열 정지부의 측면도,
도 4b는 퓨즈 단선 공정 중에 스폿에 충격을 가하는 레이저빔의 개략도,
도 5는 균열이 단선될 준비가 되어 있는 퓨즈를 둘러싸는 것을 나타낸 것으로서, 퓨즈 구조물의 단면도,
도 6의 (a) 내지 6의 (e)는 본 발명에 따라서, 공기 균열 정지부를 제조하는데 요구되는 각종 공정단계를 설명하는 공정도,
도 7a 및 7b는 복수개의 절연 와이어링 층을 갖는 집적회로에서 두 개의 퓨즈 행이 이것을 분리하는 균열 정지부 벽을 포함한 것을 나타낸 것으로서, 본 발명의 제 2 실시예의 상면도 및 측면도.
도면의 주요 부분에 대한 부호의 설명
102 : 메인 메모리 어레이 104 : 예비 치환 어레이
106 : 퓨즈 어레이 108 : 퓨즈 래치 어레이
110 : 퓨즈 디코더 회로 200 : 퓨즈 뱅크
202,204,206,208 : 퓨즈 링크 300 : 퓨즈 뱅크
302,304,306 : 퓨즈 308,310 : 부가 구조물
320 : 균열 330-340 : 와이어링 층
350 : 기판 400 : 퓨즈 뱅크
402,404,406 : 퓨즈 410,412 : 균열 정지부
420 : 타겟 스폿 425 : 금속 연장부
450 : 레이저빔 502 : 퓨즈
504,506 : 균열 정지부 508 : 균열
700 : 퓨즈 뱅크 702,704,706 : 1행의 퓨즈
708,710,712 : 2행의 퓨즈 720 : 균열 정지부
730 : 전기 부스
C1,C2 : 제 1 및 제 2 유전체 막 M1,M2 : 금속
본 발명의 상기 및 기타 다른 실시예와, 특징 및 장점은 첨부도면을 참조로 한 적합한 실시예의 상세한 설명으로부터 잘 이해될 것이다.
도 4에 도시된 실시예 1에 있어서, 균열 정지부는 퓨즈 링크(fuse link)가 레이저에 의해 단선될 포인트 영역(420, 검은 점으로 표시) 바로 근처에 위치해 있다.
복수개의 퓨즈(402,404,406)는 퓨즈 뱅크(400)를 구성한다. 예컨대, 퓨즈(402) 단선 공정 중에 레이저가 퓨즈를 충격할 타겟 스폿(target spot)인 포인트(420)를 중심으로 둘러싸는 균열 정지부(410,412)가 도시되어 있다. 또한 도시되어 있는 것은 각각의 퓨즈 링크의 길이를 따라 스태거링(staggering)된 스폿으로서, 각각의 스폿은 자체의 고유 균열 정지부에 의해 둘러싸여 있다. 이러한 구성은 스태거링된 균열 정지부가 퓨즈 피치(pitch)를 감소시키는데 유리한 대표적인 경우이다. 균열 정지부는 브래킷(bracket) 형상으로 도시되어 있지만, 여러 가지의 다른 형상이나 다른 위치도 또한 동일한 목적을 달성하기 위해 고려해볼 수 있다. 예로서 균열 정지부는 어떠한 가로방향의 부품 없이 단지 길이방향의 부품만으로 구성될 수도 있다.
도시된 구성은 퓨즈 링크의 폭을 규정하는 경계를 넘어 연장되는 영역(425, 사각형으로 표시)에 의해 바람직하게 둘러싸이는 각각의 퓨즈 링크를 위해 선택된 정확한 스폿을 가지도록 수정할 수 있다. 이 연장부는 단선 공정 중에 레이저에 의해 방출된 에너지의 추가량을 흡수하는데 유리하다. 그러나, 그 구성의 단점은 상기 금속 연장부(425)가 없을 때 얻을 수 있는 것보다 더 근접한 피치를 얻는 데에는 장애가 될 수 있다는 점이다.
도 4b는 퓨즈 링크(402)의 스폿(420)을 충격하는 레이저빔(450)의 개략도이다. 각 퓨즈 링크는 상기 스폿을 둘러싸는 전술한 영역을 갖는 것으로 도시했으며, 균열 정지부는 복잡성을 피하기 위해 도시하지 않았다.
통상의 설계에서, 퓨즈 뱅크 내의 행(row)에 놓인 퓨즈 링크는 퓨즈 피치(예컨대, 인접한 퓨즈 사이의 간격)가 약 3㎛ 이하일 때는 신뢰성 있게 사용할 수 없다. 이것은 퓨즈를 단선하기 위해 전형적으로 사용되는 레이저가 1 내지 1.3㎛ 의파장을 갖기 때문이다. 이 결과, 포커싱될 수 있는 최소의 스폿은 2 내지 2.6㎛ 보다 크게 된다. 이것은 레이저에 대해 기판의 위치와 관련된 불특정과 결부되어 퓨즈의 단선을 신뢰할 수 없는 공정으로 만든다. 3㎛ 이하의 퓨즈 피치에 있어서, 인접 퓨즈를 손상시킬 개연성은 피치가 감소함에 따라 증가한다. Gilmour 등이 제시한 퓨즈 링크 사이에 금속성 균열 정지부를 도입하는 것은 균열 정지부 자체가 레이저에 의해 용발(ablation)되어 퓨즈 또는 그 다음의 회로소자의 손상을 야기하므로 그와 같은 조밀한 피치에서는 도움이 되지 않는다. 본 발명에서는 균열 정지부는 재료를 제거하여 형성하므로 균열 정지부가 레이저빔에 의해 손상될 가능성이 없다. 이것은 퓨즈 단선 중에 인접 퓨즈를 손상시키지 않고도 퓨즈를 2.2㎛ 피치 이하까지 패킹할 수 있도록 해준다. 또한 균열 정지부는 손상되는 인접 퓨즈로부터의 균열을 저지하는 기능도 갖고 있다.
도 5는 구조물의 단면도이다. 퓨즈(502)는 종래기술에서 밝혀진 또 상기에서 언급한 단점을 최소로 하기 위하여 바람직하게는 공기로 이루어진 두 개의 균열 정지부(504,506)를 갖는 기판에 형성되어 있고, 균열(508)은 균열 정지부(504,506)에 의해 저지되어 있는 것을 알 수 있다.
도 6의 (a) 내지 6의 (e)는 공기 균열 정지부의 제조에 이용할 수 있는 각종 단계를 도시한 것이다. 유전체 막(C1)을 실리콘 기판(비도시)의 상부에 제일 먼저 침착한 다음, 금속(M1)을 침착한다. 퓨즈 소자(M1)는 표준 에칭 및 리소그래픽(etching and lithography) 수단으로 형성할 수 있다. 이어서 제 2 유전체 막(C2)을 침착한다. 원하거나 필요할 시에는 화학-기계적 폴리싱(CMP)을 행하는 것이 좋다. 유전체 막(C2)은 에칭하여 금속 퓨즈소자(M1) 상에 존재하는 다른 금속 구조물과 접속시킨다.
도 6의 (b)는 공기 균열 정지부 트렌치(trench)의 형성을 가능하게 하는 마스크의 수정예를 도시한 것이다. 이것은 도 6의 (c)에 도시한 바와 같이 최종 금속화 레벨(M2)을 형성하는 것으로 통상 이어지는데, 여기서 비아(via)는 도전성 재료의 블랭킷(blanket) 침착에 의해 충전된다. 이것은 트렌치가 금속(M2)으로 재충전되는 것을 의미한다. 그러나 금속(M2)은 패터닝(patterning) 및 에칭되기 때문에, 공기 균열 정지부 트렌치로부터 금속(M2)을 제거하는 것이 바람직하다. 금속(M2) 마스크를 적절한 방식으로 수정하여 트렌치로부터 금속(M2)을 제거하는 것도 가능하다. 이러한 접근방식을 이용하여 공기 균열 정지부 트렌치 대신에 금속 균열 정지부 트렌치를 형성할 수 있다.
도 6의 (d)에 도시된 칩 제조의 최종 공정은 칩을 긁힘이나 습기흡수를 방지하기 위하여 유전성 및 완충성 코팅을 이용한 패시베이션(passivation) 단계로 구성된다. 공기 균열 정지부인 경우에 패시베이션을 적용하면, 공기 균열 정지부 트렌치는 재료로 재충전된다. 그러나, 금속(M2)의 경우에서와 마찬가지로 그 재료는 제거되는데, 그 이유는 도 6의 (e)에 도시된 바와 같이 레이저빔에 의해 퓨즈를 단선시키기 위해 요구되는 윈도우, 즉 공기 균열 정지부 트렌치를 개방시키기 위해 최종 에칭단계를 적용하기 때문이다.
도 7a 및 7b는 본 발명의 실시예 2의 상면도 및 단면도로서, 퓨즈의 두 개의 행이 균열 정지부 벽에 의해 서로 분리되어 있다.
퓨즈 뱅크(700)는 제 1 행에서 퓨즈(702,704,706)를, 제 2 행에서 퓨즈(708,710,712)를 갖고 있다. 균열 정지부는 도면부호 720으로 표시되어 있다. 제 1 및 제 2 행이 통상의 전기 버스(electrical bus)를 공유하여 상하부 스트립으로 분리되는 경우에는, 행들을 전기 접속시켜야 하는 요구로 인하여 균열 정지부가 상면으로부터 기판 아래로 연장되어서는 안 된다. 도 7b는 도 7a의 지점(775)을 절취한 단면도로서, 퓨즈(702)는 공통 전극으로서 사용된 하부층(730)을 통해 퓨즈(708)에 접속되어 있다. 균열 정지부(720)는 하부층(730) 상에서 접촉하지 않는 층만으로 바람직하게 형성되어 있다. 균열 정지부(720)는 양단부 중 하나가 전기 버스(730)와의 전기 접속을 제공하도록 설계될 수 있거나, 또는 원할 경우에 버스로부터 모두 분리되어 유지될 수도 있다.
이상 본 발명을 다수의 실시예에 대해 설명했지만, 당업자들은 상기 실시예들은 단순히 예시를 위한 것이며, 특허청구범위에 청구된 바와 같이 본 발명의 정신 범주 내에서는 각종 수정 및 변경될 수 있음을 이해할 수 있을 것이다.
본 발명에 따라서 인접 퓨즈간의 간격(피치)을 줄임으로써 주어지 공간에 퓨즈를 더 많이 둘 수 있으며, 퓨즈 단선 공정 중에 레이저빔에 의해 충격될 스폿(spot)을 둘러싸는 균열 정지부에 의해 인접 회로소자에 대한 손상이 방지된다.

Claims (23)

  1. ① 절연된 반도체 기판과,
    ② 복수개의 평행한 동일 평면 퓨즈 링크(co-planar fuse link)로 구성되는 상기 절연된 반도체 기판에 일체형인 퓨즈 뱅크(fuse bank)와, 그리고
    ③ 상기 동일 평면 퓨즈 링크에 의해 규정된 평면을 넘어 연장되며, 상기 퓨즈 링크 각각의 쌍 사이에 분포된 보이드(void)를 포함하는 퓨즈 구조물.
  2. 제 1 항에 있어서,
    상기 보이드는 공기인 퓨즈 구조물.
  3. 제 1 항에 있어서,
    상기 보이드 각각의 폭은 레이저빔의 직경보다 작은 퓨즈 구조물.
  4. 제 3 항에 있어서,
    퓨즈의 어느 한 측면에 위치한 상기 보이드 중 두 개의 인접한 보이드 사이의 간격은 상기 레이저빔의 직경보다 작은 퓨즈 구조물.
  5. 제 3 항에 있어서,
    상기 퓨즈 링크 중 두 개의 인접한 퓨즈 링크 사이의 최소 피치(pitch)는 상기 레이저빔의 직경과, 상기 레이저빔 하에 상기 퓨즈 링크의 정확한 배치 및 상기 레이저빔의 에너지와 파장에 의해 결정되는 퓨즈 구조물.
  6. 제 1 항에 있어서,
    상기 반도체 기판은 상기 반도체 기판의 주 표면상에 위치한 절연층에 의해 절연되는 퓨즈 구조물.
  7. 제 6 항에 있어서,
    상기 절연층은 상기 절연 기판 상의 패시베이션(passivation)층을 더욱 포함하는 퓨즈 구조물.
  8. 제 7 항에 있어서,
    상기 퓨즈 링크는 상기 패시베이션층 상에 배치되는 퓨즈 구조물.
  9. 반도체 기판에 일체형인 퓨즈 구조물에 있어서,
    ① 복수개의 동일 평면 퓨즈 링크로 구성되며, 상기 반도체 기판에 일체형인 퓨즈 뱅크와-여기서, 상기 퓨즈 링크의 각각은 상기 퓨즈 링크의 폭을 넘어 연장되는 동일 평면 영역을 제공받음-, 그리고
    ② 상기 반도체 기판 내에 위치하며, 상기 동일 평면 영역을 둘러싸는 상기 퓨즈 링크의 각각의 쌍 사이에 분포된 보이드를 포함하는 퓨즈 구조물.
  10. 제 9 항에 있어서,
    상기 보이드는 상기 동일 평면 퓨즈 링크에 의해 규정된 평면의 상하에서 상으로, 하로 또는 상하로 연장되는 퓨즈 구조물.
  11. 제 9 항에 있어서,
    상기 동일 평면 영역은 스태거링(staggering)되는 퓨즈 구조물.
  12. 제 9 항에 있어서,
    상기 보이드는 상기 퓨즈 링크에 평행하게 연장되는 동일 평면세그먼트(segment)이며, 상기 세그먼트는 상기 퓨즈 링크의 각각의 측면을 따라 길이방향으로 연장되는 퓨즈 구조물.
  13. 제 12 항에 있어서,
    상기 보이드는 상기 길이방향 세그먼트에 접촉되는 가로방향 섹션(section)을 더욱 포함하는 퓨즈 구조물.
  14. 복수개의 적층 절연 와이어링 층에 지지대를 제공하는 반도체 기판에 일체형인 퓨즈 구조물에 있어서,
    ① 퓨즈 링크의 적어도 두 개의 동일 평면 행(co-planar row)을 포함하며, 상기 적층 절연 와이어링 층의 첫 번째에 일체형인 퓨즈 뱅크와,
    ② 상기 적어도 두 개의 퓨즈 링크 행의 방향에 대해 가로방향으로 배치되며, 상기 적층 절연 와이어링 층의 두 번째에 일체형인 전도성 버스(bus)와, 그리고
    ③ 상기 적어도 두 개의 퓨즈 링크 행 사이에 위치하면서 상기 버스에 평행한 방향으로 연장되는 전도성 재료부분을 포함하는 퓨즈 구조물.
  15. 제 14 항에 있어서,
    상기 적어도 두 개의 퓨즈 링크 행 사이에 위치한 상기 전도성 재료부분은 전기 접촉을 이루는 상기 버스에 한 단부가 부착되어 레이저빔에 의해 야기된 손상에 대해 균열 정지부를 제공하는 퓨즈 구조물.
  16. 제 15 항에 있어서,
    상기 균열 정지부는 상기 버스로부터 분리되어 있는 퓨즈 구조물.
  17. 제 15 항에 있어서,
    상기 균열 정지부는 상기 기판 내의 상기 절연 와이어링 층 중 하나 이상을 가로질러 연장되어 있는 퓨즈 구조물.
  18. 제 15 항에 있어서,
    상기 균열 정지부는 내화금속으로 이루어진 퓨즈 구조물.
  19. 제 14 항에 있어서,
    상기 퓨즈 링크의 각각은 상기 퓨즈 링크의 폭을 넘어 연장되는 동일 평면 영역을 제공받는 퓨즈 구조물.
  20. 제 14 항에 있어서,
    상기 적어도 두 개의 퓨즈 링크 행 사이에 위치하면서 상기 버스에 대해 평행한 방향으로 연장되는 전도성 재료부분은 공기 갭(gap)으로 치환된 퓨즈 구조물.
  21. 집적회로에서 기판의 표면상에 퓨즈 구조물을 제조하는 방법에 있어서,
    ① 복수개의 평행한 동일 평면 퓨즈 링크로 구성되는 상기 기판에 일체형인 퓨즈 뱅크를 제공하는 단계와, 그리고
    ② 상기 동일 평면 퓨즈 링크에 의해 규정된 평면을 넘어 연장되는 보이드를 상기 퓨즈 링크의 각각의 쌍 사이에 분포시키는 단계를 포함하는 퓨즈 구조물 제조방법.
  22. 집적회로에서 반도체 기판에 일체형인 퓨즈 구조물을 제조하는 방법에 있어서,
    ① 복수개의 동일 평면 퓨즈 링크로 구성되며, 상기 반도체 기판에 일체형인 퓨즈 뱅크를 제공하는 단계-여기서, 상기 퓨즈 링크의 각각은 상기 퓨즈 링크의 폭을 넘어 연장되는 동일 평면 영역을 제공받음-와, 그리고
    ② 상기 보이드는 상기 반도체 기판 내에 위치시키고, 상기 동일 평면 영역을 둘러싸는 상기 퓨즈 링크의 각 쌍 사이에 분포시키는 단계를 포함하는 퓨즈 구조물 제조방법.
  23. 복수개의 적층 절연 와이어링 층에 지지대를 제공하는 반도체 기판에 일체형인 퓨즈 구조물을 제조하는 방법에 있어서,
    ① 퓨즈 링크의 적어도 두 개의 동일 평면 행을 포함하는 퓨즈 뱅크를 상기 적층 절연 와이어링 층의 첫 번째에 제공하는 단계와,
    ② 상기 적어도 두 개의 퓨즈 링크 행의 방향에 대해 가로방향으로 위치한 전도성 버스를 상기 적층 절연 와이어링 층의 두 번째에 제공하는 단계와, 그리고
    ③ 전도성 재료부분을 상기 적어도 두 개의 퓨즈 링크 행 사이에서 상기 버스에 평행한 방향으로 연장되도록 위치시키는 단계를 포함하는 퓨즈 구조물 제조방법.
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