JP3551944B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ヒューズを含む半導体装置に関し、特に、レーザ光照射により溶断されるヒューズを含む半導体装置に関する。
【0002】
【背景技術】
現在、半導体装置においては、製造工程で発生する欠陥によって不良となった回路を代替するために、代用回路があらかじめ組み込まれている。例えば、半導体記憶装置においては、製造工程で発生する不良の多くがメモリセル部で発生するため、一般に、ワード線またはビット線を単位とした冗長メモリセルが複数個設置される。この冗長メモリセルを制御する回路を冗長回路という。この冗長回路は、半導体装置を構成する1チップ内に不良素子が発生した場合、この不良素子に対応するアドレスを有するヒューズ素子にレーザ光を照射して、このヒューズ素子を溶断することで、不良素子を正常な素子に切り替える機能を有する。
【0003】
ところで、近年の半導体装置の高集積化の要請によりメモリが微細化され、これに伴い、ヒューズ素子自体も微細化されている。ヒューズ素子の信頼性は、半導体記憶装置の歩留まりに影響を与えるため、信頼性の高いヒューズ素子の溶断が望まれている。ヒューズ溶断の信頼性を向上することができれば、半導体装置の歩留まりを高めることができる。
【0004】
【発明が解決しようとする課題】
本発明の目的は、歩留まりが良好な半導体装置を提供することにある。
【0005】
【課題を解決するための手段】
(半導体装置)
本発明の半導体装置は、
第1の絶縁層と、
前記第1の絶縁層上に所定のピッチで配列された複数のヒューズであって、レーザ光照射により溶断されるヒューズと、
前記ヒューズの側面および上面を覆うように形成された第2の絶縁層と、を含むことを特徴とする。
【0006】
この構成によれば、前記ヒューズの材質や膜厚、および構造に応じて前記第2の絶縁層の膜厚を調製することにより、安定した前記ヒューズの溶断が可能となる。その結果、歩留まりの向上を図ることができる。
【0007】
本発明の半導体装置の好ましい態様としては、次の(1)〜(3)が例示できる。
【0008】
(1)1のヒューズを覆う前記第2の絶縁層は、該1のヒューズに隣接するヒューズを覆う前記第2の絶縁層と連続することが望ましい。
【0009】
(2)前記ヒューズは、半導体基板上に形成された開口部の底部に形成されることが望ましい。
【0010】
(3)さらに、多層配線構造を有する回路部を含み、
前記ヒューズは、前記回路部を構成する1の配線層と同じレベルの層に形成されていることが望ましい。
【0011】
この場合、前記ヒューズは、前記回路部を構成する配線層のうち、最上の配線層と同じレベルの層に形成されていることが望ましい。
【0012】
また、この場合、前記ヒューズの膜厚は、前記回路部を構成する1の配線層の膜厚とほぼ等しいことが望ましい。
【0013】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【0014】
(装置の構造)
図1は、本発明の一実施の形態にかかる半導体装置を模式的に示す断面図である。図1においては、ヒューズ20の長手方向と垂直な面でヒューズ20を切断した場合の断面を示す。図2は、図1に示す半導体装置に形成されたヒューズ20を模式的に示す平面図である。
【0015】
本実施の形態にかかる半導体装置は、図1に示すように、多層配線構造を有する回路部120と、レーザ光の照射により溶断されるヒューズ20を複数個含むヒューズ部110とを含む。なお、図1においては、溶断前のヒューズ20の構造を示す。
【0016】
回路部120およびヒューズ部110はともに、半導体基板であるシリコン基板10上に形成されている。シリコン基板10の上には、シリコン基板10側から順に第1層目〜第4層目の層間絶縁層32,34,36,38が積層されている。第1層目〜第4層目の層間絶縁層32,34,36,38は、酸化シリコン、FSG(フッ素ドープされた酸化シリコン;fluorine doped silicon oxide)、またはこれらを積層したものからなるのが望ましい。第1層目〜第4層目の層間絶縁層32,34,36,38にはそれぞれ、所定の位置にスルーホール(図示せず)が形成され、このスルーホール内に導電性材料が埋め込まれてコンタクト部(図示せず)が形成されており、このコンタクト部によって、各層間絶縁層の上下に形成された配線層同士が電気的に接続されている。さらに、第4層目の層間絶縁層38の上には、例えば窒化シリコン層からなるパッシベーション層40が形成されている。
【0017】
回路部120は、トランジスタ等の素子を含む回路を含む。かかる回路としては、記憶回路、液晶駆動回路、またはキャパシタや抵抗素子が形成されたアナログ回路等が挙げられる。また、前記記憶回路としては、例えば、DRAM、SRAM、フラッシュメモリ等が挙げられる。
【0018】
回路部120には、回路部120に含まれるメモリ等を構成するトランジスタや他の素子(図示せず)と電気的に接続する複数の配線層(図1では配線層50,60のみを示す)が形成されている。図1に示す半導体装置においては、配線層50は第2層目の層間絶縁層34上に形成されており、配線層60は第3層目の層間絶縁層(第1の絶縁層)36上に形成されている。
【0019】
ヒューズ部110は、図1に示すように、シリコン基板10上に形成された開口部16を含む領域である。開口部16は、図3に示す半導体装置の所定の領域を、パッシベーション層40側から第4層目の層間絶縁層38までエッチングすることにより形成される。ヒューズ20はこの開口部16の底部16aに形成される。
【0020】
図1に示す半導体装置においては、ヒューズ20は、回路部120に形成された配線層60と同じレベルの層に形成されている。配線層60およびヒューズ20は同一のパターニング工程により形成することができる。この場合、配線層60およびヒューズ20はともに第3層目の層間絶縁層(第1の絶縁層)36上に形成され、ほぼ等しい膜厚を有し、かつ、同一の材料によって形成される。例えば、配線層60およびヒューズ20は導電性材料、例えば、アルミニウム、銅、ポリシリコン、タングステン、およびチタンから形成することができる。
【0021】
本実施の形態の半導体装置においては、回路部120を構成する配線層のうち、最上の配線層60と同じレベルの層にヒューズ20が形成されている場合を示す。最上の配線層60と同じレベルの層にヒューズ20を形成することにより、ヒューズ20形成のために開口部16を形成する際に、エッチングにより除去する絶縁層の量を少なくすることができ、エッチング工程に要する時間を短縮することができる。なお、ヒューズ20を形成する位置は最上の配線層60と同じレベルの層に限定されるわけではなく、他の配線層と同じレベルの層(例えば配線層50と同じレベルの層)に形成することもできる。
【0022】
また、図1に示す半導体装置においては、ヒューズ20の上面および底面にはそれぞれ、高融点金属の窒化物層22,24が形成されている。高融点金属の窒化物層22,24は、高融点金属の窒化物層、あるいは高融点金属の窒化物層と高融点金属層との積層からなる。
【0023】
高融点金属の窒化物層22,24としては、例えば、窒化チタン、あるいは窒化チタンおよびチタンからなる積層が例示できる。同様に、回路部120を構成する配線層60の上面および底面にもそれぞれ高融点金属の窒化物層62,64が形成されている。高融点金属の窒化物層62,64も、ヒューズ20の上面および底面にそれぞれ形成される高融点金属の窒化物層22,24と同じ工程で形成することができる。 高融点金属の窒化物層62,64は、配線層60の信頼性(ストレスマイグレーション耐性およびエレクトロマイグレーション耐性など)を向上させるために形成される。さらに、窒化物層64は、配線層60を加工する際のフォトリソグラフィ工程において反射防止膜として使用される。
【0024】
さらに、配線層50は、ヒューズ20および配線層60とほぼ同様の工程にて形成する。したがって、ヒューズ20および配線層60と同様に、配線層50の上面および底面にはそれぞれ、高融点金属層の窒化物層52,54が形成される。この高融点金属層の窒化物層52,54は、高融点金属の窒化物層62,64と同様の機能を有する。
【0025】
ヒューズ20は、図1および図2で示すように、開口部16の底部16aに、所定のピッチで配列している。また、ヒューズ20の側面および上面は第2の絶縁層19に覆われている。本実施の形態の半導体装置においては、ヒューズ20の上に高融点金属の窒化物層24が形成されているため、ヒューズ20の上面は高融点金属の窒化物層24を介して第2の絶縁層19で覆われている。また、ヒューズ20の上面および底面にそれぞれ高融点金属の窒化物層22,24が形成されていることから、ヒューズ20と同様に、高融点金属の窒化物層22,24の側面は第2の絶縁層19で覆われている。
【0026】
また、隣接するヒューズ20間には溝18が形成されている。各ヒューズ20上に形成される第2の絶縁層19は同一工程で形成される。このため、1のヒューズ20を覆う第2の絶縁層19は、隣接するヒューズ20を覆う第2の絶縁層19と連続する。
【0027】
第2の絶縁層19は、例えば酸化シリコンからなる。この第2の絶縁層19は、ヒューズ20の側面および上面にCVD法により成膜される。
【0028】
一般に、CVD法により形成された絶縁層は、エッチングにより所定の膜厚に形成された絶縁層と比較して面内均一性が良好である。前述したように、第2の絶縁層19はCVD法により形成されるため、面内均一性が良好であり、ヒューズ20毎に第2の絶縁層19の膜厚にバラツキが少なくなる。一般に、ヒューズ上に形成された絶縁層の膜厚にバラツキがあると、ヒューズ上面側からヒューズにレーザ光を照射して溶断する場合、ヒューズが溶断されなかったり、あるいはヒューズは溶断されるもののヒューズ周辺の絶縁層にクラックが生じたりして、安定したヒューズの溶断が困難となることが多い。これに対し、第2の絶縁層19がCVD法により形成されることにより、ヒューズ20毎に第2の絶縁層19の膜厚にバラツキが少なくなるため、安定したヒューズ20の溶断が可能となる。
【0029】
また、第2の絶縁層19の膜厚は、安定したヒューズ20の溶断を行なうために、第2の絶縁層19の材質、ヒューズ20の材質や膜厚、および用いるレーザ光の出力や波長により適宜調製することができる。特に、ヒューズ20の材質や膜厚、および構造に応じて第2の絶縁層19の膜厚を調製することにより、安定したヒューズ20の溶断が可能となる。
【0030】
(装置の製造プロセス)
次に、図1に示す本実施の形態の半導体装置の製造方法の一例について、図3および図4を参照して説明する。図3および図4は、図1に示す半導体装置の一製造工程を模式的に示す断面図である。
【0031】
(1)まず、図3に示すように、シリコン基板10に素子分離領域12を形成した後、所定のパターンのレジスト(図示せず)を基板上に形成してから、イオン注入により所定の位置にウエル(図示せず)を形成する。続いて、シリコン基板10上にトランジスタ(図示せず)を形成した後、公知のサリサイド技術によって、チタンまたはコバルト等の高融点金属を含むシリサイド層11を形成する。つづいて、窒化シリコンを主成分とするストッパ層14をプラズマCVD法等により形成する。
【0032】
(2)次いで、ヒューズ部110においてヒューズ20、および回路部120において配線層50,60を含む配線層(図3では配線層50,60のみ図示する)をそれぞれ形成するとともに、第1層目〜第4層目の層間絶縁層32、34、36、38を順次積層する。第1層目〜第4層目の層間絶縁層32、34、36、38は、HDP(High Density Plasma)法、オゾンTEOS(tetraethylorthosilicate)法、またはプラズマCVD法等によって形成し、必要に応じてCMP法で平坦化する。
【0033】
(3)次に、ヒューズ20の形成工程について説明する。ヒューズ20は、配線層60と同一の工程にて同一レベルの層に形成する。すなわち、ヒューズ20および配線層60はともに、第3層目の層間絶縁層(第1の絶縁層)36上に同一の材料にて形成される。
【0034】
まず、第3層目の層間絶縁層(第1の絶縁層)36上に、窒化チタン等の高融点金属の窒化物層、所定の膜厚のアルミニウムからなる金属層、およびチタン等の高融点金属層と窒化チタン等の高融点金属の窒化物層との積層(いずれも図示せず)をスパッタリングにより形成し、続いて、これらの層を所定の形状にパターニングする。この工程により、前記高融点金属の窒化物層から高融点金属の窒化物層22,62が、アルミニウムからなる金属層からヒューズ22および配線層60が、および高融点金属の窒化物層と高融点金属層との積層から高融点金属層の窒化物層24,64がそれぞれ形成される。この工程により、図3に示すように、ヒューズ20は配線層60と同様の膜厚に形成される。
【0035】
つづいて、第4層目の層間絶縁層38を形成した後、第4層目の層間絶縁層38の上に、窒化シリコン等からなるパシベーション層40を形成する。
【0036】
なお、各層間絶縁層には、配線層同士を電気的に接続するためにコンタクト部(図示せず)が形成される。コンタクト部は、各層間絶縁層を貫通するコンタクトホール(図示せず)を設け、このコンタクトホールに、例えばスパッタリング等により導電性材料を埋め込むことにより形成される。
【0037】
次に、半導体装置の所定の領域を、パッシベーション層40から第3層目の層間絶縁層38までエッチングすることにより、図4に示すように、開口部16を形成する。この工程において、ヒューズ20が開口部16の底部16aにくるように、開口部16が形成される。また、この工程において、ヒューズ20の側面および上面が露出するようにエッチングを行なう。この工程により、隣接するヒューズ20の間には、溝17が形成される。
【0038】
つづいて、ヒューズ20の側面および上面に、例えば、プラズマCVD法や、HDP法や、オゾンTEOS法等のCVD法により、例えば酸化シリコンからなる第2の絶縁層19を形成する。すなわち、高融点金属の窒化物層22,24およびヒューズ20の側面、ならびに第3層目の層間絶縁層(第1の絶縁層)36および高融点金属の窒化物層24の上面に、第2の絶縁層19を成膜する。ここで、第2の絶縁層19の膜厚は、安定したヒューズ20の溶断を行なうために、第2の絶縁層19の材質、ヒューズ20の材質や膜厚、および用いるレーザ光の出力や波長により適宜調製する。特に、ヒューズ20の材質や膜厚、および構造に応じて第2の絶縁層19の膜厚を調製することで、安定したヒューズ20の溶断が可能となる。
【0039】
上記工程では、第2の絶縁層19は、ヒューズ20の側面および上面が露出するようにエッチングされた後、CVD法により形成される。すなわち、図4に示すように、ヒューズ20の側面および上面に形成された第4層目の層間絶縁層38が除去された後、図1に示すように、露出したヒューズ20の側面および上面に、CVD法により所定の膜厚を有する第2の絶縁層19が形成される。このため、ヒューズ20毎に第2の絶縁層19の膜厚にバラツキが少なく、安定したヒューズ20の溶断が可能となる。以上の工程により、図1および図2に示すヒューズ20が得られる。
【0040】
(ヒューズの溶断方法)
続いて、図3および図4に示す工程にて得られた半導体装置に形成されたヒューズ20の溶断工程の一例について、図5および図6を参照して説明する。図5は、ヒューズ20の溶断工程を模式的に示す断面図である。図6は、溶断されたヒューズ27を模式的に示す断面図である。
【0041】
図5に示すように、図示されない冗長メモリセルを使用するために、対応するヒューズ20に、レーザ光源(図示せず)からレーザ光19を照射する。これにより、レーザ光19が照射されたヒューズ20が溶断される。レーザ光の波長や出力等は、ヒューズ20、ヒューズ20の上面に形成される高融点金属層の窒化物層24、および高融点金属層の窒化物層24上に形成される第2の絶縁層19それぞれの材質や膜厚によって適宜決定される。
【0042】
図5に示す工程により溶断されたヒューズ27の模式図を図6に示す。図5に示す工程によりヒューズ20が溶断されると、ヒューズ20とともに、高融点金属層の窒化物層22,24、および第2の絶縁層19のうちヒューズ20上に形成された部分が除去される。この工程により、図6に示すように、溶断されたヒューズ27には、第2の絶縁層19のうち除去されなかった部分19aが残り、ヒューズ20が形成されていた部分には溝21が形成される。
【0043】
以上の工程により、本実施の形態の半導体装置においては、ヒューズ20の側面および上面が第2の絶縁層19で覆われているため、前述した理由により、安定したヒューズ20の溶断を行なうことができる。その結果、歩留まりの向上を図ることができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態にかかる半導体装置を模式的に示す断面図である。
【図2】図1に示す半導体装置に形成されたヒューズを模式的に示す平面図である。
【図3】図1に示す半導体装置の一製造工程を模式的に示す断面図である。
【図4】図1に示す半導体装置の一製造工程を模式的に示す断面図である。
【図5】図1に示す半導体装置に対するヒューズの溶断工程を模式的に示す断面図である。
【図6】図5に示す工程によって溶断されたヒューズを模式的に示す断面図である。
【符号の説明】
10 シリコン基板
11 シリサイド層
12 素子分離領域
14 ストッパ層
16 開口部
16a 開口部16の底部
17,18,21 溝
19 第2の絶縁層
29 レーザ光
20 ヒューズ
22,24 高融点金属層の窒化物層
27 溶断されたヒューズ
32 第1層目の層間絶縁層
34 第2層目の層間絶縁層
36 第3層目の層間絶縁層(第1の絶縁層)
38 第4層目の層間絶縁層
40 パッシベーション層
50,60 配線層
52,54,62,64 高融点金属層の窒化物層
110 ヒューズ部
120 回路部
Claims (5)
- 第1の絶縁層と、
前記第1の絶縁層上に所定のピッチで配列された複数のヒューズであって、レーザ光照射により溶断されるヒューズと、
前記ヒューズの側面および上面を覆うように形成された第2の絶縁層と、を含み、
前記第2の絶縁層は、CVD法で形成され、かつ、1のヒューズを覆う該第2の絶縁層は、該1のヒューズに隣接するヒューズを覆う該第2の絶縁層と連続する、半導体装置。 - 請求項1において、
前記ヒューズは、半導体基板上に形成された開口部の底部に形成される、半導体装置。 - 請求項1または2において、
さらに、多層配線構造を有する回路部を含み、
前記ヒューズは、前記回路部を構成する1の配線層と同じレベルの層に形成されている、半導体装置。 - 請求項3において、
前記ヒューズは、前記回路部を構成する配線層のうち、最上の配線層と同じレベルの層に形成されている、半導体装置。 - 請求項3において、
前記ヒューズの膜厚は、前記回路部を構成する1の配線層の膜厚とほぼ等しい、半導体装置。
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