JP3178438B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は冗長回路を備える半
導体装置に関し、特に本回路を冗長回路に切り替えるた
めのヒューズを備える半導体装置とその製造方法に関す
る。
導体装置に関し、特に本回路を冗長回路に切り替えるた
めのヒューズを備える半導体装置とその製造方法に関す
る。
【０００２】
【従来の技術】近年における半導体装置の高集積化に伴
い、素子が微細化され、素子欠陥に対する救済を考慮す
る必要が生じる。このような素子欠陥の救済手法とし
て、本回路と共に冗長回路を形成しておき、欠陥が生じ
た本回路の素子を冗長回路の素子に切り替える手法が従
来から行われている。そして、この本回路と冗長回路と
の切り替えを行うためにヒューズが利用される。図１は
このような冗長回路及びヒューズを備えた半導体装置の
一例の平面図であり、素子としてメモリセルを構成する
ＤＲＡＭに適用した例である。シリコン基板１００に
は、メモリセル及びヒューズを含む内部回路１と、論理
回路や入出力回路等を構成するためのトランジスタを含
む周辺回路２とが構成されている。ここでは、内部回路
１はＭＯＳトランジスタＱ１と、前記ＭＯＳトランジス
タＱ１に接続される容量素子（キャパシタ）Ｃとでメモ
リセルが構成されており、図示は省略するが、前記メモ
リセルの大部分が本回路として構成され、またメモリセ
ルの一部が冗長回路として構成されている。そして、前
記本回路と冗長回路とは別の領域にヒューズ１０８が設
けられており、このヒューズにレーザ光を照射してヒュ
ーズを溶融、切断することで本回路の一部を冗長回路に
切り替えるように構成されている。
い、素子が微細化され、素子欠陥に対する救済を考慮す
る必要が生じる。このような素子欠陥の救済手法とし
て、本回路と共に冗長回路を形成しておき、欠陥が生じ
た本回路の素子を冗長回路の素子に切り替える手法が従
来から行われている。そして、この本回路と冗長回路と
の切り替えを行うためにヒューズが利用される。図１は
このような冗長回路及びヒューズを備えた半導体装置の
一例の平面図であり、素子としてメモリセルを構成する
ＤＲＡＭに適用した例である。シリコン基板１００に
は、メモリセル及びヒューズを含む内部回路１と、論理
回路や入出力回路等を構成するためのトランジスタを含
む周辺回路２とが構成されている。ここでは、内部回路
１はＭＯＳトランジスタＱ１と、前記ＭＯＳトランジス
タＱ１に接続される容量素子（キャパシタ）Ｃとでメモ
リセルが構成されており、図示は省略するが、前記メモ
リセルの大部分が本回路として構成され、またメモリセ
ルの一部が冗長回路として構成されている。そして、前
記本回路と冗長回路とは別の領域にヒューズ１０８が設
けられており、このヒューズにレーザ光を照射してヒュ
ーズを溶融、切断することで本回路の一部を冗長回路に
切り替えるように構成されている。
【０００３】図９ないし図１１は前記メモリセルとヒュ
ーズを含む内部回路の製造方法を工程順に示す断面図で
あり、図１のＢＢ線に沿う箇所を示している。先ず、図
９（ａ）のように、シリコン基板１００上に素子分離酸
化膜１０１とメモリセルのゲート電極としてのワード線
１０２と拡散領域１０３及び拡散領域１０４を形成して
ＭＯＳトランジスタＱ１を形成する。このとき、図１に
示した周辺回路２の大出力用のＭＯＳトランジスタＱ２
も同時に形成する。さらに、下層の層間絶縁膜１０５上
に、前記メモリセルのＭＯＳトランジスタの拡散領域１
０３にコンタクト１０７で接続されるビット線１０６を
ＷＳｉ等の金属膜で形成するとともに、この金属膜の一
部でヒューズ１０８を形成し、その上に第１の層間絶縁
膜１０９を形成して前記ヒューズ１０８を被覆する。次
いで、図９（ｂ）のように、前記メモリセルの拡散領域
１０４にコンタクト１１１で接続される蓄積電極１１
２、容量絶縁膜１１３を形成した後、ポリシリコン膜で
対向電極１１４を形成し、容量素子Ｃを形成する。この
とき、前記ポリシリコン膜の一部はエッチングストッパ
膜１１５として前記ヒューズ１０８を覆う領域にも形成
する。
ーズを含む内部回路の製造方法を工程順に示す断面図で
あり、図１のＢＢ線に沿う箇所を示している。先ず、図
９（ａ）のように、シリコン基板１００上に素子分離酸
化膜１０１とメモリセルのゲート電極としてのワード線
１０２と拡散領域１０３及び拡散領域１０４を形成して
ＭＯＳトランジスタＱ１を形成する。このとき、図１に
示した周辺回路２の大出力用のＭＯＳトランジスタＱ２
も同時に形成する。さらに、下層の層間絶縁膜１０５上
に、前記メモリセルのＭＯＳトランジスタの拡散領域１
０３にコンタクト１０７で接続されるビット線１０６を
ＷＳｉ等の金属膜で形成するとともに、この金属膜の一
部でヒューズ１０８を形成し、その上に第１の層間絶縁
膜１０９を形成して前記ヒューズ１０８を被覆する。次
いで、図９（ｂ）のように、前記メモリセルの拡散領域
１０４にコンタクト１１１で接続される蓄積電極１１
２、容量絶縁膜１１３を形成した後、ポリシリコン膜で
対向電極１１４を形成し、容量素子Ｃを形成する。この
とき、前記ポリシリコン膜の一部はエッチングストッパ
膜１１５として前記ヒューズ１０８を覆う領域にも形成
する。
【０００４】次いで、図１０（ａ）のように、前記ポリ
シリコン膜１１５上に第２の層間絶縁膜１１６を形成し
た後、前記ヒューズ１０８を覆う領域において、前記ポ
リシリコン膜１１５をエッチングストッパとして前記第
２の層間絶縁膜１１６を選択的にエッチングし、ヒュー
ズ上に開口１２５を形成する。次いで、周辺回路２のＭ
ＯＳトランジスタＱ２に必要とされる第１の金属配線１
１９（図１参照）を形成するが、このとき、前記開口１
２５を覆うように、第１の金属膜を形成し、かつエッチ
ングバックすることで、前記開口の周囲を覆う第１の金
属膜１２０を形成する。続いて、この第１の金属膜１２
０をマスクにして前記開口１２５の内底に露呈された前
記ポリシリコン膜１１５をエッチング除去する。さら
に、図１０（ｂ）のように、前記第１の金属配線１１９
の表面の平坦化を図るために、シリコン酸化膜からなる
第３の層間絶縁膜１２１を形成した上で、素子平坦化の
ためにウェハを回線させながらＳＯＧ膜１２２を塗布形
成し、このＳＯＧ膜１２２の突状部分をエッチングバッ
ク、あるいはＣＭＰ（化学機械研磨）法等によって除去
し、平坦化する。さらに、シリコン酸化膜からなる第４
の層間絶縁膜１２３を形成する。次いで、周辺回路２に
第２の金属配線１２６（図１参照）を形成するが、これ
と同時に図１１（ａ）のように、前記開口１２５を開窓
した第２の金属膜１２７を形成する。そして、図１１
（ｂ）のように、前記開口１２５内の前記ヒューズ１０
８の直上に前記第１の層間絶縁膜１０９のみが残される
まで、前記開口１２５内の前記第４の層間絶縁膜１２
３、ＳＯＧ膜１２２、第３の層間絶縁膜１２１を順次エ
ッチングする。これにより、ヒューズ１０８上には前記
第１の層間絶縁膜１０９のみが存在するヒューズ切断窓
１３１が形成される。なお、その後は図示は省略する
が、絶縁膜からなるカバー膜及び保護膜を形成し、これ
らの絶縁膜によってヒューズ切断窓１３１の内面に露呈
されている前記ＳＧＯ膜１２２等を被覆する。
シリコン膜１１５上に第２の層間絶縁膜１１６を形成し
た後、前記ヒューズ１０８を覆う領域において、前記ポ
リシリコン膜１１５をエッチングストッパとして前記第
２の層間絶縁膜１１６を選択的にエッチングし、ヒュー
ズ上に開口１２５を形成する。次いで、周辺回路２のＭ
ＯＳトランジスタＱ２に必要とされる第１の金属配線１
１９（図１参照）を形成するが、このとき、前記開口１
２５を覆うように、第１の金属膜を形成し、かつエッチ
ングバックすることで、前記開口の周囲を覆う第１の金
属膜１２０を形成する。続いて、この第１の金属膜１２
０をマスクにして前記開口１２５の内底に露呈された前
記ポリシリコン膜１１５をエッチング除去する。さら
に、図１０（ｂ）のように、前記第１の金属配線１１９
の表面の平坦化を図るために、シリコン酸化膜からなる
第３の層間絶縁膜１２１を形成した上で、素子平坦化の
ためにウェハを回線させながらＳＯＧ膜１２２を塗布形
成し、このＳＯＧ膜１２２の突状部分をエッチングバッ
ク、あるいはＣＭＰ（化学機械研磨）法等によって除去
し、平坦化する。さらに、シリコン酸化膜からなる第４
の層間絶縁膜１２３を形成する。次いで、周辺回路２に
第２の金属配線１２６（図１参照）を形成するが、これ
と同時に図１１（ａ）のように、前記開口１２５を開窓
した第２の金属膜１２７を形成する。そして、図１１
（ｂ）のように、前記開口１２５内の前記ヒューズ１０
８の直上に前記第１の層間絶縁膜１０９のみが残される
まで、前記開口１２５内の前記第４の層間絶縁膜１２
３、ＳＯＧ膜１２２、第３の層間絶縁膜１２１を順次エ
ッチングする。これにより、ヒューズ１０８上には前記
第１の層間絶縁膜１０９のみが存在するヒューズ切断窓
１３１が形成される。なお、その後は図示は省略する
が、絶縁膜からなるカバー膜及び保護膜を形成し、これ
らの絶縁膜によってヒューズ切断窓１３１の内面に露呈
されている前記ＳＧＯ膜１２２等を被覆する。
【０００５】したがって、このように形成されたヒュー
ズ切断窓では、図１２にその一部を拡大図示するよう
に、ヒューズ切断窓１３１の内底部に形成されている第
１の層間絶縁膜１０９を通して前記ヒューズ１０８を確
認することができる。そして、同図に矢印破線で示すよ
うに、第１の層間絶縁膜１０９を通して切り替えを行う
ヒューズ１０８に対してレーザ光ＬＢを選択的に照射す
れば、当該ヒューズ１０８はレーザ光のエネルギによっ
て過熱溶融されて切断され、そのヒューズの切断によっ
てメモリセルを本回路から冗長回路に切り替えることが
可能となる。
ズ切断窓では、図１２にその一部を拡大図示するよう
に、ヒューズ切断窓１３１の内底部に形成されている第
１の層間絶縁膜１０９を通して前記ヒューズ１０８を確
認することができる。そして、同図に矢印破線で示すよ
うに、第１の層間絶縁膜１０９を通して切り替えを行う
ヒューズ１０８に対してレーザ光ＬＢを選択的に照射す
れば、当該ヒューズ１０８はレーザ光のエネルギによっ
て過熱溶融されて切断され、そのヒューズの切断によっ
てメモリセルを本回路から冗長回路に切り替えることが
可能となる。
【０００６】
【発明が解決しようとする課題】ところで、近年の高集
積化されたＤＲＡＭでは、メモリセルの高密度化と共に
ヒューズの高密度化が進められており、前記したように
複数のヒューズを並列配置する場合には、その配列ピッ
チは２．５μｍ程度にまで微小化されている。そのた
め、前記したようにレーザ光を用いてヒューズを溶断す
る際には、溶断対象となるヒューズに対して高い分解能
でレーザ光を照射する必要がある。しかしながら、前記
した従来の製造方法のヒューズでは、ヒューズ上に存在
している絶縁膜、すなわち第１の層間絶縁膜１０９の膜
厚を均一状態に形成することが難しく、そのために、図
１２に示されるように、照射したレーザ光ＬＢの一部が
第１の層間絶縁膜１０９の表面で屈折され、あるいは散
乱されて隣接するヒューズ１０８Ａに照射されてしま
い、対象ヒューズ１０８以外のヒューズ１０８Ａが溶断
されてしまうという問題が生じることがある。
積化されたＤＲＡＭでは、メモリセルの高密度化と共に
ヒューズの高密度化が進められており、前記したように
複数のヒューズを並列配置する場合には、その配列ピッ
チは２．５μｍ程度にまで微小化されている。そのた
め、前記したようにレーザ光を用いてヒューズを溶断す
る際には、溶断対象となるヒューズに対して高い分解能
でレーザ光を照射する必要がある。しかしながら、前記
した従来の製造方法のヒューズでは、ヒューズ上に存在
している絶縁膜、すなわち第１の層間絶縁膜１０９の膜
厚を均一状態に形成することが難しく、そのために、図
１２に示されるように、照射したレーザ光ＬＢの一部が
第１の層間絶縁膜１０９の表面で屈折され、あるいは散
乱されて隣接するヒューズ１０８Ａに照射されてしま
い、対象ヒューズ１０８以外のヒューズ１０８Ａが溶断
されてしまうという問題が生じることがある。
【０００７】また、ヒューズ１０８上に残る第１の層間
絶縁膜１０９の膜厚（以下、残膜厚と称する）がヒュー
ズ１０８の残存場所で異なると、次のような問題を生じ
る。第１に、所定のレーザ光ＬＢの照射エネルギでヒュ
ーズ１０８が切断できないことが生じる。例えば、残膜
厚が薄い第１の層間絶縁膜１０９に合わせてレーザ光Ｌ
Ｂの照射エネルギを決定すると、残膜厚が厚い第１の層
間絶縁膜１０９下にあるヒューズ１０８が溶断できない
ことになる。第２に、所定のレーザ光ＬＢの照射エネル
ギでヒューズ１０８の表面が荒れたり、ヒューズの下に
ある素子領域がダメージを受けることが生じる。例え
ば、残膜厚が厚い第１の層間絶縁膜１０９に合わせてレ
ーザ光ＬＢの照射エネルギを決定すると、残膜厚が薄い
第１の層間絶縁膜１０９下にあるヒューズ１０８が過剰
に加熱され、隣接するヒューズ１０８Ａまで溶断した
り、あるいはヒューズ付近が焼けてしまい第１の層間絶
縁膜がもろくなって水分が侵入し易くなったり、あるい
は、ヒューズ直下の素子形成領域までレーザ光が当たっ
てダメージを与えリーク電流が増えてしまうといった問
題を生じる。このように、残膜厚を如何に均一に製造す
るかが大きな問題となっている。
絶縁膜１０９の膜厚（以下、残膜厚と称する）がヒュー
ズ１０８の残存場所で異なると、次のような問題を生じ
る。第１に、所定のレーザ光ＬＢの照射エネルギでヒュ
ーズ１０８が切断できないことが生じる。例えば、残膜
厚が薄い第１の層間絶縁膜１０９に合わせてレーザ光Ｌ
Ｂの照射エネルギを決定すると、残膜厚が厚い第１の層
間絶縁膜１０９下にあるヒューズ１０８が溶断できない
ことになる。第２に、所定のレーザ光ＬＢの照射エネル
ギでヒューズ１０８の表面が荒れたり、ヒューズの下に
ある素子領域がダメージを受けることが生じる。例え
ば、残膜厚が厚い第１の層間絶縁膜１０９に合わせてレ
ーザ光ＬＢの照射エネルギを決定すると、残膜厚が薄い
第１の層間絶縁膜１０９下にあるヒューズ１０８が過剰
に加熱され、隣接するヒューズ１０８Ａまで溶断した
り、あるいはヒューズ付近が焼けてしまい第１の層間絶
縁膜がもろくなって水分が侵入し易くなったり、あるい
は、ヒューズ直下の素子形成領域までレーザ光が当たっ
てダメージを与えリーク電流が増えてしまうといった問
題を生じる。このように、残膜厚を如何に均一に製造す
るかが大きな問題となっている。
【０００８】このような、ヒューズ１０８上の絶縁膜
（第１の層間絶縁膜）１０９が平坦にならない理由とし
てＳＯＧ膜の存在が挙げられる。すなわち、図９ないし
図１１に示した製造工程においては、ポリシリコン膜１
１５上に形成した第２の層間絶縁膜１１６を、当該ポリ
シリコン膜１１５をエッチングストッパとして選択エッ
チングしてヒューズ１０８の直上に開口１２５を形成
し、しかる後に第３の層間絶縁膜１２１、ＳＧＯ膜１２
２、第４の層間絶縁膜１２３を形成し、その後にこれら
第４の層間絶縁膜１２３、ＳＯＧ膜１２２、第３の層間
絶縁膜１２１をエッチングしてヒューズ切断窓１３１を
形成している。しかしながら、ＳＯＧ膜１２２を形成す
るとき、流動性のあるＳＯＧをウェハ表面に滴下し、ウ
ェハを回転させてＳＯＧを均一に塗布している。このた
め、開口１２５の存在場所が違うと、ウェハ回転によっ
て受ける遠心力が異なり、ＳＯＧ膜１２２の膜厚が不均
一になる。発明者らが実験した結果、第１層間絶縁膜１
０９の残膜厚は薄いところでは０．９〜１．１μｍであ
り、厚いところでは１．４〜１．６μｍであり、同一ウ
ェハであっても０．５μｍ程度のばらつきが観測され
た。そのため、平坦化のためにＳＯＧ膜１２２をエッチ
ングバックしたときには、図１１（ａ）から判るよう
に、ヒューズ１０８上の開口１２５内に残存するＳＧＯ
膜１２２は必ずしもその表面が平坦化された状態にはな
いため、このＳＧＯ膜１２２上に形成される第４の層間
絶縁膜１２３もその表面が平坦状態とはならない。した
がって、これらの絶縁膜をエッチングバックしてヒュー
ズ切断窓１３１を形成したときには、第１の層間絶縁膜
１０９上に第３の層間絶縁膜１２１の一部が不均一な膜
厚で残存され、あるいは第１の層間絶縁膜１０９の表面
の一部が不均一な厚さにエッチングされることになり、
その結果として、ヒューズ１０８上に存在する第１の層
間絶縁膜１０９の表面が平坦化されない状態となる。ま
た、ＳＯＧ膜１２２は水分を吸収し易く、ヒューズ形成
領域の開口１２５にＳＯＧ膜１２２が露出していると、
そこから水分が侵入して半導体装置の信頼性を低下させ
ることが知られている。
（第１の層間絶縁膜）１０９が平坦にならない理由とし
てＳＯＧ膜の存在が挙げられる。すなわち、図９ないし
図１１に示した製造工程においては、ポリシリコン膜１
１５上に形成した第２の層間絶縁膜１１６を、当該ポリ
シリコン膜１１５をエッチングストッパとして選択エッ
チングしてヒューズ１０８の直上に開口１２５を形成
し、しかる後に第３の層間絶縁膜１２１、ＳＧＯ膜１２
２、第４の層間絶縁膜１２３を形成し、その後にこれら
第４の層間絶縁膜１２３、ＳＯＧ膜１２２、第３の層間
絶縁膜１２１をエッチングしてヒューズ切断窓１３１を
形成している。しかしながら、ＳＯＧ膜１２２を形成す
るとき、流動性のあるＳＯＧをウェハ表面に滴下し、ウ
ェハを回転させてＳＯＧを均一に塗布している。このた
め、開口１２５の存在場所が違うと、ウェハ回転によっ
て受ける遠心力が異なり、ＳＯＧ膜１２２の膜厚が不均
一になる。発明者らが実験した結果、第１層間絶縁膜１
０９の残膜厚は薄いところでは０．９〜１．１μｍであ
り、厚いところでは１．４〜１．６μｍであり、同一ウ
ェハであっても０．５μｍ程度のばらつきが観測され
た。そのため、平坦化のためにＳＯＧ膜１２２をエッチ
ングバックしたときには、図１１（ａ）から判るよう
に、ヒューズ１０８上の開口１２５内に残存するＳＧＯ
膜１２２は必ずしもその表面が平坦化された状態にはな
いため、このＳＧＯ膜１２２上に形成される第４の層間
絶縁膜１２３もその表面が平坦状態とはならない。した
がって、これらの絶縁膜をエッチングバックしてヒュー
ズ切断窓１３１を形成したときには、第１の層間絶縁膜
１０９上に第３の層間絶縁膜１２１の一部が不均一な膜
厚で残存され、あるいは第１の層間絶縁膜１０９の表面
の一部が不均一な厚さにエッチングされることになり、
その結果として、ヒューズ１０８上に存在する第１の層
間絶縁膜１０９の表面が平坦化されない状態となる。ま
た、ＳＯＧ膜１２２は水分を吸収し易く、ヒューズ形成
領域の開口１２５にＳＯＧ膜１２２が露出していると、
そこから水分が侵入して半導体装置の信頼性を低下させ
ることが知られている。
【０００９】本発明の目的は、ヒューズ切断窓内におけ
るヒューズ上の絶縁膜の平坦化を図り、対象とするヒュ
ーズを正確に溶断することが可能な半導体装置とその製
造方法を提供するものである。
るヒューズ上の絶縁膜の平坦化を図り、対象とするヒュ
ーズを正確に溶断することが可能な半導体装置とその製
造方法を提供するものである。
【００１０】
【課題を解決するための手段】本発明は、半導体基板に
形成したメモリセルを構成するＭＯＳトランジスタ及び
周辺回路と、前記ＭＯＳトランジスタ及び周辺回路の上
層に前記メモリセルのビット線と同時に形成されたヒュ
ーズと、前記ヒューズの上層に形成され、蓄積電極用の
凹部が形成された第１の絶縁膜と、前記凹部を含む前記
第１の絶縁膜上に形成され、前記メモリセルの容量素子
を構成する蓄積電極と容量絶縁膜と、前記容量絶縁膜上
に前記容量素子の対向電極と同時に形成されたエッチン
グストッパ膜と、前記エッチングストッパ膜上に形成さ
れた第２の絶縁膜と、前記第２の絶縁膜上に形成され、
前記ヒューズ上が開口された第１の金属配線と、前記第
１の金属配線上に形成された第３の絶縁膜と塗布膜と第
４の絶縁膜からなる積層膜と、前記第２の絶縁膜と前記
積層膜が前記ヒューズ上で開口され、かつ前記第１の絶
縁膜が前記ヒューズ上で所定の膜厚にエッチングされた
ヒューズ切断窓と、前記第４の絶縁膜上に形成された第
２の金属配線とを有し、前記塗布膜は前記第１の金属配
線間の凹状内部に存在し、前記ヒューズ切断窓の周囲に
は存在しておらず前記ヒューズ切断窓の内底面が平坦で
あることを特徴とする。また、本発明は、前記ヒューズ
切断窓に露出した前記第１の絶縁膜と前記第１の金属配
線と前記積層膜との側面を覆うように前記第２の金属配
線と同時に形成した第２の金属配線膜が形成されている
ことを特徴とする。
形成したメモリセルを構成するＭＯＳトランジスタ及び
周辺回路と、前記ＭＯＳトランジスタ及び周辺回路の上
層に前記メモリセルのビット線と同時に形成されたヒュ
ーズと、前記ヒューズの上層に形成され、蓄積電極用の
凹部が形成された第１の絶縁膜と、前記凹部を含む前記
第１の絶縁膜上に形成され、前記メモリセルの容量素子
を構成する蓄積電極と容量絶縁膜と、前記容量絶縁膜上
に前記容量素子の対向電極と同時に形成されたエッチン
グストッパ膜と、前記エッチングストッパ膜上に形成さ
れた第２の絶縁膜と、前記第２の絶縁膜上に形成され、
前記ヒューズ上が開口された第１の金属配線と、前記第
１の金属配線上に形成された第３の絶縁膜と塗布膜と第
４の絶縁膜からなる積層膜と、前記第２の絶縁膜と前記
積層膜が前記ヒューズ上で開口され、かつ前記第１の絶
縁膜が前記ヒューズ上で所定の膜厚にエッチングされた
ヒューズ切断窓と、前記第４の絶縁膜上に形成された第
２の金属配線とを有し、前記塗布膜は前記第１の金属配
線間の凹状内部に存在し、前記ヒューズ切断窓の周囲に
は存在しておらず前記ヒューズ切断窓の内底面が平坦で
あることを特徴とする。また、本発明は、前記ヒューズ
切断窓に露出した前記第１の絶縁膜と前記第１の金属配
線と前記積層膜との側面を覆うように前記第２の金属配
線と同時に形成した第２の金属配線膜が形成されている
ことを特徴とする。
【００１１】また、本発明の製造方法は、半導体基板上
に形成されたヒューズ上に第１の絶縁膜を形成する工程
と、前記第１の絶縁膜上にエッチングストッパ膜を形成
する工程と、前記エッチングストッパ膜上に第２の絶縁
膜を形成する工程と、前記第２の絶縁膜上に前記ヒュー
ズ上を開口した第１の金属膜を形成する工程と、前記第
１の金属膜により生じる段差を緩和してその表面の平坦
化を図る塗布膜を含む積層膜を形成する工程と、前記ヒ
ューズ上の領域で前記積層膜を選択エッチングし、かつ
前記第１の金属膜をマスクにして前記第２の絶縁膜を前
記エッチングストッパ膜に達するまでエッチングして開
口を形成する工程と、前記開口内に露呈される前記エッ
チングストッパ膜を除去してヒューズ切断窓を形成する
工程と、前記開口内の前記第１の絶縁膜の表面を所要厚
さだけエッチングする工程とを含むことを特徴とする。
また、前記第２の絶縁膜の開口の周囲と前記積層膜上に
第２の金属膜を形成する工程と、前記第２の金属膜をマ
スクにして前記エッチングストッパ膜をエッチング除去
する工程とを有することを特徴とする。さらに、前記第
２の金属膜上に保護膜を形成する工程を有し、前記開口
内の前記第１の絶縁膜の表面を所要厚さだけエッチング
する工程は、前記第２の金属膜を電極パッドとすべく前
記保護膜を開口するためのエッチング工程と同一工程で
あることを特徴とする。
に形成されたヒューズ上に第１の絶縁膜を形成する工程
と、前記第１の絶縁膜上にエッチングストッパ膜を形成
する工程と、前記エッチングストッパ膜上に第２の絶縁
膜を形成する工程と、前記第２の絶縁膜上に前記ヒュー
ズ上を開口した第１の金属膜を形成する工程と、前記第
１の金属膜により生じる段差を緩和してその表面の平坦
化を図る塗布膜を含む積層膜を形成する工程と、前記ヒ
ューズ上の領域で前記積層膜を選択エッチングし、かつ
前記第１の金属膜をマスクにして前記第２の絶縁膜を前
記エッチングストッパ膜に達するまでエッチングして開
口を形成する工程と、前記開口内に露呈される前記エッ
チングストッパ膜を除去してヒューズ切断窓を形成する
工程と、前記開口内の前記第１の絶縁膜の表面を所要厚
さだけエッチングする工程とを含むことを特徴とする。
また、前記第２の絶縁膜の開口の周囲と前記積層膜上に
第２の金属膜を形成する工程と、前記第２の金属膜をマ
スクにして前記エッチングストッパ膜をエッチング除去
する工程とを有することを特徴とする。さらに、前記第
２の金属膜上に保護膜を形成する工程を有し、前記開口
内の前記第１の絶縁膜の表面を所要厚さだけエッチング
する工程は、前記第２の金属膜を電極パッドとすべく前
記保護膜を開口するためのエッチング工程と同一工程で
あることを特徴とする。
【００１２】本発明の好ましい形態の製造方法として
は、半導体基板にメモリセルを構成するＭＯＳトランジ
スタ及び周辺回路を構成するＭＯＳトランジスタを形成
する工程と、前記メモリセルのビット線と同時にヒュー
ズを形成する工程と、ヒューズ上にシリコン酸化膜の第
１の絶縁膜を形成する工程と、前記第１の絶縁膜に凹部
を形成し、前記メモリセルの容量素子を構成する蓄積電
極と容量絶縁膜を形成する工程と、全面に前記容量素子
の対向電極を形成するとともに、前記ヒューズ上に前記
対向電極の一部でエッチングストッパ膜を形成する工程
と、全面に第２の絶縁膜を形成する工程と、前記第２の
絶縁膜上に前記周辺回路のＭＯＳトランジスタに接続さ
れる第１の金属配線を形成するとともに、前記第１の金
属配線の一部で前記ヒューズ上の領域を囲む第１の金属
膜を形成する工程と、前記第１の金属配線を覆う絶縁膜
と表面の平坦化を図るための塗布膜を含む積層膜を形成
する工程と、前記ヒューズ上の領域で前記第１の金属膜
をマスクにして前記積層膜及び前記第２の絶縁膜を前記
エッチングストッパ膜に達するまでエッチングして開口
を設ける工程と、前記周辺回路の第１の金属配線に接続
される第２の金属配線を形成するとともに、前記開口の
周囲に前記第２の金属配線の一部で第２の金属膜を形成
する工程と、前記第２の金属膜をマスクにして前記開口
内に露呈する前記エッチングストッパ膜を除去してヒュ
ーズ切断窓を形成する工程とを含んでいる。
は、半導体基板にメモリセルを構成するＭＯＳトランジ
スタ及び周辺回路を構成するＭＯＳトランジスタを形成
する工程と、前記メモリセルのビット線と同時にヒュー
ズを形成する工程と、ヒューズ上にシリコン酸化膜の第
１の絶縁膜を形成する工程と、前記第１の絶縁膜に凹部
を形成し、前記メモリセルの容量素子を構成する蓄積電
極と容量絶縁膜を形成する工程と、全面に前記容量素子
の対向電極を形成するとともに、前記ヒューズ上に前記
対向電極の一部でエッチングストッパ膜を形成する工程
と、全面に第２の絶縁膜を形成する工程と、前記第２の
絶縁膜上に前記周辺回路のＭＯＳトランジスタに接続さ
れる第１の金属配線を形成するとともに、前記第１の金
属配線の一部で前記ヒューズ上の領域を囲む第１の金属
膜を形成する工程と、前記第１の金属配線を覆う絶縁膜
と表面の平坦化を図るための塗布膜を含む積層膜を形成
する工程と、前記ヒューズ上の領域で前記第１の金属膜
をマスクにして前記積層膜及び前記第２の絶縁膜を前記
エッチングストッパ膜に達するまでエッチングして開口
を設ける工程と、前記周辺回路の第１の金属配線に接続
される第２の金属配線を形成するとともに、前記開口の
周囲に前記第２の金属配線の一部で第２の金属膜を形成
する工程と、前記第２の金属膜をマスクにして前記開口
内に露呈する前記エッチングストッパ膜を除去してヒュ
ーズ切断窓を形成する工程とを含んでいる。
【００１３】本発明によれば、ヒューズ切断窓の底面が
平坦であるため、配列された複数のヒューズ上の絶縁膜
の膜厚は均一化されることになり、ヒューズを溶断すべ
くレーザ光を対象ヒューズに照射したときに、絶縁膜の
表面でのレーザ光の異常屈折や拡散が防止され、隣接す
るヒューズの溶断が防止され、目的とする対象ヒューズ
を好適に溶断して冗長回路への切り替えが可能となる。
また、本発明の製造方法では、ＳＯＧ膜のエッチング時
にはその下層に平坦なエッチングストッパ膜が存在して
おり、ヒューズ上の絶縁膜を最終的に選択エッチングし
てヒューズ切断窓を形成する工程ではＳＯＧ膜が存在し
ていない状態でのエッチングとなるため、ＳＯＧ膜の表
面の平坦度にかかわりなく、ヒューズ上の絶縁膜の表面
をエッチングストッパ膜の平坦面に形成することが可能
となる。
平坦であるため、配列された複数のヒューズ上の絶縁膜
の膜厚は均一化されることになり、ヒューズを溶断すべ
くレーザ光を対象ヒューズに照射したときに、絶縁膜の
表面でのレーザ光の異常屈折や拡散が防止され、隣接す
るヒューズの溶断が防止され、目的とする対象ヒューズ
を好適に溶断して冗長回路への切り替えが可能となる。
また、本発明の製造方法では、ＳＯＧ膜のエッチング時
にはその下層に平坦なエッチングストッパ膜が存在して
おり、ヒューズ上の絶縁膜を最終的に選択エッチングし
てヒューズ切断窓を形成する工程ではＳＯＧ膜が存在し
ていない状態でのエッチングとなるため、ＳＯＧ膜の表
面の平坦度にかかわりなく、ヒューズ上の絶縁膜の表面
をエッチングストッパ膜の平坦面に形成することが可能
となる。
【００１４】 〔発明の詳細な説明〕次に、本発明の実施形態を図面を
参照して説明する。図２ないし図８は本発明を図１に示
したＤＲＡＭに適用した実施形態を製造工程順に示す断
面図であり、図１のＡＡ線に沿う断面図である。なお、
これらの図においては、メモリセル及びヒューズを備え
る内部回路１と、入出力回路を構成する周辺回路２のそ
れぞれを示している。また、図９ないし図１２の従来技
術との対比を明確にするために、従来技術と同一部分に
は同一符号を付してある。先ず、図２のように、シリコ
ン基板１００の表面を選択酸化して素子分離絶縁膜１０
１を形成し、素子領域を区画する。そして、素子領域に
はゲート電極１０２、ソース領域及びドレイン領域とな
る拡散領域１０３，１０４を周知の製造方法によって形
成し、かつシリコン酸化膜からなる下層絶縁膜１０５を
０．２〜０．５μｍの厚さに形成し、内部回路にはメモ
リセル用のＭＯＳトランジスタＱ１を、周辺回路には入
出力回路用のＭＯＳトランジスタＱ２をそれぞれ形成す
る。次いで、前記下層絶縁膜１０５上にＷＳｉ（タング
ステンシリサイド）膜を形成し、かつこれをパターン形
成してビット線１０６を形成する。このとき、内部回路
のＭＯＳトランジスタＱ１には前記ビット線１０６を拡
散領域１０３に接続するためのコンタクト１０７を形成
する。また、内部回路１の素子分離絶縁膜１０１上の領
域には、前記ＷＳｉ膜の一部でヒューズ１０８を形成す
る。しかる上で、前記ビット線１０６及びヒューズ１０
８を覆う第１の層間絶縁膜１０９をシリコン酸化膜で
０．６〜１．８μｍの厚さに形成する。この厚さは、メ
モリセルの形状によって変わる。
参照して説明する。図２ないし図８は本発明を図１に示
したＤＲＡＭに適用した実施形態を製造工程順に示す断
面図であり、図１のＡＡ線に沿う断面図である。なお、
これらの図においては、メモリセル及びヒューズを備え
る内部回路１と、入出力回路を構成する周辺回路２のそ
れぞれを示している。また、図９ないし図１２の従来技
術との対比を明確にするために、従来技術と同一部分に
は同一符号を付してある。先ず、図２のように、シリコ
ン基板１００の表面を選択酸化して素子分離絶縁膜１０
１を形成し、素子領域を区画する。そして、素子領域に
はゲート電極１０２、ソース領域及びドレイン領域とな
る拡散領域１０３，１０４を周知の製造方法によって形
成し、かつシリコン酸化膜からなる下層絶縁膜１０５を
０．２〜０．５μｍの厚さに形成し、内部回路にはメモ
リセル用のＭＯＳトランジスタＱ１を、周辺回路には入
出力回路用のＭＯＳトランジスタＱ２をそれぞれ形成す
る。次いで、前記下層絶縁膜１０５上にＷＳｉ（タング
ステンシリサイド）膜を形成し、かつこれをパターン形
成してビット線１０６を形成する。このとき、内部回路
のＭＯＳトランジスタＱ１には前記ビット線１０６を拡
散領域１０３に接続するためのコンタクト１０７を形成
する。また、内部回路１の素子分離絶縁膜１０１上の領
域には、前記ＷＳｉ膜の一部でヒューズ１０８を形成す
る。しかる上で、前記ビット線１０６及びヒューズ１０
８を覆う第１の層間絶縁膜１０９をシリコン酸化膜で
０．６〜１．８μｍの厚さに形成する。この厚さは、メ
モリセルの形状によって変わる。
【００１５】次いで、図３のように、内部領域のメモリ
セル用ＭＯＳトランジスタＱ１の拡散領域１０４上で前
記第１の層間絶縁膜１０９を選択的にエッチングして容
量凹部１１０を形成するとともに、前記拡散領域１０４
に達するコンタクト１１１を形成する。そして、前記容
量凹部１１０を含む前記第１の層間絶縁膜１０９の表面
上に第１のポリシリコン膜を形成し、前記コンタクト１
１１により前記拡散領域１０４に接続し、しかる上で前
記第１のポリシリコン膜を選択的にエッチングしてパタ
ーン形成することにより、クラウン型の蓄積電極１１２
を形成する。そして、その上にシリコン酸化膜と第２ポ
リシリコン膜を形成し、かつこれを選択的にエッチング
してパターン形成して容量絶縁膜１１３と対向電極１１
４を形成し、これによりメモリセルの容量素子（キャパ
シタ）Ｃが形成される。また、このとき前記第２のポリ
シリコン膜の一部を前記ヒューズ１０８を覆う領域に残
し、エッチングストッパ膜１１５を形成する。
セル用ＭＯＳトランジスタＱ１の拡散領域１０４上で前
記第１の層間絶縁膜１０９を選択的にエッチングして容
量凹部１１０を形成するとともに、前記拡散領域１０４
に達するコンタクト１１１を形成する。そして、前記容
量凹部１１０を含む前記第１の層間絶縁膜１０９の表面
上に第１のポリシリコン膜を形成し、前記コンタクト１
１１により前記拡散領域１０４に接続し、しかる上で前
記第１のポリシリコン膜を選択的にエッチングしてパタ
ーン形成することにより、クラウン型の蓄積電極１１２
を形成する。そして、その上にシリコン酸化膜と第２ポ
リシリコン膜を形成し、かつこれを選択的にエッチング
してパターン形成して容量絶縁膜１１３と対向電極１１
４を形成し、これによりメモリセルの容量素子（キャパ
シタ）Ｃが形成される。また、このとき前記第２のポリ
シリコン膜の一部を前記ヒューズ１０８を覆う領域に残
し、エッチングストッパ膜１１５を形成する。
【００１６】次いで、図４のように、シリコン酸化膜か
らなる第２の層間絶縁膜１１６を形成した後、周辺回路
２のＭＯＳトランジスタＱ２の拡散領域１０３，１０４
に接続するコンタクト１１７，１１８を形成し、かつ第
１の金属膜を形成し、かつ所要のパターンに形成して第
１の金属配線１１９を形成する。このとき、前記第１の
金属膜の一部を、内部回路１の前記ヒューズ１０８上の
領域、すなわちヒューズ切断窓を形成する領域の周囲に
沿ってパターン開口し、第１の金属膜１２０を形成す
る。しかる上で、図５のように、シリコン酸化膜からな
る第３の層間絶縁膜１２１を形成し、さらに平坦化のた
めにＳＯＧ膜１２２を塗布形成し、かつこれをエッチン
グバックし、あるいはＣＭＰ法により研磨し、さらに、
その上に第４の層間絶縁膜１２３を形成する。このＳＯ
Ｇ膜１２２を含む層間絶縁膜により、前記第１の金属配
線１１９及び第１の金属膜１２０により生じる段差が緩
和され、表面の平坦化が図られる。このとき、ヒューズ
切断窓の形成領域では、第１の金属膜１２０によって囲
まれた領域が凹状に形成されているため、前記ＳＯＧ膜
１２２を含む層間絶縁膜の一部はこの凹状部内に残存さ
れることになる。
らなる第２の層間絶縁膜１１６を形成した後、周辺回路
２のＭＯＳトランジスタＱ２の拡散領域１０３，１０４
に接続するコンタクト１１７，１１８を形成し、かつ第
１の金属膜を形成し、かつ所要のパターンに形成して第
１の金属配線１１９を形成する。このとき、前記第１の
金属膜の一部を、内部回路１の前記ヒューズ１０８上の
領域、すなわちヒューズ切断窓を形成する領域の周囲に
沿ってパターン開口し、第１の金属膜１２０を形成す
る。しかる上で、図５のように、シリコン酸化膜からな
る第３の層間絶縁膜１２１を形成し、さらに平坦化のた
めにＳＯＧ膜１２２を塗布形成し、かつこれをエッチン
グバックし、あるいはＣＭＰ法により研磨し、さらに、
その上に第４の層間絶縁膜１２３を形成する。このＳＯ
Ｇ膜１２２を含む層間絶縁膜により、前記第１の金属配
線１１９及び第１の金属膜１２０により生じる段差が緩
和され、表面の平坦化が図られる。このとき、ヒューズ
切断窓の形成領域では、第１の金属膜１２０によって囲
まれた領域が凹状に形成されているため、前記ＳＯＧ膜
１２２を含む層間絶縁膜の一部はこの凹状部内に残存さ
れることになる。
【００１７】しかる上で、図６のように、周辺回路２で
は、前記ＳＯＧ膜１２２を含む層間絶縁膜、すなわち第
４の層間絶縁膜１２３、ＳＯＧ膜１２２、第３の層間絶
縁膜１２１を順次選択エッチングし、前記第１の金属配
線１１９に対して電気接続を行うためのスルーホール１
２４を開口する。また、これと同時に、内部回路１で
は、前記第１の金属膜１２０をマスクにして、ヒューズ
切断窓を形成する領域の前記ＳＯＧ膜１２２及び層間絶
縁膜１２１，１２３を選択的にエッチングする。このと
き、これら第４の層間絶縁膜１２３、ＳＯＧ膜１２２、
第３の層間絶縁膜１２１がエッチングされるが、これと
同時にその直下の第２の層間絶縁膜１１６もエッチング
される。ただし、その直下にはエッチングストッパ膜と
してのポリシリコン膜１１５が存在しているため、エッ
チングはポリシリコン膜１１５の表面で終了され、これ
によりヒューズ切断窓用の開口１２５が形成される。こ
こで、エッチングガスとしては、ＣＦ4 ，Ｃ2 Ｆ6 ，Ｃ
4 Ｆ8 などのフロロカーボン系のガスを用いて行った。
また、この開口１２５は、第１の金属膜１２０をマスク
とするので、第４の層間絶縁膜をパターニングするマス
クは厳密に位置合わせする必要がなく、第１の金属膜１
２０の開口領域より多少広く形成すればよい。こうする
ことで、開口１２５上の形成させたＳＯＧ膜１２２は、
残存することなく全て除去でき、水分の侵入を防止する
ことができる。
は、前記ＳＯＧ膜１２２を含む層間絶縁膜、すなわち第
４の層間絶縁膜１２３、ＳＯＧ膜１２２、第３の層間絶
縁膜１２１を順次選択エッチングし、前記第１の金属配
線１１９に対して電気接続を行うためのスルーホール１
２４を開口する。また、これと同時に、内部回路１で
は、前記第１の金属膜１２０をマスクにして、ヒューズ
切断窓を形成する領域の前記ＳＯＧ膜１２２及び層間絶
縁膜１２１，１２３を選択的にエッチングする。このと
き、これら第４の層間絶縁膜１２３、ＳＯＧ膜１２２、
第３の層間絶縁膜１２１がエッチングされるが、これと
同時にその直下の第２の層間絶縁膜１１６もエッチング
される。ただし、その直下にはエッチングストッパ膜と
してのポリシリコン膜１１５が存在しているため、エッ
チングはポリシリコン膜１１５の表面で終了され、これ
によりヒューズ切断窓用の開口１２５が形成される。こ
こで、エッチングガスとしては、ＣＦ4 ，Ｃ2 Ｆ6 ，Ｃ
4 Ｆ8 などのフロロカーボン系のガスを用いて行った。
また、この開口１２５は、第１の金属膜１２０をマスク
とするので、第４の層間絶縁膜をパターニングするマス
クは厳密に位置合わせする必要がなく、第１の金属膜１
２０の開口領域より多少広く形成すればよい。こうする
ことで、開口１２５上の形成させたＳＯＧ膜１２２は、
残存することなく全て除去でき、水分の侵入を防止する
ことができる。
【００１８】しかる後、図７のように、周辺回路２で
は、第２の金属膜を形成し、かつこれをドライエッチン
グ等の異方性エッチングによって所要パターンに形成す
ることで、前記第１金属配線１１９に接続したパッド電
極等を含む第２金属配線１２６が形成される。また、こ
れと同時に、内部回路１のヒューズ切断窓を覆う領域に
も第２の金属膜が形成され、かつ前記した異方性エッチ
ングによって第２の金属膜１２７が前記ヒューズ切断窓
用の開口１２５の内面を含む周囲に残される。また、こ
のエッチングにより、前記ヒューズ切断窓用の開口１２
５の内底面のポリシリコン膜１１５がエッチングされ、
前記容量絶縁膜１１３又は第１の層間絶縁膜１０９が露
呈される状態となる。
は、第２の金属膜を形成し、かつこれをドライエッチン
グ等の異方性エッチングによって所要パターンに形成す
ることで、前記第１金属配線１１９に接続したパッド電
極等を含む第２金属配線１２６が形成される。また、こ
れと同時に、内部回路１のヒューズ切断窓を覆う領域に
も第２の金属膜が形成され、かつ前記した異方性エッチ
ングによって第２の金属膜１２７が前記ヒューズ切断窓
用の開口１２５の内面を含む周囲に残される。また、こ
のエッチングにより、前記ヒューズ切断窓用の開口１２
５の内底面のポリシリコン膜１１５がエッチングされ、
前記容量絶縁膜１１３又は第１の層間絶縁膜１０９が露
呈される状態となる。
【００１９】その後、図８に示すように、全面にシリコ
ン酸化膜のカバー膜１２８を形成し、さらにその上にシ
リコン窒化膜の保護膜１２９を形成する。そして、周辺
回路２では、前記保護膜１２９及びカバー膜１２８を選
択エッチングしてパッド開口１３０を形成し、前記第２
の金属配線１２６の一部がパッド電極として形成され
る。また、これと同時に内部回路１ではヒューズ切断窓
用開口１２５の保護膜１２９ないしカバー膜１２８をエ
ッチングし、さらに容量絶縁膜１１３ないし第１の層間
絶縁膜１０９の表面を所要厚さだけエッチングすること
で、ヒューズ切断窓１３１が形成される。なお、このと
き第１の層間絶縁膜１０９の表面はエッチングされなく
てもよい。
ン酸化膜のカバー膜１２８を形成し、さらにその上にシ
リコン窒化膜の保護膜１２９を形成する。そして、周辺
回路２では、前記保護膜１２９及びカバー膜１２８を選
択エッチングしてパッド開口１３０を形成し、前記第２
の金属配線１２６の一部がパッド電極として形成され
る。また、これと同時に内部回路１ではヒューズ切断窓
用開口１２５の保護膜１２９ないしカバー膜１２８をエ
ッチングし、さらに容量絶縁膜１１３ないし第１の層間
絶縁膜１０９の表面を所要厚さだけエッチングすること
で、ヒューズ切断窓１３１が形成される。なお、このと
き第１の層間絶縁膜１０９の表面はエッチングされなく
てもよい。
【００２０】このように形成された半導体装置では、特
に内部回路１のヒューズ切断窓１３１の構成についてみ
ると、ヒューズ１０８上に存在する絶縁膜１２９，１２
８，１１２，１０９を選択エッチングしてヒューズ切断
窓１３１を形成する図８の工程では、ＳＯＧ膜１２２が
存在していない状態でのエッチングとなる。すなわち、
ヒューズ切断窓１３１を形成するための前工程であるＳ
ＯＧ膜１２２を含む絶縁膜１２３，１２１をエッチング
する図６の工程では、その直下にはポリシリコン膜１１
５がエッチングストッパとして存在しているため、この
エッチング工程後のヒューズ切断窓用開口１２５の形成
領域の表面は、ＳＯＧ膜１２２の表面の状態にかかわり
なく、ポリシリコン膜１１５の平坦面に倣った平坦面と
して形成される。このため、図８のエッチング工程で
は、ヒューズ切断窓１３１の領域では、全て均一な平坦
面の状態でエッチングが行われることにになり、結果と
してヒューズ切断窓１３１の底面は平坦化される。これ
により、配列された複数のヒューズ１０８の直上の第１
の層間絶縁膜１０９の膜厚は均一化されることになり、
図１２に示したように、ヒューズを溶断すべくレーザ光
を対象ヒューズに照射したときに、第１の層間絶縁膜１
０９の表面でのレーザ光の異常屈折や拡散が防止され、
隣接するヒューズの溶断が防止され、目的とする対象ヒ
ューズを好適に溶断して冗長回路への切り替えが可能と
なる。
に内部回路１のヒューズ切断窓１３１の構成についてみ
ると、ヒューズ１０８上に存在する絶縁膜１２９，１２
８，１１２，１０９を選択エッチングしてヒューズ切断
窓１３１を形成する図８の工程では、ＳＯＧ膜１２２が
存在していない状態でのエッチングとなる。すなわち、
ヒューズ切断窓１３１を形成するための前工程であるＳ
ＯＧ膜１２２を含む絶縁膜１２３，１２１をエッチング
する図６の工程では、その直下にはポリシリコン膜１１
５がエッチングストッパとして存在しているため、この
エッチング工程後のヒューズ切断窓用開口１２５の形成
領域の表面は、ＳＯＧ膜１２２の表面の状態にかかわり
なく、ポリシリコン膜１１５の平坦面に倣った平坦面と
して形成される。このため、図８のエッチング工程で
は、ヒューズ切断窓１３１の領域では、全て均一な平坦
面の状態でエッチングが行われることにになり、結果と
してヒューズ切断窓１３１の底面は平坦化される。これ
により、配列された複数のヒューズ１０８の直上の第１
の層間絶縁膜１０９の膜厚は均一化されることになり、
図１２に示したように、ヒューズを溶断すべくレーザ光
を対象ヒューズに照射したときに、第１の層間絶縁膜１
０９の表面でのレーザ光の異常屈折や拡散が防止され、
隣接するヒューズの溶断が防止され、目的とする対象ヒ
ューズを好適に溶断して冗長回路への切り替えが可能と
なる。
【００２１】前記方法を適用することで、残膜厚のばら
つきを０．２μｍ以内に抑えることができた。このた
め、従来のように、レーザ光ＬＢの照射エネルギ不足で
ヒューズが切断できなかったり、レーザ光ＬＢの照射エ
ネルギ過剰でヒューズの表面が荒れたり、ヒューズの下
にある素子領域がダメージを受けることがなくなる。こ
の結果、ヒューズの切断を良好に行うことができるよう
になり、信頼性の高い半導体装置を実現できる。また、
ヒューズをレーザ光で溶断するためには、残膜厚の厚さ
は１μｍ以下であることが望ましい。また、残膜厚のば
らつきとしては、０．３μｍ以内であれば、従来のよう
な問題を解消できることがわたった。さらに、残膜厚の
ばらつきが０．２μｍ以内であれば、レーザ溶断工程の
制御を簡易化することができるので一層望ましい。
つきを０．２μｍ以内に抑えることができた。このた
め、従来のように、レーザ光ＬＢの照射エネルギ不足で
ヒューズが切断できなかったり、レーザ光ＬＢの照射エ
ネルギ過剰でヒューズの表面が荒れたり、ヒューズの下
にある素子領域がダメージを受けることがなくなる。こ
の結果、ヒューズの切断を良好に行うことができるよう
になり、信頼性の高い半導体装置を実現できる。また、
ヒューズをレーザ光で溶断するためには、残膜厚の厚さ
は１μｍ以下であることが望ましい。また、残膜厚のば
らつきとしては、０．３μｍ以内であれば、従来のよう
な問題を解消できることがわたった。さらに、残膜厚の
ばらつきが０．２μｍ以内であれば、レーザ溶断工程の
制御を簡易化することができるので一層望ましい。
【００２２】ここで、前記実施形態では、メモリセルの
容量素子Ｃを構成する対向電極１１３を形成しているポ
リシリコン膜の一部をエッチングストッパ膜１１５とし
て構成しているが、対向電極１１３とは独立した膜によ
りエッチングストッパ膜を形成してもよい。この場合に
は、エッチングストッパ膜は対向電極１１３の材料に限
定されることがなく、ヒューズ１０８の直上に形成され
る第１の層間絶縁膜１０９の材料であるシリコン酸化膜
とエッチング選択性のある材料であればよく、例えばシ
リコン窒化膜で形成してもよい。また、以上の例では、
２層の金属配線を例に説明したが、さらに多層の金属配
線を有する半導体装置にも適用することができる。この
とき、開口１２５のエッチング工程は、最後のＳＯＧ膜
を塗布した後に行うことが好ましい。
容量素子Ｃを構成する対向電極１１３を形成しているポ
リシリコン膜の一部をエッチングストッパ膜１１５とし
て構成しているが、対向電極１１３とは独立した膜によ
りエッチングストッパ膜を形成してもよい。この場合に
は、エッチングストッパ膜は対向電極１１３の材料に限
定されることがなく、ヒューズ１０８の直上に形成され
る第１の層間絶縁膜１０９の材料であるシリコン酸化膜
とエッチング選択性のある材料であればよく、例えばシ
リコン窒化膜で形成してもよい。また、以上の例では、
２層の金属配線を例に説明したが、さらに多層の金属配
線を有する半導体装置にも適用することができる。この
とき、開口１２５のエッチング工程は、最後のＳＯＧ膜
を塗布した後に行うことが好ましい。
【００２３】
【発明の効果】以上説明したように本発明は、半導体基
板にメモリセルを構成するＭＯＳトランジスタ及び周辺
回路を備える半導体装置において、当該半導体装置の表
面の平坦化を図るために塗布膜を含む積層膜を形成し、
当該積層膜を含むヒューズ上の絶縁膜をエッチングして
ヒューズ切断窓を形成した場合においても、当該ヒュー
ズ切断窓の周囲には塗布膜は存在しておらず、しかもヒ
ューズ切断窓の底面が平坦であるため、配列された複数
のヒューズ上の絶縁膜の膜厚は均一化されることにな
り、ヒューズを溶断すべくレーザ光を対象ヒューズに照
射したときに、絶縁膜の表面でのレーザ光の異常屈折や
拡散が防止され、隣接するヒューズの溶断が防止され、
目的とする対象ヒューズを好適に溶断して冗長回路への
切り替えが可能となる。また、本発明の製造方法では、
ＳＯＧ膜のエッチング時にはその下層に平坦なエッチン
グストッパ膜が存在しており、ヒューズ上の絶縁膜を最
終的に選択エッチングしてヒューズ切断窓を形成する工
程ではＳＯＧ膜が存在していない状態でのエッチングと
なるため、ＳＯＧ膜の表面の平坦度にかかわりなく、ヒ
ューズ上の絶縁膜の表面をエッチングストッパ膜の平坦
面に形成することが可能となる。
板にメモリセルを構成するＭＯＳトランジスタ及び周辺
回路を備える半導体装置において、当該半導体装置の表
面の平坦化を図るために塗布膜を含む積層膜を形成し、
当該積層膜を含むヒューズ上の絶縁膜をエッチングして
ヒューズ切断窓を形成した場合においても、当該ヒュー
ズ切断窓の周囲には塗布膜は存在しておらず、しかもヒ
ューズ切断窓の底面が平坦であるため、配列された複数
のヒューズ上の絶縁膜の膜厚は均一化されることにな
り、ヒューズを溶断すべくレーザ光を対象ヒューズに照
射したときに、絶縁膜の表面でのレーザ光の異常屈折や
拡散が防止され、隣接するヒューズの溶断が防止され、
目的とする対象ヒューズを好適に溶断して冗長回路への
切り替えが可能となる。また、本発明の製造方法では、
ＳＯＧ膜のエッチング時にはその下層に平坦なエッチン
グストッパ膜が存在しており、ヒューズ上の絶縁膜を最
終的に選択エッチングしてヒューズ切断窓を形成する工
程ではＳＯＧ膜が存在していない状態でのエッチングと
なるため、ＳＯＧ膜の表面の平坦度にかかわりなく、ヒ
ューズ上の絶縁膜の表面をエッチングストッパ膜の平坦
面に形成することが可能となる。
【図１】本発明が適用される半導体装置の平面レイアウ
ト図である。
ト図である。
【図２】図１のＡＡ線に沿う本発明の工程断面図のその
１である。
１である。
【図３】図１のＡＡ線に沿う本発明の工程断面図のその
２である。
２である。
【図４】図１のＡＡ線に沿う本発明の工程断面図のその
３である。
３である。
【図５】図１のＡＡ線に沿う本発明の工程断面図のその
４である。
４である。
【図６】図１のＡＡ線に沿う本発明の工程断面図のその
５である。
５である。
【図７】図１のＡＡ線に沿う本発明の工程断面図のその
６である。
６である。
【図８】図１のＡＡ線に沿う本発明の工程断面図のその
７である。
７である。
【図９】図１のＢＢ線に沿う従来の工程断面図のその１
である。
である。
【図１０】図１のＢＢ線に沿う従来の工程断面図のその
２である。
２である。
【図１１】図１のＢＢ線に沿う従来の工程断面図のその
３である。
３である。
【図１２】従来の問題点を説明するための断面図であ
る。
る。
１００ シリコン基板 １０１ 素子分離酸化膜 １０２ ゲート電極 １０３ 拡散領域 １０４ 拡散領域 １０６ ビット線 １０８ ヒューズ １０９ 第１の層間絶縁膜 １１２ 蓄積電極 １１３ 容量絶縁膜 １１４ 対向電極 １１５ エッチングストッパ膜 １１６ 第２の層間絶縁膜 １１９ 第１の金属配線 １２０ 第１の金属膜 １２１ 第３の層間絶縁膜 １２２ ＳＯＧ膜（塗布膜） １２３ 第４の層間絶縁膜 １２５ ヒューズ切断窓用開口 １２６ 第２の金属配線 １２７ 第２の金属膜 １２８ カバー膜 １２９ 保護膜 １３０ パッド開口 １３１ ヒューズ切断窓
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82
Claims (8)
- 【請求項１】 半導体基板に形成したメモリセルを構成
するＭＯＳトランジスタ及び周辺回路と、前記ＭＯＳト
ランジスタ及び周辺回路の上層に前記メモリセルのビッ
ト線と同時に形成されたヒューズと、前記ヒューズの上
層に形成され、蓄積電極用の凹部が形成された第１の絶
縁膜と、前記凹部を含む前記第１の絶縁膜上に形成さ
れ、前記メモリセルの容量素子を構成する蓄積電極と容
量絶縁膜と、前記容量絶縁膜上に前記容量素子の対向電
極と同時に形成されたエッチングストッパ膜と、前記エ
ッチングストッパ膜上に形成された第２の絶縁膜と、前
記第２の絶縁膜上に形成され、前記ヒューズ上が開口さ
れた第１の金属配線と、前記第１の金属配線上に形成さ
れた第３の絶縁膜と塗布膜と第４の絶縁膜からなる積層
膜と、前記第２の絶縁膜と前記積層膜が前記ヒューズ上
で開口され、かつ前記第１の絶縁膜が前記ヒューズ上で
所定の膜厚にエッチングされたヒューズ切断窓と、前記
第４の絶縁膜上に形成された第２の金属配線とを有し、
前記塗布膜は前記第１の金属配線間の凹状内部に存在
し、前記ヒューズ切断窓の周囲には存在しておらず前記
ヒューズ切断窓の内底面が平坦であることを特徴とする
半導体装置。 - 【請求項２】 前記ヒューズ切断窓に露出した前記第１
の絶縁膜と前記第１の金属配線と前記積層膜との側面を
覆うように前記第２の金属配線と同時に形成した第２の
金属配線膜が形成されていることを特徴とする請求項１
に記載の半導体装置。 - 【請求項３】 半導体基板上に形成されたヒューズ上に
第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に
エッチングストッパ膜を形成する工程と、前記エッチン
グストッパ膜上に第２の絶縁膜を形成する工程と、前記
第２の絶縁膜上に前記ヒューズ上を開口した第１の金属
膜を形成する工程と、前記第１の金属膜により生じる段
差を緩和してその表面の平坦化を図る塗布膜を含む積層
膜を形成する工程と、前記ヒューズ上の領域で前記積層
膜を選択エッチングし、かつ前記第１の金属膜をマスク
にして前記第２の絶縁膜を前記エッチングストッパ膜に
達するまでエッチングして開口を形成する工程と、前記
開口内に露呈される前記エッチングストッパ膜を除去し
てヒューズ切断窓を形成する工程と、前記開口内 の前記
第１の絶縁膜の表面を所要厚さだけエッチングする工程
とを含むことを特徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板上に形成されたヒューズ上に
第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に
エッチングストッパ膜を形成する工程と、前記エッチン
グストッパ膜上に第２の絶縁膜を形成する工程と、前記
第２の絶縁膜上に前記ヒューズ上を開口した第１の金属
膜を形成する工程と、前記第１の金属膜により生じる段
差を緩和してその表面の平坦化を図る第３の絶縁膜と塗
布膜と第４の絶縁膜からなる積層膜を形成する工程と、
前記ヒューズ上の領域で前記積層膜を選択エッチング
し、かつ前記第１の金属膜をマスクにして前記第２の絶
縁膜を前記エッチングストッパ膜に達するまでエッチン
グして開口を形成する工程と、前記開口内に露呈される
前記エッチングストッパ膜を除去してヒューズ切断窓を
形成する工程と、前記第２の絶縁膜の開口の周囲と前記
積層膜上に第２の金属膜を形成する工程と、前記第２の
金属膜をマスクにして前記エッチングストッパ膜をエッ
チング除去する工程とを含むことを特徴とする請求項３
に記載の半導体装置の製造方法。 - 【請求項５】 前記第１及び第２の層間絶縁膜はシリコ
ン酸化膜であり、前記エッチングストッパ膜はポリシリ
コン又は窒化膜である請求項３又は４に記載の半導体装
置の製造方法。 - 【請求項６】 前記第２の金属膜上に保護膜を形成する
工程を有し、前記開口内の前記第１の絶縁膜の表面を所
要厚さだけエッチングする工程は、前記第２の金属膜を
電極パッドとすべく前記保護膜を開口するためのエッチ
ング工程と同一工程であることを特徴とする請求項４に
記載の半導体装置の製造方法。 - 【請求項７】 半導体基板にメモリセルを構成するＭＯ
Ｓトランジスタ及び周辺回路を構成するＭＯＳトランジ
スタを形成する工程と、前記メモリセルのビット線と同
時にヒューズを形成する工程と、ヒューズ上にシリコン
酸化膜の第１の絶縁膜を形成する工程と、前記第１の絶
縁膜に凹部を形成し、前記メモリセルの容量素子を構成
する蓄積電極と容量絶縁膜を形成する工程と、全面に前
記容量素子の対向電極を形成するとともに、前記ヒュー
ズ上に前記対向電極の一部でエッチングストッパ膜を形
成する工程と、全面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に前記周辺回路のＭＯＳトランジス
タに接続される第１の金属配線を形成するとともに、前
記第１の金属配線の一部で前記ヒューズ上の領域を囲む
第１の金属膜を形成する工程と、前記第１の金属配線を
覆う絶縁膜と表面の平坦化を図るための塗布膜を含む積
層膜を形成する工程と、前記ヒューズ上の領域で前記第
１の金属膜をマスクにして前記積層膜及び前記第２の絶
縁膜を前記エッチングストッパ膜に達するまでエッチン
グして開口を設ける工程と、前記周辺回路の第１の金属
配線に接続される第２の金属配線を形成するとともに、
前記開口の周囲に前記第２の金属配線の一部で第２の金
属膜を形成する工程と、前記第２の金属膜をマスクにし
て前記開口内に露呈する前記エッチングストッパ膜を除
去してヒューズ切断窓を形成する工程とを含むことを特
徴とする半導体装置の製造方法。 - 【請求項８】 前記積層膜は、シリコン酸化膜の第３の
絶縁膜と、前記第３の絶縁膜上に塗布されかつエッチン
グバックして段差を緩和したＳＯＧ膜と、前記ＳＯＧ膜
の上に形成したシリコン酸化膜の第４の絶縁膜とで構成
される請求項７に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33118298A JP3178438B2 (ja) | 1998-11-20 | 1998-11-20 | 半導体装置及びその製造方法 |
| TW088119697A TW430949B (en) | 1998-11-20 | 1999-11-09 | Semiconductor memory device with fuse cutting performance improved |
| US09/440,464 US6362024B1 (en) | 1998-11-20 | 1999-11-15 | Semiconductor memory device manufacturing method with fuse cutting performance improved |
| KR1019990051447A KR100336952B1 (ko) | 1998-11-20 | 1999-11-19 | 퓨즈 용단 성능을 향상시킨 반도체 기억 장치 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33118298A Expired - Fee Related JP3178438B2 (ja) | 1998-11-20 | 1998-11-20 | 半導体装置及びその製造方法 |
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| Country | Link |
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| JP (1) | JP3178438B2 (ja) |
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|---|---|---|---|---|
| KR100695872B1 (ko) | 2005-06-22 | 2007-03-19 | 삼성전자주식회사 | 반도체 장치의 퓨즈 및 그 형성 방법 |
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| JP4504791B2 (ja) * | 2004-11-24 | 2010-07-14 | パナソニック株式会社 | 半導体回路装置及びその製造方法 |
| US8772156B2 (en) * | 2008-05-09 | 2014-07-08 | International Business Machines Corporation | Methods of fabricating interconnect structures containing various capping materials for electrical fuse and other related applications |
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| JPH0951038A (ja) | 1995-08-07 | 1997-02-18 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| JPH09153552A (ja) * | 1995-11-29 | 1997-06-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100235963B1 (en) * | 1996-12-18 | 1999-12-15 | Hyundai Electronics Ind | Semiconductor memory device and manufacture thereof |
| JPH10256373A (ja) | 1997-03-07 | 1998-09-25 | Seiko Epson Corp | 半導体装置及び半導体装置の製造方法 |
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-
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- 1998-11-20 JP JP33118298A patent/JP3178438B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-09 TW TW088119697A patent/TW430949B/zh not_active IP Right Cessation
- 1999-11-15 US US09/440,464 patent/US6362024B1/en not_active Expired - Lifetime
- 1999-11-19 KR KR1019990051447A patent/KR100336952B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
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| TW430949B (en) | 2001-04-21 |
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