KR100336952B1 - 퓨즈 용단 성능을 향상시킨 반도체 기억 장치 - Google Patents
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Abstract
Description
Claims (20)
- 반도체 기억 장치를 제조하는 방법에 있어서,내부에 적어도 하나의 퓨즈를 갖는 제1 층간 절연막을 형성하는 단계;상기 제1 층간 절연막 상에 에칭 스톱퍼막을 형성하는 단계;상기 에칭 스톱퍼막 상에 제1 층을 형성하는 단계;제1 마스크를 사용하여 상기 제1 층을 상기 에칭 스톱퍼막까지 에칭하는 단계; 및상기 에칭 스톱퍼막을 에칭하여 퓨즈 용단 윈도우를 형성하는 단계를 포함하며,상기 제1 층을 형성하는 상기 단계는:상기 에칭 스톱퍼막 상에 제2 층간 절연막을 형성하는 단계;상기 퓨즈 용단 윈도우의 영역 내에 형성되며 크기가 상기 퓨즈 용단 윈도우보다 더 큰 제1 개구를 갖는 제1 금속막을 형성하는 단계; 및상기 제2 층간 절연막 및 상기 제1 금속막 상에 제3 층간 절연막을 형성하는 단계를 포함하는 방법.
- 삭제
- 제1항에 있어서, 상기 에칭 스톱퍼막은 상기 제2 및 제3 층간 절연막의 재료에 대한 에칭 선택비를 갖는 재료로 형성되는 방법.
- 제1항에 있어서, 상기 제1 층을 에칭하는 상기 단계는:상기 제1 마스크를 사용하여 상기 제3 층간 절연막을 에칭하는 단계; 및제2 마스크로서 상기 제1 금속막을 사용하여 상기 제2 층간 절연막을 에칭하는 단계를 포함하는 방법.
- 제4항에 있어서, 상기 제1 마스크의 크기는 상기 금속막의 상기 제1 개구보다 큰 방법.
- 제4항에 있어서, 상기 에칭 스톱퍼막은 도전성이고, 제2 개구는 상기 제2 층간 절연막의 상기 에칭을 통해 형성되며, 상기 방법은상기 제2 개구의 내부 측벽 상에 제2 금속막을 형성하여 상기 에칭 스톱퍼막을 상기 제1 금속막에 접속시키는 단계; 및제6 층간 절연막을 형성하여 상기 제2 개구의 저부 및 상기 제2 금속막을 덮는 단계를 더 포함하며,상기 에칭 스톱퍼막을 에칭하는 상기 단계는:상기 제6 층간 절연막을 에칭하고 나서 상기 에칭 스톱퍼막을 에칭하여 상기 퓨즈 용단 윈도우를 생성하는 단계를 포함하는 방법.
- 제1항 및 제3항 내지 제6항 중 어느 한 항에 있어서,상기 에칭 스톱퍼막이 형성되기 전에 상기 제1 층간 절연막의 표면을 평탄화시키는 단계를 더 포함하는 방법.
- 제1항 및 제3항 내지 제6항 중 어느 한 항에 있어서, 상기 제1 층간 절연막을 형성하는 상기 단계는:제4 층간 절연막을 형성하는 단계;상기 제4 층간 절연막의 표면을 평탄화시키는 단계;상기 평탄화된 제4 층간 절연막 상에 상기 적어도 하나의 퓨즈를 형성하는 단계; 및상기 적어도 하나의 퓨즈 및 상기 평탄화된 제4 층간 절연막 상에 제5 층간 절연막을 형성하는 단계를 포함하는 방법.
- 제1항 및 제3항 내지 제6항 중 어느 한 항에 있어서, 상기 에칭 스톱퍼막은 폴리실리콘으로 형성되고, 메모리 셀의 커패시터의 전극들 중 하나로서 사용되는 방법.
- 제1항 및 제3항 내지 제6항 중 어느 한 항에 있어서, 상기 에칭 스톱퍼막은 실리콘 질화물로 형성되는 방법.
- 제1항 및 제3항 내지 제6항 중 어느 한 항에 있어서, 상기 에칭 스톱퍼막을 에칭하는 상기 단계는:상기 에칭 스톱퍼막 이외에 상기 제1 층간 절연막을 에칭하여 상기 적어도 하나의 퓨즈 상에서 상기 에칭된 제1 층간 절연막의 막 두께가 1㎛ 이하가 되도록 하는 단계를 포함하는 방법.
- 제11항에 있어서, 다수의 상기 퓨즈가 상기 제1 층간 절연막에 형성되고,상기 에칭 스톱퍼막을 에칭하는 상기 단계는:상기 에칭 스톱퍼막 이외에 상기 제1 층간 절연막을 에칭하여 상기 다수의 퓨즈 상에서 상기 에칭된 제1 층간 절연막의 막 두께의 편차가 0.3㎛ 이하가 되도록 하는 단계를 포함하는 방법.
- 반도체 기억 장치에 있어서,내부에 적어도 하나의 퓨즈를 갖는 제1 층간 절연막;상기 제1 층간 절연막 상에 형성된 에칭 스톱퍼막;상기 에칭 스톱퍼막 상에 형성된 제2 층간 절연막;제1 개구를 갖도록 형성되는 제1 금속막;상기 제2 층간 절연막 및 상기 제1 금속막 상에 형성된 제3 층간 절연막;상기 제3 층간 절연막, 상기 제1 금속막의 상기 제1 개구, 상기 제2 층간 절연막, 및 상기 에칭 스톱퍼막을 통과하도록 형성되는 퓨즈 용단 윈도우; 및상기 퓨즈 용단 윈도우의 내부 측벽 및 상기 제3 층간 절연막을 덮도록 형성되는 제4 층간 절연막을 포함하는 반도체 기억 장치.
- 제13항에 있어서,소스 및 드레인을 구비하며 반도체 기판 상에 형성되는 셀 트랜지스터; 및커패시턴스 층을 개재하는 2개의 전극을 갖고, 상기 셀 트랜지스터의 상기 소스 및 상기 드레인 중 하나에 접속되는 메모리 커패시터를 더 포함하며,상기 에칭 스톱퍼막은 상기 2개의 전극들 중 하나인 반도체 기억 장치.
- 제14항에 있어서,상기 에칭 스톱퍼막 및 상기 제1 금속막을 접속시키도록 상기 퓨즈 용단 윈도우의 상기 내부 측벽에 상기 제4 층간 절연막 아래에 형성되는 제2 금속막을 더 포함하는 반도체 기억 장치.
- 제14항에 있어서, 상기 메모리 커패시터는:상기 제1 층간 절연막에 형성된 오목부의 저부 및 내부 측벽을 덮도록 형성되는 상기 2개의 전극 중 하위 전극;상기 제1 층간 절연막 및 상기 하위 전극을 덮도록 형성되는 상기 커패시턴스 층; 및상기 제1 층간 절연막을 덮도록 형성되는 상기 2개의 전극 중 상위 전극을 포함하는 반도체 기억 장치.
- 제14항에 있어서, 상기 에칭 스톱퍼막은 폴리실리콘으로 형성되는 반도체 기억 장치.
- 제13항에 있어서, 상기 에칭 스톱퍼막은 실리콘 질화물로 형성되는 반도체 기억 장치.
- 제13항에 있어서, 상기 퓨즈 용단 윈도우의 저부 및 상기 적어도 하나의 퓨즈 간의 거리는 1㎛ 이하인 반도체 기억 장치.
- 제19항에 있어서, 다수의 상기 퓨즈가 상기 제1 층간 절연막에 형성되고,상기 퓨즈 용단 윈도우의 상기 저부 및 상기 다수의 퓨즈 간의 상기 거리의 편차는 0.3㎛ 이하인 반도체 기억 장치.
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