KR100336952B1 - 퓨즈 용단 성능을 향상시킨 반도체 기억 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000005520 cutting process Methods 0.000 title description 2
- 239000011229 interlayer Substances 0.000 claims abstract description 142
- 238000005530 etching Methods 0.000 claims abstract description 71
- 239000010410 layer Substances 0.000 claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 claims abstract description 15
- 229910052751 metal Inorganic materials 0.000 claims description 51
- 239000002184 metal Substances 0.000 claims description 51
- 238000000034 method Methods 0.000 claims description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 24
- 229920005591 polysilicon Polymers 0.000 claims description 24
- 239000003990 capacitor Substances 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 238000003860 storage Methods 0.000 claims description 5
- 230000002093 peripheral effect Effects 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000001681 protective effect Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 2
- -1 CF 4 Chemical class 0.000 description 1
- 230000003915 cell function Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010309 melting process Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical class FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
반도체 기억 장치의 제조 방법에 있어서, 내부에 적어도 하나의 퓨즈를 갖는 제1 층간 절연막이 형성된다. 에칭 스톱퍼막이 제2 층간 절연막 상에 형성된다. 제1 층이 에칭 스톱퍼막 상에 형성된다. 제1 층은 제1 마스크를 사용하여 에칭 스톱퍼막까지 에칭된다. 그 다음, 에칭 스톱퍼막이 에칭되어 퓨즈 용단 윈도우를 형성한다.
Description
본 발명은, 퓨즈를 구비하는 용장(redundancy) 회로를 가지고 퓨즈 용단(fuse cutting) 성능이 향상된 반도체 기억 장치에 관한 것이다.
최근 수년간, 반도체 기억 장치의 집적도가 높아지면서 소자의 크기가 소형화되었고, 소자의 결함을 경감시키도록 고려하는 것이 요구되었다. 상기 소자 결함의 경감을 위한 기술에서는, 기억 회로 및 용장 회로가 미리 형성되어, 용장 회로의 소자가 기억 회로의 결함 소자 대신에 사용된다. 퓨즈는 기억 회로로부터 용장 회로로 전환된다.
도 4a 내지 4f는 다음과 같은 공정의 순서로 종래의 반도체 기억 장치를 제조하는 방법을 도시하는 단면도이다. 종래의 반도체 기억 장치의 내부 회로는 메모리 셀 및 퓨즈를 포함한다.
먼저, 도 4a에 도시된 바와 같이, MOS 트랜지스터 Q1를 형성하기 위해, 소자 분리 산화막(101), 메모리 셀 트랜지스터의 게이트 전극으로서의 기능을 하는 워드선(102), 확산 영역(103), 및 확산 영역(104)이 실리콘 기판(100) 상에 형성된다. 이 때, 대출력 MOS 트랜지스터 Q2 또한 주변 회로 (도시되지 않음)에 형성된다.또한, 비트선(106)이, 접점(107)에 의해 메모리 셀의 MOS 트랜지스터 Q1의 확산 영역(103)과 접속되게 하는 방식에 의해, 하부 층간 절연막(105) 상에 텅스텐 규화물(WSi)막으로 형성된다. 퓨즈(108)는 WSi막의 일부로 형성된다. 층간 절연막이 퓨즈(108)를 덮도록 퓨즈(108) 상에 형성된다. 층간 절연막(109)은 하부 층간 절연막(105) 및 퓨즈(108)를 덮는 층간 절연막으로 이루어진다.
다음으로, 도 4b에 도시된 바와 같이, 접점(111)에 의해 메모리 셀의 확산 영역(104)과 접속되는 축적 전극(112)을 형성한 후, 커패시턴스 절연막(113)이 형성되고, 카운터 전극(114)이 폴리실리콘막으로 형성된다. 따라서, 커패시터 소자(C)가 형성된다. 이 때, 폴리실리콘막의 일부가 또한 퓨즈(108)를 덮도록 퓨즈 용단 윈도우용 영역에 에칭 스톱퍼막(115)으로서 형성된다.
다음으로, 도 4c에 도시된 바와 같이, 제2 층간 절연막(116)이 폴리실리콘막(115) 상에 형성된 후, 제2 층간 절연막(116)이 에칭 스톱퍼로서 폴리실리콘막(115)을 사용하여 퓨즈 용단용의 영역 내에 선택적으로 에칭된다. 따라서, 개구(125)가 퓨즈 상에 형성된다.
다음으로, 제1 금속막이 주변 회로 (도시되지 않음)의 MOS 트랜지스터 Q2용으로 형성된다. 이 때, 제1 금속막은 개구(125)를 덮도록 형성되고, 에칭 백된다. 따라서, 제1 금속막(120)은 개구의 내부 측벽 및 주변부를 덮도록 형성된다. 이어서, 개구(125)의 저부에서 노출된 폴리실리콘막(115)의 일부가 에칭되고, 마스크로서 제1 금속막(120)을 사용하여 제거된다.
그 다음, 도 4d에 도시된 바와 같이, 제1 금속막의 표면이 평탄화된다. 즉,실리콘 산화막의 제3 층간 절연막(121)이 형성된 후, 웨이퍼가 회전하는 동안 SOG막(122)이 형성된다. 그 다음, SOG막(122)의 돌출부는 에칭 백법 또는 CMP(chemical mechanical polishing)법에 의해 제거된다. 따라서, 제1 금속층의 표면이 평탄화된다. 또한, 실리콘 산화막의 제4 층간 절연막(123)이 형성된다.
다음으로, 도 4e에 도시된 바와 같이, 제2 금속막(126)이 주변 회로 (도시되지 않음)에 형성된다. 이와 동시에, 제2 금속막(127)이 도 4(c)에 도시된 바와 같은 개구(125) 내에 개구를 갖도록 형성된다. 그 다음, 도 4f에 도시된 바와 같이, 제4 층간 절연막(123), SOG막(122), 및 제3 층간 절연막(121)은, 제1 층간 절연막(109)만이 개구(125) 내의 바로 퓨즈(108) 상에 잔존하도록 개구(125) 내에서 순서대로 에칭된다. 따라서, 제1 층간 절연막(109)만이 퓨즈(108) 상에 존재하도록 퓨즈 용단 윈도우(131)가 형성된다.
이후의 공정들이 생략되더라도, 퓨즈 용단 윈도우(131)에서 노출된 SOG막(122)과 같은 막들을 덮기 위해 도포막 및 보호막이 절연막들로 형성된다는 것을 주의해야 한다.
그러므로, 이러한 방식으로 형성된 퓨즈 용단 윈도우(131)에서, 도 1에 도시된 바와 같이, 제1 층간 절연막(109)이 퓨즈 용단 윈도우(131)의 저부에서 형성되더라도 퓨즈(108)가 확립될 수 있다. 도 1의 점선 화살표로 도시된 바와 같이, 만일 제1 레이저 빔(LB)이 제1 층간 절연막(109)을 통해서 퓨즈(108)에 선택적으로 조사되면, 퓨즈(108)가 레이저 빔(LB)의 에너지에 의해 용단된다. 퓨즈가 용단되더라도, 메모리 셀은 기억 회로로부터 용장 회로로 전환될 수 있다.
한편, 최근 수년간, 고집적 DRAM에서의 메모리 셀 및 퓨즈는 고집적되었다. 다수의 퓨즈가 상술한 바와 같이 병렬로 배열될 때, 어레이 피치는 약 2.5㎛만큼의 적은 값으로 폭이 좁아진다. 이 때문에, 상술한 바와 같이 레이저 빔(LB)을 사용하여 퓨즈를 용단할 때, 레이저 빔은 높은 분해능으로 퓨즈에 조사되어야 한다. 그러나, 반도체 기억 장치를 제조하는 종래의 방법에 있어서, 퓨즈 상에 존재하는 절연막, 즉 제1 층간 절연막(109)의 막 두께를 균일하게 형성시키는 것은 곤란하다. 이 때문에, 도 1에 도시된 바와 같이, 조사된 레이저 빔(LB)의 일부가 제1 층간 절연막(109)의 표면에서 반사되거나 산란되어, 퓨즈(108)에 인접한 퓨즈(108A)에도 레이저 빔(LB)이 조사된다. 따라서, 퓨즈(108)뿐만 아니라 퓨즈(108A)도 용단된다.
또한, 퓨즈(108) 상에 잔존하는 제1 층간 절연막(109)의 막 두께 (하기, 잔존 막 두께로서 언급함)가 위치에 따라 변하기 때문에, 다음과 같은 문제가 발생한다.
즉, 첫번째로, 퓨즈(108)는 때때로 레이저 빔(LB)의 선정된 조사 에너지량으로 용단될 수 없다. 예를 들면, 레이저 빔(LB)의 조사 에너지량이 제1 층간 절연막(109)의 작은 값의 잔존 막 두께에 기초하여 결정되면, 큰 값의 잔존 막 두께를 갖는 제1 층간 절연막(109) 아래에 존재하는 퓨즈(108)는 용단될 수 없다.
두번째로는, 퓨즈(108)의 표면이 선정된 레이저 빔(LB)의 조사로 거칠어지거나, 퓨즈(108) 아래의 소자 영역이 어떤 손상을 입게 되는 경우가 있을 수 있다. 예를 들면, 레이저 빔(LB)의 조사 에너지가 제1 층간 절연막(109)의 큰 값의 잔존 막 두께에 기초하여 결정되면, 작은 값의 잔존 막 두께를 갖는 제1 층간 절연막(109) 아래에 있는 퓨즈(108)는 과잉 가열되어, 퓨즈(108)에 인접한 퓨즈(108A)도 또한 용단된다. 또한, 퓨즈의 인접부가 연소되어, 제1 층간 절연막(109)을 약화시켜서 쉽게 침수된다. 또한, 레이저 빔이 퓨즈 바로 아래에 있는 소자 형성 영역에 도달하여 임의의 손상을 줌으로써 누설 전류를 증가시킨다.
이러한 방식에서, 잔존 막 두께를 균일하게 하는 것은 제조 공정 시 중요한 문제를 발생시킨다.
SOG막의 존재가, 퓨즈(108) 상의 제1 층간 절연막(109)이 평탄할 수 없거나 두께가 균일할 수 없는 원인으로서 간주될 수 있다. 즉, 도 4a 내지 4f에 도시된 제조 공정에 있어서, 에칭 스톱퍼로서 폴리실리콘막(115)을 사용하여 퓨즈(108) 바로 위에 개구(125)를 형성하도록 폴리실리콘막(115) 상에 형성된 제2 층간 절연막(116)이 에칭된다. 이어서, 퓨즈 용단 윈도우(131)를 형성하기 위해, 제3 층간 절연막(121), SOG막(122), 및 제4 층간 절연막(123)을 형성한 다음, 제4 층간 절연막(123), SOG막(122), 및 제3 층간 절연막(121)을 에칭한다.
그러나, SOG막(122)을 형성할 때, 유동성 SOG를 떨어뜨리고, 웨이퍼를 회전시켜 SOG막의 두께를 균일하게 한다. 이 때문에, 웨이퍼의 회전으로 인한 원심력이 개구(125)의 위치에 따라 다르고, SOG막(122)의 막 두께는 균일하게 될 수 없다. 본 발명의 발명자의 실험에 따르면, 제1 층간 절연막(109)의 잔존 막 두께가 얇은 부분에서는 0.9 내지 1.1㎛이고, 두꺼운 부분에서는 1.4 내지 1.6㎛이다. 따라서, 약 0.5㎛의 편차가 동일 웨이퍼에서 관찰된다.
도 4e에 도시된 바와 같이, 에칭 백이 SOG막(122)에서 수행될 때, 개구(125) 내의 퓨즈(108) 상에 잔존하는 SOG막(122)의 상태가 언제나 평탄한 것은 아니다. 그러므로, SOG막(122) 상에 형성된 제4 층간 절연막(123)의 표면은 평탄한 상태가 아니다. 이 때문에, 퓨즈 용단 윈도우(131)를 형성하기 위해 에칭 백이 상기 절연막들에 수행될 때, 제3 층간 절연막(121)의 일부가 제1 층간 절연막(109) 상에 잔존한다. 따라서, 제1 층간 절연막(109)이 불균일한 두께로 에칭된다. 결과적으로, 퓨즈(108) 상에 존재하는 제1 층간 절연막(109)의 표면은 평탄화되지 않는다. 또한, SOG막(122)은 흡습하기에 용이하다. SOG막(122)은 퓨즈 형성 영역의 개구(125)에서 노출된다. 따라서, 그로부터 침수되어 반도체 장치의 안정성을 감소시킨다.
그러므로, 본 발명의 목적은, 퓨즈 상의 절연막의 두께가 퓨즈 용단 윈도우에서 균일하여 퓨즈가 정확하게 용단될 수 있는 반도체 기억 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 한 특징을 달성하기 위해, 반도체 기억 장치의 제조 방법은:
내부에 적어도 하나의 퓨즈를 구비하는 제1 층간 절연막을 형성하는 단계;
상기 제1 층간 절연막 상에 에칭 스톱퍼막을 형성하는 단계;
상기 에칭 스톱퍼막 상에 제1 층을 형성하는 단계;
제1 마스크를 이용하여 상기 에칭 스톱퍼막까지 상기 제1 층을 에칭하는 단계; 및
상기 에칭 스톱퍼막을 에칭하여 퓨즈 용단 윈도우를 생성하는 단계
를 포함한다.
여기서, 제1 층을 형성하기 위해, 제2 층간 절연막이 에칭 스톱퍼막 상에 형성되며, 퓨즈 용단 윈도우용의 영역에 형성되고 퓨즈 용단 윈도우의 크기보다 큰 제1 개구를 갖도록 제1 금속막이 형성되며, 제3 층간 절연막이 제2 층간 절연막 및 제1 금속막 상에 형성된다. 이 경우, 제1 층을 에칭하기 위해, 제3 층간 절연막을 제1 마스크를 사용하여 에칭하고 나서, 제2 마스크로서 제1 금속막을 사용하여 제2 층간 절연막을 에칭한다. 이 경우, 제1 마스크의 크기는 금속막의 제1 개구보다 크다.
또한, 이 제조 방법에 있어서, 제1 층간 절연막의 표면은 에칭 스톱퍼막이 형성되기 전에 평탄화된다.
또한, 제1 층간 절연막을 형성하기 위해, 제4 층간 절연막이 형성되고, 제4 층간 절연막이 평탄화되며, 평탄화된 제4 층간 절연막 상에 적어도 하나의 퓨즈가 형성된다. 그 다음, 제5 층간 절연막이 적어도 하나의 퓨즈 및, 평탄화된 제4 층간 절연막 상에 형성된다.
또한, 에칭 스톱퍼가 도전성일 때, 제2 개구가 제2 층간 절연막의 에칭을 통해 형성되고, 제1 금속막에 에칭 스톱퍼를 접속시키기 위해 제2 금속막이 제2 개구의 내부 측벽 상에 형성되며, 제6 층간 절연막이 제2 개구 및 제2 금속막의 저부를 덮도록 형성된다. 에칭 스톱퍼막을 에칭하는 데 있어서, 제6 층간 절연막 다음에 에칭 스톱퍼막이 에칭되어 퓨즈 용단 윈도우를 생성한다.
또한, 에칭 스톱퍼막이 제2 및 제3 층간 절연막의 재료에 대해 에칭 선택비를 갖는 재료로 형성된다. 에칭 스톱퍼막은 폴리실리콘으로 형성되고, 메모리 셀의 커패시터의 전극들 중 하나로서 사용된다. 대안으로, 에칭 스톱퍼막은 실리콘 질화물로 형성될 수 있다.
에칭 스톱퍼막을 에칭하는 데 있어서, 바람직하게는, 적어도 하나의 퓨즈 상의 에칭된 제1 층간 절연막의 막 두께가 1㎛ 이하이도록, 에칭 스톱퍼막 외에 제1 층간 절연막이 에칭된다. 또한, 바람직하게는, 다수의 퓨즈가 제1 층간 절연막에 형성될 때, 다수의 퓨즈 상의 에칭된 제1 층간 절연막의 막 두께의 편차는 0.3㎛ 이하이다.
본 발명의 다른 특징을 달성하기 위해, 반도체 기억 장치는, 내부에 적어도 하나의 퓨즈를 갖는 제1 층간 절연막, 제1 층간 절연막 상에 형성된 에칭 스톱퍼막, 에칭 스톱퍼막 상에 형성된 제2 층간 절연막, 제1 개구를 갖도록 형성된 제1 금속막, 제2 층간 절연막 및 제1 금속막 상에 형성된 제3 층간 절연막, 제3 층간 절연막, 제1 금속막의 제1 개구, 제2 절연막, 및 에칭 스톱퍼막을 통과하도록 형성된 퓨즈 용단 윈도우, 및 퓨즈 용단 윈도우의 내부 측벽 및 제3 층간 절연막을 덮도록 형성된 제4 층간 절연막을 포함한다.
여기서, 반도체 기억 장치는, 소스 및 드레인을 가지며, 반도체 기판 상에 형성되는 셀 트랜지스터, 커패시턴스층을 개재하기 위한 2개의 전극을 갖고 셀 트랜지스터의 소스 및 드레인 중 하나에 접속된 메모리 커패시터를 더 포함할 수 있다. 에칭 스톱퍼막은 2개의 전극 중 하나인 것이 바람직하다.
또한, 반도체 기억 장치는 에칭 스톱퍼막 및 제1 금속막을 접속시키기 위해퓨즈 용단 윈도우의 내부 측벽의 제4 층간 절연막 아래에 형성되는 제2 금속층을 더 포함할 수 있다.
또한, 메모리 커패시터는, 제1 층간 절연막에 형성된 오목부의 저부 및 내부 측벽을 덮도록 형성되는 2개의 전극 중 하위의 전극, 제1 층간 절연막 및 상기 하위 전극을 덮도록 형성되는 커패시턴스층, 및 제1 층간 절연막을 덮도록 형성되는 2개의 전극 중 상위의 전극을 포함한다.
또한, 바람직하게는, 에칭 스톱퍼막이 폴리실리콘으로 형성된다. 대안으로, 에칭 스톱퍼막은 실리콘 질화물로 형성될 수 있다.
또한, 퓨즈 용단 윈도우의 저부와 적어도 하나의 퓨즈 간의 거리는 1㎛ 이하인 것이 바람직하다. 이 경우, 퓨즈 용단 윈도우의 저부와 다수의 퓨즈 간의 거리 편차는 0.3㎛ 이하인 것이 바람직하다.
도 1은 종래의 반도체 기억 장치의 단면도.
도 2는 본 발명의 실시예에 따른 반도체 기억 장치의 평면도.
도 3a 내지 3g는 본 발명의 제조 방법에 있어서의 실시예에 따른 반도체 기억 장치의 도 2의 선 A-A를 따른 단면도.
도 4a 내지 4f는 종래의 제조 방법에 있어서의 반도체 기억 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 내부 회로
2 : 주변 회로
100 : 실리콘 기판
102 : 워드선
103, 104 : 확산 영역
107 : 접점
108, 111 : 퓨즈
117, 118 : 접점 홀
119 : 제1 금속 배선 패턴
126 : 제2 금속막
130 : 패드 개구
131 : 퓨즈 용단 윈도우
이하, 본 발명의 반도체 기억 장치를 첨부된 도면을 참조하여 설명한다.
도 2는 용장 회로 및 퓨즈를 구비한 반도체 기억 장치의 일례에 대한 평면도이다. 반도체 기억 장치는 메모리 셀을 하나의 소자로서 갖는 DRAM이다. 도 2를 참조하면, 메모리 셀 및 퓨즈를 구비한 내부 회로(1), 및 논리 회로 및 입력/출력 회로와 같은 회로용의 트랜지스터를 구비한 주변 회로(2)가 실리콘 기판(100) 상에 형성된다. 본 실시예에서, 내부 회로(1)는 MOS 트랜지스터들 Q1 및 MOS 트랜지스터 Q1에 각각 접속된 커패시터 소자(C)들을 포함한다. 퓨즈(108)는 기억 회로의 영역 및 용장 회로의 영역 외의 영역에 제공된다. 퓨즈는 레이저 빔으로 조사되어용단됨으로써 메모리 회로의 일부가 용장 회로로 전환된다.
도 3a 내지 3g는, 본 발명의 제조 방법이 도 2에 도시된 DRAM에 적용될 때 그 제조 공정의 순서대로 본 발명의 실시예에 따른 반도체 기억 장치의 단면도이다. 이 도면들은 도 2의 선 A-A를 따른 반도체 장치의 단면도이다. 메모리 셀 및 퓨즈를 구비한 내부 회로(1), 및 입력/출력 회로를 포함하는 주변 회로(2)가 이 도면들에 도시되어 있다는 것을 주의해야 한다. 또한, 동일한 참조 번호 및 기호는, 본 발명과 종래의 반도체 기억 장치를 구분하기 위해, 도 1에 도시된 종래의 반도체 기억 장치와 동일한 구성 성분에 할당된다.
도 3a에 도시된 바와 같이, 실리콘 기판(100)의 표면은 선택적으로 산화되고, 소자 분리 절연막(101)은 장치 영역들을 분할하기 위해 형성된다. 그 다음, 장치 영역 내에서, 게이트 전극(102), 소스 영역, 및 드레인 영역과 같은 확산 영역(103 및 104)이 공지된 제조 방법에 의해 형성된다. 또한, 하부 절연막(105)이 막 두께가 0.2 내지 0.5㎛가 되도록 실리콘 산화막으로 형성된다. 메모리 셀용의 MOS 트랜지스터 Q1는 내부 회로(1)에 형성되고, 입력/출력 회로용 MOS 트랜지스터 Q2는 주변 회로(2)에 형성된다.
다음으로, 텅스텐 규화물(WSi)막이 하부 절연막(105) 상에 형성되고, WSi막은 비트선(106)을 형성하도록 패턴닝된다. 이 때, 접점(107)이 비트선(106)과 확산 영역(103)이 접속되도록 내부 회로(1)의 MOS 트랜지스터 Q1에 형성된다. 또한, 퓨즈(108)는 WSi막의 일부를 사용하여 내부 회로(1)의 소자 분리 절연막(101) 상의 영역에 형성된다. 이 경우, 층간 절연막(105)의 표면은 WSi막이 형성되기 전에 평탄화되는 것이 바람직하다. 그 다음, 층간 절연막(109)은 막 두께가 0.6 내지 1.8㎛인 실리콘 산화막으로 형성되고, 비트선(106), 퓨즈(108), 및 층간 절연막(105)을 덮는다. 층간 절연막의 막 두께는 메모리 셀의 형태에 따라 변한다. 또한, 제1 층간 절연막(109)은 층간 절연막(105)과 이 막(105) 상에 형성된 층간 절연막으로 이루어진다.
다음으로, 도 3b에 도시된 바와 같이, 제1 층간 절연막(109)이 내부 회로(1) 영역의 메모리 셀용의 MOS 트랜지스터 Q1의 확산 영역(104) 위에서 선택적으로 에칭되어 커패서티 오목부(110)를 형성한다. 또한, 접점(111)이 확산 영역(104)에 도달하도록 형성된다. 그 다음, 제1 폴리실리콘막이, 커패서티 오목부(110)을 포함하면서, 제1 층간 절연막(109) 상에 형성된다. 제1 폴리실리콘막은 접점(111)에 의해 확산 영역과 접속된다. 이어서, 크라운(crown)형 축적 전극(112)을 형성하기 위해 제1 폴리실리콘막이 에칭되고 패터닝된다. 그 다음, 커패시턴스막으로서의 실리콘 산화막 및 제2 폴리실리콘막이 형성된다. 이 경우, 실리콘 산화막 및 제2 폴리실리콘막이 형성되기 전에, 제1 층간 절연막(109)이 에칭법 또는 CMP법에 의해 평탄화되는 것이 바람직하다.
또한, 커패서티 절연막(113) 및 카운터 전극(114)을 형성하기 위해 실리콘 산화막 및 제2 폴리실리콘막이 선택적으로 에칭되고 패터닝된다. 따라서, 메모리 셀의 커패시터 소자(C)가 형성된다. 이 때, 제2 폴리실리콘의 일부가 퓨즈 용단 윈도우용의 영역에 잔존하여, 에칭 스톱퍼막(115)으로 퓨즈(108)를 덮는다.
다음으로, 도 3c에 도시된 바와 같이, 제2 층간 절연막(116)이 실리콘 산화막으로 형성된 후, 접점 홀(117 및 118)이 형성된다. 그 다음, 제1 금속막이 형성되고 나서, 소정의 형태로 패턴닝되어 제1 금속 배선 패턴(119)을 형성한다. 이 때, 제1 금속 배선 패턴(119)이 접점(117 및 118)을 통해 주변 회로(2)의 MOS 트랜지스터 Q2의 확산 영역(103 및 104)과 접속된다. 또한, 개구가 내부 회로(1)의 퓨즈(108) 위에 있는 퓨즈 용단 윈도우용의 영역의 제1 금속막의 일부에 형성된다. 따라서, 제1 금속막(120)이 형성된다.
다음으로, 도 3d에 도시된 바와 같이, 제3 층간 절연막(121)이 실리콘 산화막으로 형성되고 난 다음, SOG막(122)이 평탄화를 위한 스핀-코팅에 의해 형성된다. 이어서, SOG막이 에칭 백되거나 CMP법에 의해 마멸(polishing)된다. 그 다음, 제4 층간 절연막(123)이 평탄화된 SOG막(122) 상에 형성된다.
제1 금속 배선 패턴(119) 및 제1 금속막(120)에 기인하여 야기되는 단차가, SOG막(122)을 포함하는 층간 절연막에 의해 완화된다. 따라서, 그 표면이 개략적으로 평탄화된다. 이 때, 퓨즈 용단 윈도우용의 영역에 제1 금속막(120)에 의해 둘러싸인 영역이 오목부를 갖도록 형성되므로, SOG막(122)이 상기 오목부에 잔존한다.
다음으로, 도 3e에 도시된 바와 같이, 주변 회로(2)에서는, SOG막(122)을 포함하는 층간 절연막, 즉 제4 층간 절연막(123), SOG막(122), 및 제3 층간 절연막(121)이 순서대로 선택적으로 에칭된다. 그 다음, 관통 홀(through-hole, 124)이 제1 금속 배선 패턴(119)과 전기적으로 접속되도록 형성된다. 이와 동시에, 내부 회로(1)에서는, SOG막(122) 및 층간 절연막(121 및 123)이, 제1금속막(120)을 마스크로서 사용하여 퓨즈 용단 윈도우용의 영역에서 선택적으로 에칭된다. 이 때, 제4 층간 절연막(123), SOG막(122), 및 제3 층간 절연막(121)에 추가하여 제2 층간 절연막(116)이 에칭된다.
이 경우, 에칭 스톱퍼막으로서의 폴리실리콘막(115)이 제2 층간 절연막(116) 바로 아래에 존재하므로, 폴리실리콘막(115)의 표면에서 에칭이 종료된다. 따라서, 퓨즈 용단 윈도우용의 개구(125)가 형성된다. 여기서, CF4, C2F6, 및 C4F8과 같은 플루오르화탄소가 에칭 가스로서 사용된다. 개구(125)가 제1 금속막(120)을 마스크로서 사용하여 형성되므로, 제4 층간 절연막을 에칭하고 패터닝하는 데 사용되는 마스크를 정확하게 조정할 필요가 없다. 제4 층간 절연막용의 마스크는 제1 금속막(120)의 개구 영역보다 넓은 영역에서 대략적으로 조정되는 것으로 충분하다. 이러한 방식에 의하면, 개구(125)에 형성된 SOG막(122)이 잔존한 부분이 없이 완전하게 제거되어 침수를 방지할 수 있다.
다음으로, 도 3f에 도시된 바와 같이, 주변 회로(2)에서는, 제2 금속막이 형성되고, 드라이 에칭과 같은 이방성 에칭에 의해 소정의 패턴으로 패터닝된다. 따라서, 제1 금속 배선 패턴(119)과 접속된 패드 전극을 포함하는 제2 금속 배선 패턴(126)이 형성된다. 이와 동시에, 제2 금속막이 내부 회로(1)의 퓨즈 용단 윈도우의 내부 측벽을 덮도록 형성된다. 상기 이방성 에칭을 통해, 제2 금속막(127)이 퓨즈 용단 윈도우용의 개구(125)의 내부 측벽 상에 형성된다. 또한, 퓨즈 용단 윈도우용의 개구(125)의 저부에서의 폴리실리콘막(115)이 상기 에칭을 통해 에칭된다. 따라서, 커패시턴스 절연막(113) 또는 제1 층간 절연막(109)이 노출된다.
그 다음, 도 3g에 도시된 바와 같이, 실리콘 산화막의 도포막(128)이, 전 표면 상에 형성되고, 실리콘 질화막의 보호막(129)이 도포막(128) 상에 형성된다. 주변 회로(2)에서는, 도포막(128) 및 보호막(129)이 패드 개구(130)를 형성하도록 선택적으로 에칭된다. 따라서, 제2 금속 배선 패턴(126)의 일부가 패드 전극으로서 형성된다. 또한, 이와 동시에, 내부 회로(1)에서는, 퓨즈 용단 윈도우용의 개구(125) 내의 도포막(128) 및 보호막(129)이 에칭되고 나서, 커패시턴스 절연막(113) 및 제1 층간 절연막(109)이 소정의 막 두께까지 에칭된다. 따라서, 퓨즈 용단 윈도우(131)가 형성된다. 이 때 제1 층간 절연막(109)의 표면이 에칭될 수도 있고, 그렇지 않을 수도 있다는 것을 주의해야 한다.
이러한 방식으로, 반도체 기억 장치가 형성된다. 내부 회로(1)의 퓨즈 용단 윈도우(131)의 구조에 있어서, SOG막(122)이 존재하지 않는 상태에서 도 3f의 공정에서 에칭이 수행된다. 즉, 퓨즈에, 또는 퓨즈 위에 있는 절연막(129, 128, 112, 및 109)이 퓨즈 용단 윈도우(131)를 형성하기 위해 선택적으로 에칭된다. 즉, 폴리실리콘막(115)은, 퓨즈 용단 윈도우(131)용의 영역의 제2 층간 절연막(116)의 바로 아래에서 에칭 스톱퍼로서 존재하므로, 퓨즈 용단 윈도우용의 개구(125)의 저부는, 상기 에칭 공정 후에 SOG막(122)의 표면 상태에 관계없이 표면이 평탄하도록 형성된다. 이는, 폴리실리콘막(115)의 표면이 평탄하기 때문이다. 그러므로, 도 3g의 에칭 공정에서, 완전하게 균일한 평탄한 표면 상태로 퓨즈 용단 윈도우(131)용의 영역에서 에칭이 수행된다. 결과적으로, 퓨즈 용단 윈도우(131)의 저부 표면이 평탄하게 된다. 따라서, 각 퓨즈(108)의 바로 위에 있는 제1 층간 절연막(109)의 막 두께는 균일하다.
레이저 빔이 퓨즈를 용단하기 위해 조사될 때, 도 1에 도시된 제1 층간 절연막(109) 표면 상에서의 레이저 빔의 비정상적인 굴절 및 산란이 방지될 수 있다. 이러한 방식으로는, 그 퓨즈에 인접한 퓨즈들의 용단이 방지될 수 있다. 또한, 목표 퓨즈가 용단되어 용장 회로로 전환될 수 있다.
상기 방법을 적용하면, 잔존 막 두께의 편차가 0.2㎛ 이내로 제한될 수 있다. 그러므로, 종래의 예들과는 달리, 레이저 빔(LB)의 조사 에너지의 부족으로 인해 완전하게 용단되지 않거나, 레이저 빔(LB)의 조사 에너지의 과잉으로 인해 퓨즈의 표면이 균일하지 않게 되는 경우는 없다. 또한, 퓨즈 아래의 장치 영역이 손상 입을 경우도 없다. 결과적으로, 퓨즈의 용단이 바람직한 상태로 수행될 수 있게 되어, 높은 안정성의 반도체 기억 장치를 얻는다. 또한, 레이저 빔으로 퓨즈를 용단하기 위해서는, 잔존 막 두께가 1㎛ 이하인 것이 바람직하다. 또한, 만일 잔존 막 두께의 편차가 0.3㎛ 이내이면, 종래의 예의 문제점들이 해소될 수 있다. 또한, 레이저 용단 공정의 제어가 간소화될 수 있으므로, 잔존 막 두께의 편차가 0.2㎛ 이내인 것이 보다 바람직하다.
본 명세서의 본 실시예에 있어서, 메모리 셀의 커패시터 소자(C)의 카운터 전극(113)으로서의 폴리실리콘막의 일부는 에칭 스톱퍼막(115)로서 기능한다. 그러나, 에칭 스톱퍼막은 카운터 전극(113)으로부터 독립적으로 형성될 수 있다. 이 경우, 에칭 스톱퍼의 재료는 카운터 전극(113)의 재료에 결코 제한되지 않는다.에칭 스톱퍼막의 재료는, 층간 절연막으로서의 실리콘 산화막, 및 퓨즈(108) 바로 위에 형성된 층간 절연막(109)까지 선택적으로 에칭하는 것으로 충분하다. 예를 들어, 에칭 스톱퍼막은 실리콘 질화막으로 형성될 수 있다.
또한, 상기 실시예들에 있어서, 2층 배선 패턴을 갖는 반도체 기억 장치를 설명하였다. 그러나, 본 발명은 다층 배선 패턴을 갖는 반도체 기억 장치에 적용할 수 있다. 이 때, 개구(125)에 대한 에칭 공정은 SOG막이 마지막으로 코팅된 후 수행되는 것이 바람직하다.
상술한 바와 같이, 본 발명의 반도체 기억 장치에 따르면, 퓨즈 용단 윈도우의 저부면이 평탄하게 될 수 있으므로, 다수의 퓨즈 각각의 위에 있는 층간 절연막의 막 두께는 균일하다. 레이저 빔이 퓨즈에 조사되고 퓨즈를 용단할 때, 절연막 표면에서 레이저 빔의 비정상적인 굴절 및 산란과, 인접한 퓨즈의 용단이 방지될 수 있다. 따라서, 목표 퓨즈가 안정적으로 용단되어 용장 회로로 전환될 수 있다.
또한, 본 발명의 제조 방법에 따르면, SOG막의 에칭 시에 하부의 평탄한 에칭 스톱퍼막이 존재한다. 퓨즈 상의 절연막이 선택적으로 에칭되어 결국 퓨즈 용단 윈도우를 형성하는 공정에서, SOG막이 존재하지 않는 상태에 에칭이 수행된다. 그러므로, 퓨즈 상의 절연막의 표면은, SOG막의 표면의 평탄도에 관계없이 에칭 스톱퍼막의 표면을 평탄하게 형성할 수 있다.
Claims (20)
- 반도체 기억 장치를 제조하는 방법에 있어서,내부에 적어도 하나의 퓨즈를 갖는 제1 층간 절연막을 형성하는 단계;상기 제1 층간 절연막 상에 에칭 스톱퍼막을 형성하는 단계;상기 에칭 스톱퍼막 상에 제1 층을 형성하는 단계;제1 마스크를 사용하여 상기 제1 층을 상기 에칭 스톱퍼막까지 에칭하는 단계; 및상기 에칭 스톱퍼막을 에칭하여 퓨즈 용단 윈도우를 형성하는 단계를 포함하며,상기 제1 층을 형성하는 상기 단계는:상기 에칭 스톱퍼막 상에 제2 층간 절연막을 형성하는 단계;상기 퓨즈 용단 윈도우의 영역 내에 형성되며 크기가 상기 퓨즈 용단 윈도우보다 더 큰 제1 개구를 갖는 제1 금속막을 형성하는 단계; 및상기 제2 층간 절연막 및 상기 제1 금속막 상에 제3 층간 절연막을 형성하는 단계를 포함하는 방법.
- 삭제
- 제1항에 있어서, 상기 에칭 스톱퍼막은 상기 제2 및 제3 층간 절연막의 재료에 대한 에칭 선택비를 갖는 재료로 형성되는 방법.
- 제1항에 있어서, 상기 제1 층을 에칭하는 상기 단계는:상기 제1 마스크를 사용하여 상기 제3 층간 절연막을 에칭하는 단계; 및제2 마스크로서 상기 제1 금속막을 사용하여 상기 제2 층간 절연막을 에칭하는 단계를 포함하는 방법.
- 제4항에 있어서, 상기 제1 마스크의 크기는 상기 금속막의 상기 제1 개구보다 큰 방법.
- 제4항에 있어서, 상기 에칭 스톱퍼막은 도전성이고, 제2 개구는 상기 제2 층간 절연막의 상기 에칭을 통해 형성되며, 상기 방법은상기 제2 개구의 내부 측벽 상에 제2 금속막을 형성하여 상기 에칭 스톱퍼막을 상기 제1 금속막에 접속시키는 단계; 및제6 층간 절연막을 형성하여 상기 제2 개구의 저부 및 상기 제2 금속막을 덮는 단계를 더 포함하며,상기 에칭 스톱퍼막을 에칭하는 상기 단계는:상기 제6 층간 절연막을 에칭하고 나서 상기 에칭 스톱퍼막을 에칭하여 상기 퓨즈 용단 윈도우를 생성하는 단계를 포함하는 방법.
- 제1항 및 제3항 내지 제6항 중 어느 한 항에 있어서,상기 에칭 스톱퍼막이 형성되기 전에 상기 제1 층간 절연막의 표면을 평탄화시키는 단계를 더 포함하는 방법.
- 제1항 및 제3항 내지 제6항 중 어느 한 항에 있어서, 상기 제1 층간 절연막을 형성하는 상기 단계는:제4 층간 절연막을 형성하는 단계;상기 제4 층간 절연막의 표면을 평탄화시키는 단계;상기 평탄화된 제4 층간 절연막 상에 상기 적어도 하나의 퓨즈를 형성하는 단계; 및상기 적어도 하나의 퓨즈 및 상기 평탄화된 제4 층간 절연막 상에 제5 층간 절연막을 형성하는 단계를 포함하는 방법.
- 제1항 및 제3항 내지 제6항 중 어느 한 항에 있어서, 상기 에칭 스톱퍼막은 폴리실리콘으로 형성되고, 메모리 셀의 커패시터의 전극들 중 하나로서 사용되는 방법.
- 제1항 및 제3항 내지 제6항 중 어느 한 항에 있어서, 상기 에칭 스톱퍼막은 실리콘 질화물로 형성되는 방법.
- 제1항 및 제3항 내지 제6항 중 어느 한 항에 있어서, 상기 에칭 스톱퍼막을 에칭하는 상기 단계는:상기 에칭 스톱퍼막 이외에 상기 제1 층간 절연막을 에칭하여 상기 적어도 하나의 퓨즈 상에서 상기 에칭된 제1 층간 절연막의 막 두께가 1㎛ 이하가 되도록 하는 단계를 포함하는 방법.
- 제11항에 있어서, 다수의 상기 퓨즈가 상기 제1 층간 절연막에 형성되고,상기 에칭 스톱퍼막을 에칭하는 상기 단계는:상기 에칭 스톱퍼막 이외에 상기 제1 층간 절연막을 에칭하여 상기 다수의 퓨즈 상에서 상기 에칭된 제1 층간 절연막의 막 두께의 편차가 0.3㎛ 이하가 되도록 하는 단계를 포함하는 방법.
- 반도체 기억 장치에 있어서,내부에 적어도 하나의 퓨즈를 갖는 제1 층간 절연막;상기 제1 층간 절연막 상에 형성된 에칭 스톱퍼막;상기 에칭 스톱퍼막 상에 형성된 제2 층간 절연막;제1 개구를 갖도록 형성되는 제1 금속막;상기 제2 층간 절연막 및 상기 제1 금속막 상에 형성된 제3 층간 절연막;상기 제3 층간 절연막, 상기 제1 금속막의 상기 제1 개구, 상기 제2 층간 절연막, 및 상기 에칭 스톱퍼막을 통과하도록 형성되는 퓨즈 용단 윈도우; 및상기 퓨즈 용단 윈도우의 내부 측벽 및 상기 제3 층간 절연막을 덮도록 형성되는 제4 층간 절연막을 포함하는 반도체 기억 장치.
- 제13항에 있어서,소스 및 드레인을 구비하며 반도체 기판 상에 형성되는 셀 트랜지스터; 및커패시턴스 층을 개재하는 2개의 전극을 갖고, 상기 셀 트랜지스터의 상기 소스 및 상기 드레인 중 하나에 접속되는 메모리 커패시터를 더 포함하며,상기 에칭 스톱퍼막은 상기 2개의 전극들 중 하나인 반도체 기억 장치.
- 제14항에 있어서,상기 에칭 스톱퍼막 및 상기 제1 금속막을 접속시키도록 상기 퓨즈 용단 윈도우의 상기 내부 측벽에 상기 제4 층간 절연막 아래에 형성되는 제2 금속막을 더 포함하는 반도체 기억 장치.
- 제14항에 있어서, 상기 메모리 커패시터는:상기 제1 층간 절연막에 형성된 오목부의 저부 및 내부 측벽을 덮도록 형성되는 상기 2개의 전극 중 하위 전극;상기 제1 층간 절연막 및 상기 하위 전극을 덮도록 형성되는 상기 커패시턴스 층; 및상기 제1 층간 절연막을 덮도록 형성되는 상기 2개의 전극 중 상위 전극을 포함하는 반도체 기억 장치.
- 제14항에 있어서, 상기 에칭 스톱퍼막은 폴리실리콘으로 형성되는 반도체 기억 장치.
- 제13항에 있어서, 상기 에칭 스톱퍼막은 실리콘 질화물로 형성되는 반도체 기억 장치.
- 제13항에 있어서, 상기 퓨즈 용단 윈도우의 저부 및 상기 적어도 하나의 퓨즈 간의 거리는 1㎛ 이하인 반도체 기억 장치.
- 제19항에 있어서, 다수의 상기 퓨즈가 상기 제1 층간 절연막에 형성되고,상기 퓨즈 용단 윈도우의 상기 저부 및 상기 다수의 퓨즈 간의 상기 거리의 편차는 0.3㎛ 이하인 반도체 기억 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1998-331182 | 1998-11-20 | ||
| JP33118298A JP3178438B2 (ja) | 1998-11-20 | 1998-11-20 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| KR20000035570A KR20000035570A (ko) | 2000-06-26 |
| KR100336952B1 true KR100336952B1 (ko) | 2002-05-15 |
Family
ID=18240816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990051447A KR100336952B1 (ko) | 1998-11-20 | 1999-11-19 | 퓨즈 용단 성능을 향상시킨 반도체 기억 장치 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6362024B1 (ko) |
| JP (1) | JP3178438B2 (ko) |
| KR (1) | KR100336952B1 (ko) |
| TW (1) | TW430949B (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455378B1 (ko) * | 2002-02-09 | 2004-11-06 | 삼성전자주식회사 | 반도체 소자의 퓨즈 오픈방법 |
| JP4504791B2 (ja) * | 2004-11-24 | 2010-07-14 | パナソニック株式会社 | 半導体回路装置及びその製造方法 |
| KR100695872B1 (ko) | 2005-06-22 | 2007-03-19 | 삼성전자주식회사 | 반도체 장치의 퓨즈 및 그 형성 방법 |
| US8772156B2 (en) * | 2008-05-09 | 2014-07-08 | International Business Machines Corporation | Methods of fabricating interconnect structures containing various capping materials for electrical fuse and other related applications |
| US7956466B2 (en) * | 2008-05-09 | 2011-06-07 | International Business Machines Corporation | Structure for interconnect structure containing various capping materials for electrical fuse and other related applications |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH08125023A (ja) * | 1994-10-28 | 1996-05-17 | Sony Corp | 半導体装置の製造方法 |
| JPH0951038A (ja) * | 1995-08-07 | 1997-02-18 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| KR970030679A (ko) * | 1995-11-29 | 1997-06-26 | 키타오카 타카시 | 반도체 장치 및 그 제조 방법 |
| KR19980048793A (ko) * | 1996-12-18 | 1998-09-15 | 김영환 | 반도체 소자의 미동작 셀 퓨즈 절단방법 |
| JPH10256373A (ja) * | 1997-03-07 | 1998-09-25 | Seiko Epson Corp | 半導体装置及び半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130845A (ja) | 1993-10-29 | 1995-05-19 | Nec Corp | 半導体装置の製造方法 |
| JP3907279B2 (ja) * | 1997-08-26 | 2007-04-18 | 宮城沖電気株式会社 | 半導体装置の製造方法および検査方法 |
| US6174753B1 (en) * | 1999-02-18 | 2001-01-16 | Vanguard International Semiconductor Corporation | Mask reduction process with a method of forming a raised fuse and a fuse window with sidewall passivation |
-
1998
- 1998-11-20 JP JP33118298A patent/JP3178438B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-09 TW TW088119697A patent/TW430949B/zh not_active IP Right Cessation
- 1999-11-15 US US09/440,464 patent/US6362024B1/en not_active Expired - Lifetime
- 1999-11-19 KR KR1019990051447A patent/KR100336952B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0951038A (ja) * | 1995-08-07 | 1997-02-18 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| KR970030679A (ko) * | 1995-11-29 | 1997-06-26 | 키타오카 타카시 | 반도체 장치 및 그 제조 방법 |
| KR19980048793A (ko) * | 1996-12-18 | 1998-09-15 | 김영환 | 반도체 소자의 미동작 셀 퓨즈 절단방법 |
| JPH10256373A (ja) * | 1997-03-07 | 1998-09-25 | Seiko Epson Corp | 半導体装置及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3178438B2 (ja) | 2001-06-18 |
| KR20000035570A (ko) | 2000-06-26 |
| TW430949B (en) | 2001-04-21 |
| JP2000156412A (ja) | 2000-06-06 |
| US6362024B1 (en) | 2002-03-26 |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
Payment date: 20170421 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20180420 Year of fee payment: 17 |
|
| LAPS | Lapse due to unpaid annual fee |