KR970030679A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

퓨즈층(1)을 피복하도록 층간절연층(2)가 형성되고, 퓨즈층(1) 바로위에 위치하는 층간절연층(2)의 표면에는 오목부(2a)가 형성되고, 패시베이션층으로 되는 질화물층(4)는 오목부(2a)의 측벽상에 연장한다. 이렇게 하는 것에 의해서, 내습성을 향상시키고 레이저에 의한 퓨즈블로우가 용이하게 되고 또한 퓨즈주변의 설계기준의 개선도 가능하게 된다는 효과가 얻어진다.

Description

반도체 장치 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도 1은 본 발명의 실시예 1에 있어서의 반도체 장치를 도시한 단면도.

Claims (10)

  1. 용장회로, 상기 용장회로에 접속되는 퓨즈층(1), 상기 퓨즈층(1)을 피복하도록 형성되고 상기 퓨즈층(1) 바로위에 위치하는 표면에 상기 퓨즈층(1)의 평면폭 이상의 크기의 제 1개구폭(W1) 갖는 오목부(2a)가 마련된 층간절연층(2) 및 상기 층간절연층(2)을 피복하도록 형성되고 상기 퓨즈층(1) 바로위에 위치하는 상기 오목부(2a)의 바닥면을 노출시키고 상기 제 1개구폭(W1) 보다 작은 제 2개구폭(W2)을 갖는 제 1개구(4a)가 마련된 패시베이션층(4)을 포함하는 반도체 장치.
  2. 제 1항에 있어서, 상기 오목부(2a) 주위에 위치하는 상기 층간절연층(2) 표면상에는 금속배선층(3)이 형성되고, 상기 패시베이션층(4)은 상기 금속배선층(3)을 피복하고 또한 상기 오목부(2)의 측벽상으로 연장하는 반도체 장치.
  3. 제 1항에 있어서, 상기 패시베이션층(4)은 상기 층간절연층(2)을 피복하도록 형성되고 제 1비유전율을 갖는 제 1절연층(9)과 상기 제 1절연층(9)을 피복하도록 형성되고 상기 제 1비유전율보다 높은 제 2비유전율을 갖는 제 2절연층(4)을 포함하고, 상기 제 1절연층(9)에는 상기 오목부(2a)의 측벽에 접속된 측벽을 갖고 상기 제 1절연층(9)을 관통하는 제 2개구(9a)가 마련되고, 상기 제 2절연층(4)은 상기 제 1절연층(9)과 상기 층간절연층(2) 사이의 계면을 피복하도록 상기 제 2개구(9a)의 측벽상과 상기 오목부(2a)의 측벽상으로 연장하는 반도체 장치.
  4. 제 3항에 있어서, 상기 층간절연층(2)의 표면상에는 상기 오목부(2a)와 간격을 두고 본딩패드층(3a)가 형성되고, 상기 제 1절연층(9)에는 제 3개구폭(W3)을 갖고 상기 본딩패드층(3a)의 표면을 노출시키는 제 3개구(9b)가 마련되고, 상기 제 2절연층(4)은 상기 제 3개구(9b)의 측벽상으로 연장하고, 상기 제 3개구(9b)내에 위치하는 상기 제 2절연층(4)에는 상기 제 3개구폭(W3)보다 작은 제 4개구폭(W4)을 갖고 상기 본딩패드층(3a)의 일부표면을 노출시키는 제 4개구(4b)가 마련되는 반도체 장치.
  5. 용장회로, 상기 용장회로에 접속되는 퓨즈층(1), 상기 퓨즈층(1)을 피복하도록 형성되고 상기 퓨즈층(1) 바로위에 위치하는 상기 퓨즈층(1)의 평면폭 이상의 크기의 제 1개구폭(W1) 갖는 오목부(2a)가 마련된 층간절연층(2) 및 상기 층간절연층(2)을 피복하고 상기 오목부(2a) 의 바닥면의 둘레가장자리부에 도달하도록 상기 오목부(2a)의 측벽상으로 연장하고 상기 퓨즈층(1) 바로위에 위치하는 상기 오목부(2a)의 바닥면을 노출시키는 패시베이션층(4)을 포함하는 반도체 장치.
  6. 기판상에 형성된 층간절연층(2), 상기 층간절연층(2)의 표면상에 형성되는 본딩패드층(3a), 상기 층간 절연층(2)을 피복하고 상기 본딩패드층(3a)의 표면을 노출시키는 제 1개구(9b)가 마련되고 제 1비유전율을 갖는 제 1절연층(9) 및 상기 제 1절연층(9)과 상기 제 1개구(9b)의 측벽을 피복하고 상기 본딩패드층(3a)의 일부표면을 노출시키는 제 2개구(4b)가 마련되고 상기 제 1비유전율 보다 높은 제 2비유전율을 갖는 제 2절연층(4)을 포함하고, 상기 제 1 및 제 2절연층(9, 4)에 의해 패시베이션층(4)이 구성되는 반도체 장치.
  7. 용장회로에 접속되는 퓨즈층(1)을 형성하는 공정, 상기 퓨즈층(1)을 피복하도록 층간절연층(2)을 형성하는 공정, 상기 퓨즈층(1) 바로 위에 위치하는 상기 층간절연층(2)의 표면에 상기 퓨즈층(1)의 평면폭 상기의 크기의 제 1개구폭(W1)을 갖는 오목부(2a)을 형성하는 공정, 상기 오목부(2a)와 상기 층간절연층(2)을 피복하도록 패시베이션층(4)을 형성하는 공정, 상기 패시베이션층(4)상에 제 1개구폭(W1)보다 작은 제 2개구폭(W2)을 갖는 제 1개구(13a)가 상기 퓨즈층(1) 바로위에 마련된 마스크층(7b)을 형성하는 공정 및 상기 마스크층(7b)을 마스크로서 사용해서 상기 패시베이션층(4)을 에칭하는 것에 의해 상기 패시베이션층(4)에 상기 퓨즈층(1) 바로위에 위치하는 상기 오목부(2a)의 바닥면을 노출시키는 제 2개구(4a)를 형성하는 공정을 포함하는 반도체 장치의 제조방법.
  8. 용장회로에 접속되는 퓨즈층(1)을 형성하는 공정, 상기 퓨즈층(1)을 피복하도록 층간절연층(2)을 형성하는 공정, 상기 층간절연층(2)상에 사이 퓨즈층(1)과 겹치지 않도록 본딩패드층(3a)을 형성하는 공정, 상기 본딩패드층(3a)과 상기 층간절연층(2)을 피복하도록 제 1비유전율을 갖고 패시베이션의 일부로 되는 제 1절연층(9)을 형성하는 공정, 상기 퓨즈층(1) 바로 위에 위치하는 상기 제 1절연층(9)을 관통하고 제 1개구폭(W1)을 갖는 제 1개구(9a)와 상기 본딩패드층(3a)의 표면을 선택적으로 노출시키도록 상기 제 1절연층(9)을 관통하는 제 2개구(9b)를 상기 제 1절연층(9)에 형성함과 동시에, 상기 제 1개구(9a)의 측벽에 접속되는 측벽을 갖고 상기 층간절연층(2)내에 바닥면을 갖는 오목부(2a)를 상기 층간절연층(2)의 표면에 형성하는 공정, 상기 제 1 및 제 2개구(9a, 9b)와 상기 오목부(2a)를 피복하도록 상기 제 1절연층(9)상에 상기 제 1비유전율보다 높은 제 2비유전율을 갖고 상기 패시베이션의 일부로 되는 제 2절연층(4)을 형성하는 공정, 상기 제 2절연층(4)상에 상기 제 1개구폭(W1)보다 작은 제 2개구폭(W2)을 갖는 제 3개구(13a)가 상기 퓨즈층(1) 바로 위에 마련되고 상기 제 2개구(9b) 상에 제 4개구(13b)가 마련된 마스크층(7b)을 형성하는 공정 및 상기 마스크층(7b)을 마스크로서 사용해서 상기 제 2절연층(4)을 에칭하는 것에 의해서 상기 퓨즈층(1) 바로 위에 위치하는 상기 오목부(2a)의 바닥면을 노출시키는 제 5개구(4a)와 상기 본딩패드층(3a)의 표면을 선택적으로 노출시키는 제 6개구(4b)을 형성하는 공정을 포함하는 반도체 장치의 제조방법.
  9. 제 8항에 있어서, 상기 제 4개구(13b)의 개구폭은 상기 제 2개구(9b)의 개구폭보다 작아지도록 조정되고, 상기 마스크층(7e)을 형성하는 공정은 상기 제 2개구(9b)의 측벽을 피복하도록 상기 마스크층(7e)을 형성하는 공정을 포함하는 반도체 장치의 제조방법.
  10. 기판상에 층간절연층(2)을 형성하는 공정, 상기 층간절연층(2)의 표면상에 본딩패드층(3a)을 형성하는 공정, 상기 본딩패드층(3a)을 피복하도록 제1비유전율을 갖고 패시베이션층의 일부로 되는 제1절연층(9)을 형성하는 공정, 상기 제1절연층(9)을 선택적으로 에칭하는 것에 의해서 상기 본딩패드층(3a)의 표면을 노출시키고 제1개구폭을 갖는 제1 개구(9b)를 상기 제1절연층(9)에 형성하는 공정, 상기 제1 개구(9b)를 피복하도록 상기 제1절연층(9)상에 상기 제1비유전율 보다 높은 제2비유전율을 갖고 상기 패시베이션층의 일부로 되는 제2절연층(4)을 형성하는 공정, 상기 제1개구폭보다 작은 제2개구폭을 갖는 제2개구(12b)가 상기 제1개구(9b) 바로 위에 마련된 마스크층(7b)을 형성하는 공정 및 상기 마스크층(7e)을 마스크로서 사용해서 상기 제2절연층(4)을 에칭하는 것에 의해 상기 본딩패드층(3a)의 일부를 노출시키는 제3개구(4b)를 형성함과 동시에, 상기 제2절연층(4)에 의해서 상기 제1개구(9b)의 측벽을 피복하는 공정을 포함하는 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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