JPH02215149A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH02215149A JPH02215149A JP1036562A JP3656289A JPH02215149A JP H02215149 A JPH02215149 A JP H02215149A JP 1036562 A JP1036562 A JP 1036562A JP 3656289 A JP3656289 A JP 3656289A JP H02215149 A JPH02215149 A JP H02215149A
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Landscapes
- Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(り産業上の利用分野
本発明は冗長回路を有する半導体記憶装置に関し、特に
ヒユーズ溶断後の耐湿性低下を防止した半導体装置とそ
の製造方法に関する。
ヒユーズ溶断後の耐湿性低下を防止した半導体装置とそ
の製造方法に関する。
(ロ)従来の技術
一般にIC%LSI等の半導体装置はその高密度化、高
速化が近年共々促進されて回路パターンが微細化されて
いるが、パターンの微細化に伴なって製造工程における
異物等により欠陥が生じ易くなる。このため、特にメモ
リ用の半導体装置では、予め救済用の回路(ビット)、
即ち冗長回路を同一半導体基板上に形成すると共に同時
にヒユーズを形成しておき、このヒユーズを適宜切断又
は接続状態とすることにより欠陥回路を冗長回路に切換
え、これにより半導体装置を良品としてその製造歩留り
の向上を図っている(特開昭59−154038)。
速化が近年共々促進されて回路パターンが微細化されて
いるが、パターンの微細化に伴なって製造工程における
異物等により欠陥が生じ易くなる。このため、特にメモ
リ用の半導体装置では、予め救済用の回路(ビット)、
即ち冗長回路を同一半導体基板上に形成すると共に同時
にヒユーズを形成しておき、このヒユーズを適宜切断又
は接続状態とすることにより欠陥回路を冗長回路に切換
え、これにより半導体装置を良品としてその製造歩留り
の向上を図っている(特開昭59−154038)。
一方、半導体装置の多層配線化に伴ない、平坦化技術の
一つとしてBPSG(ボロン・リン・シフケート・グラ
ス)膜を層間絶縁膜の一部に用いる手法が利用されてい
る。このBPSG膜と上記ヒユーズを組み合わせた場合
、その断面構造は第4図に示す如く、フィールド酸化膜
(1)上の酸化膜(2)(3)で挾まれたヒユーズ(4
)の上に層間絶縁膜としてBPSG膜(5)が形成され
、該BPSG膜(5)で平坦化した後、上部をPSG(
リン・シリケート・グラス)膜(6)とシリコン窒化膜
(7)から成るパッシベーション被膜で覆う構造となる
。
一つとしてBPSG(ボロン・リン・シフケート・グラ
ス)膜を層間絶縁膜の一部に用いる手法が利用されてい
る。このBPSG膜と上記ヒユーズを組み合わせた場合
、その断面構造は第4図に示す如く、フィールド酸化膜
(1)上の酸化膜(2)(3)で挾まれたヒユーズ(4
)の上に層間絶縁膜としてBPSG膜(5)が形成され
、該BPSG膜(5)で平坦化した後、上部をPSG(
リン・シリケート・グラス)膜(6)とシリコン窒化膜
(7)から成るパッシベーション被膜で覆う構造となる
。
上記構造で不良ビットの救済を行う場合、ヒユーズ(4
)上の膜厚が厚いのでレーザ光の出力が不足する場合が
ある。そこで第5図に示す如く、ヒユーズ(4)上の被
膜を除去することも考えられた。開孔は、半導体チップ
上の回路と外部とを接続するポンディングパッドの開孔
と同時的に行う。
)上の膜厚が厚いのでレーザ光の出力が不足する場合が
ある。そこで第5図に示す如く、ヒユーズ(4)上の被
膜を除去することも考えられた。開孔は、半導体チップ
上の回路と外部とを接続するポンディングパッドの開孔
と同時的に行う。
(ハ)発明が解決しようとする課題
しかしながら、層間絶縁膜としてBPSG膜(5)を使
用した場合、BPSG膜(5)の吸湿性が極めて高いの
で、従来の構造ではBPSG膜(5)が露出し、これが
半導体装置本体の耐湿性を低下させる欠点があった。
用した場合、BPSG膜(5)の吸湿性が極めて高いの
で、従来の構造ではBPSG膜(5)が露出し、これが
半導体装置本体の耐湿性を低下させる欠点があった。
(ニ)課題を解決するための手段
本発明は上記従来の課題に鑑み成されたもので、ヒユー
ズ(16)上のBPSG膜(17)を選択的に開孔して
ヒユーズ(16)上の膜厚を低減すると共に、この開孔
部(20)を覆うようにして全面にパッシベーション被
膜を形成し、BPSG膜(17)の露出部分をパッシベ
ーション被膜で覆うことにより、従来の耐湿性低下を防
止した半導体装置とその製造方法を提供するものである
。
ズ(16)上のBPSG膜(17)を選択的に開孔して
ヒユーズ(16)上の膜厚を低減すると共に、この開孔
部(20)を覆うようにして全面にパッシベーション被
膜を形成し、BPSG膜(17)の露出部分をパッシベ
ーション被膜で覆うことにより、従来の耐湿性低下を防
止した半導体装置とその製造方法を提供するものである
。
〈*)作用
本発明によれば、ヒユーズ(16)上の膜厚を薄くでき
るので、ヒユーズ<16)の溶断加工を行い易い、しか
も、開孔によって露出するBPSG膜(17)をパッシ
ベーション膜で覆うので、ヒユーズ(16)の溶断前、
溶断後共にBPSG膜(17)が露出することが無く、
従って耐湿性の低下を防止できる。
るので、ヒユーズ<16)の溶断加工を行い易い、しか
も、開孔によって露出するBPSG膜(17)をパッシ
ベーション膜で覆うので、ヒユーズ(16)の溶断前、
溶断後共にBPSG膜(17)が露出することが無く、
従って耐湿性の低下を防止できる。
(へ)実施例
以下に本発明の一実施例を図面を参照して詳細に説明す
る。
る。
第1図Aと第1図Bは夫々本発明のヒユーズを示す平面
図とAA線断面図である。同図において、(11)はシ
リコン半導体基板、(12)は基板(11)表面をLO
CO8法により選択酸化したフィールド酸化膜、(13
)(14)4t CV D酸化膜、(15)は下層に多
結晶シリコン層、上層に金属シリサイド(w−5i等)
から成りMOSFETのゲート電極として流用する1層
目ポリシリコン層から成るGP配線、(16)はリン(
P)を高濃度にドープした2層目ポリシリコン層から成
るヒユーズ、(17)は2層目ポリシリコン層とその上
のアルミ配線(18)層とを層間絶縁するBPSG(ボ
ロン・リン・シリケート・グラス)膜、 (19)はパ
ッシベーション膜の下層を構成するPSG(リン・シリ
ケート・グラス)膜、(20)はヒユーズ(16)上部
のBPSG膜く17)に開けられた開孔部、そして(2
1)はパッシベーション膜の上層を構成する5iN(シ
リコン窒化)膜、(22)はGP配線(15〉とヒユー
ズ(16)とを接続する為のコンタクト孔、(23)は
GP配線(15)とアルミ配線(18)とを接続する為
のフンタクト孔である。
図とAA線断面図である。同図において、(11)はシ
リコン半導体基板、(12)は基板(11)表面をLO
CO8法により選択酸化したフィールド酸化膜、(13
)(14)4t CV D酸化膜、(15)は下層に多
結晶シリコン層、上層に金属シリサイド(w−5i等)
から成りMOSFETのゲート電極として流用する1層
目ポリシリコン層から成るGP配線、(16)はリン(
P)を高濃度にドープした2層目ポリシリコン層から成
るヒユーズ、(17)は2層目ポリシリコン層とその上
のアルミ配線(18)層とを層間絶縁するBPSG(ボ
ロン・リン・シリケート・グラス)膜、 (19)はパ
ッシベーション膜の下層を構成するPSG(リン・シリ
ケート・グラス)膜、(20)はヒユーズ(16)上部
のBPSG膜く17)に開けられた開孔部、そして(2
1)はパッシベーション膜の上層を構成する5iN(シ
リコン窒化)膜、(22)はGP配線(15〉とヒユー
ズ(16)とを接続する為のコンタクト孔、(23)は
GP配線(15)とアルミ配線(18)とを接続する為
のフンタクト孔である。
ヒユーズ(16)は同図に示す通り両端の接続部で広く
中央の切断部分で幅狭にバターニングされ、との幅狭部
分に開孔部(20)が設けられる。2層目ポリシリコン
層とアルミ配線(18)との層間絶縁はCVD酸化膜(
14)とBPSG膜(17)との2層構造で成され、膜
厚減少の為に開孔部(20)はBPSG膜(17)と共
にCVD酸化膜(17)もエツチング除去する。パッシ
ベーション膜は機械的応力が逆方向となるPSG膜(1
9)とSiN膜(21)とを組み合わせることによりア
ルミ配線層(18)のストレスマイグレーションを抑え
た構造とし、やはり膜厚減少の為にBPSG膜(17)
の開孔と共に除去する。
中央の切断部分で幅狭にバターニングされ、との幅狭部
分に開孔部(20)が設けられる。2層目ポリシリコン
層とアルミ配線(18)との層間絶縁はCVD酸化膜(
14)とBPSG膜(17)との2層構造で成され、膜
厚減少の為に開孔部(20)はBPSG膜(17)と共
にCVD酸化膜(17)もエツチング除去する。パッシ
ベーション膜は機械的応力が逆方向となるPSG膜(1
9)とSiN膜(21)とを組み合わせることによりア
ルミ配線層(18)のストレスマイグレーションを抑え
た構造とし、やはり膜厚減少の為にBPSG膜(17)
の開孔と共に除去する。
従って、ファイナルパッシベーション膜であルSiN膜
(21)は開孔部(20)内部におい”CLPCVD膜
(14)、BPSG膜(17)、およびPSG膜(19
)の側面を覆い、且つヒユーズ(16)の上を覆うこと
になる。その後、測定によって不良ビットの有無を検査
し必要に応じてヒユーズ(16)の溶断を行う。
(21)は開孔部(20)内部におい”CLPCVD膜
(14)、BPSG膜(17)、およびPSG膜(19
)の側面を覆い、且つヒユーズ(16)の上を覆うこと
になる。その後、測定によって不良ビットの有無を検査
し必要に応じてヒユーズ(16)の溶断を行う。
以上に説明した本願の構造によれば、ヒユーズ(16)
及び開孔部(20)の側面をSiN膜(21)が覆うの
で、BPSG膜(17)が露出せず、従って全体的に耐
湿性の劣化を招くことが無い構造を提供できる。また、
ヒユーズ(16)上の膜厚がSiN膜(21)の分だけ
で済むので、ヒユーズ(16)の溶断加工を行い易く、
さらには溶断後もBPSG膜(17)が露出しないので
耐湿性劣化が無い。
及び開孔部(20)の側面をSiN膜(21)が覆うの
で、BPSG膜(17)が露出せず、従って全体的に耐
湿性の劣化を招くことが無い構造を提供できる。また、
ヒユーズ(16)上の膜厚がSiN膜(21)の分だけ
で済むので、ヒユーズ(16)の溶断加工を行い易く、
さらには溶断後もBPSG膜(17)が露出しないので
耐湿性劣化が無い。
以下に本願の製造方法をSRAMを例にとり説明する。
先ず第2図Aに示す通り、N型シリコン半導体基板(1
1)の表面を選択酸化してフィールド絶縁膜(12)を
形成し、基板(11)表面のアクティブ領域上にゲート
酸化膜を介して膜厚5000人程の1層目ポリシリコン
層を例えばCVD法により堆積し、これにリンドープと
ホトレジスト処理を行うことによりMOSFETのゲー
ト電極(24)とGP配線(15)を形成する。その後
、ゲート電極(24)をマスクの一部とするセルファラ
イン技術により不純物をイオン注入してソース・ドレイ
ン(25)を形成し、1層目ポリシリコン層と2層目ポ
リシリコン層との層間絶縁膜となるLP−CVD酸化膜
(13)を全面に堆積する。
1)の表面を選択酸化してフィールド絶縁膜(12)を
形成し、基板(11)表面のアクティブ領域上にゲート
酸化膜を介して膜厚5000人程の1層目ポリシリコン
層を例えばCVD法により堆積し、これにリンドープと
ホトレジスト処理を行うことによりMOSFETのゲー
ト電極(24)とGP配線(15)を形成する。その後
、ゲート電極(24)をマスクの一部とするセルファラ
イン技術により不純物をイオン注入してソース・ドレイ
ン(25)を形成し、1層目ポリシリコン層と2層目ポ
リシリコン層との層間絶縁膜となるLP−CVD酸化膜
(13)を全面に堆積する。
次に第2図Bに示す通り、先ずGP配線(15)上にコ
ンタクト孔(22)を開孔し、全面に膜厚2000人程
の2層目のポリシリコン層を例えばCVD法により堆積
する。SRAMの側では、2層目ポリシリコン層は数十
〜数百GΩの負荷抵抗を構成するので、まず全面にリン
(P)をイオン注入して2層目ポリシリコン層の不純物
濃度を前記負荷抵抗の値に対応する不純物濃度とし、続
いて前記負荷抵抗の領域を除いた部分にホトレジスト処
理した酸化膜をマスクとして例えばリン(P)を高濃度
にドープし、そして2層目ポリシリコン層をホトレジス
ト処理することにより、前記負荷抵抗(図示せず)、2
層目ポリシリコン層による低抵抗配線(図示せず)、お
よび2層目ポリシリコン層の低比抵抗の部分によるヒユ
ーズ(16)を形成する。
ンタクト孔(22)を開孔し、全面に膜厚2000人程
の2層目のポリシリコン層を例えばCVD法により堆積
する。SRAMの側では、2層目ポリシリコン層は数十
〜数百GΩの負荷抵抗を構成するので、まず全面にリン
(P)をイオン注入して2層目ポリシリコン層の不純物
濃度を前記負荷抵抗の値に対応する不純物濃度とし、続
いて前記負荷抵抗の領域を除いた部分にホトレジスト処
理した酸化膜をマスクとして例えばリン(P)を高濃度
にドープし、そして2層目ポリシリコン層をホトレジス
ト処理することにより、前記負荷抵抗(図示せず)、2
層目ポリシリコン層による低抵抗配線(図示せず)、お
よび2層目ポリシリコン層の低比抵抗の部分によるヒユ
ーズ(16)を形成する。
次に第2図Cに示す通り、2層目ポリシリコン層とその
上のアルミ配線との層間絶縁膜となる膜厚2〜3千人(
7)LP−CVD酸化膜(14)ト膜厚5〜6千人のB
PSG膜(17)を順次CVD法により堆積する。その
後基板(11)全体に熱処理を加え、BPSG膜(17
)をリフローして表面を平坦化する。
上のアルミ配線との層間絶縁膜となる膜厚2〜3千人(
7)LP−CVD酸化膜(14)ト膜厚5〜6千人のB
PSG膜(17)を順次CVD法により堆積する。その
後基板(11)全体に熱処理を加え、BPSG膜(17
)をリフローして表面を平坦化する。
次に第2図りに示すように、GP配、I!(15)上の
BPSG膜(17)と酸化膜(14)にウェット及びド
ライエッチでコンタクトホール(23)を設け、蒸看又
はスパッタ法によりアルミニウム層を堆積し、これをパ
ターニングすることによりA1配線(18)を形成する
。
BPSG膜(17)と酸化膜(14)にウェット及びド
ライエッチでコンタクトホール(23)を設け、蒸看又
はスパッタ法によりアルミニウム層を堆積し、これをパ
ターニングすることによりA1配線(18)を形成する
。
次に第2図Eに示すように、へ!配線(18)を覆いB
PSG膜(17)上に膜厚O,S〜1.0μのPSG膜
(19)をCVD法により堆積する。
PSG膜(17)上に膜厚O,S〜1.0μのPSG膜
(19)をCVD法により堆積する。
次に第2図Fに示すように、RIE等のドライエツチン
グを利用することにより、ヒユーズ(16)の溶断部分
上に開孔部(20〉を設ける。この工程により、開孔部
(20)の側壁にはBPSG膜(17)が露出する。エ
ツチングは、テーパー形状を作る為にウェット方式十ド
ライ方式を利用しても良い。
グを利用することにより、ヒユーズ(16)の溶断部分
上に開孔部(20〉を設ける。この工程により、開孔部
(20)の側壁にはBPSG膜(17)が露出する。エ
ツチングは、テーパー形状を作る為にウェット方式十ド
ライ方式を利用しても良い。
続いて第2図Gに示すように、PSG膜(19)上に膜
厚o、s 〜i、oaのsiN膜(21)をCVD法に
より堆積する。堆積したSiN膜(21)は、開孔部(
20)内においてヒユーズ(16〉の溶断部分を覆うと
共に、開孔部(20)の側壁に露出したPSG膜(19
)、BPSG膜(17)、および酸化膜(14)を覆う
ように形成される。その後Al配線(18)層で作られ
る図示せぬポンディングパッド上のSiN膜(21)と
PSG膜(19)を外部接続の為に開孔し、このウェハ
ー状態で良・不良の検査を行う。
厚o、s 〜i、oaのsiN膜(21)をCVD法に
より堆積する。堆積したSiN膜(21)は、開孔部(
20)内においてヒユーズ(16〉の溶断部分を覆うと
共に、開孔部(20)の側壁に露出したPSG膜(19
)、BPSG膜(17)、および酸化膜(14)を覆う
ように形成される。その後Al配線(18)層で作られ
る図示せぬポンディングパッド上のSiN膜(21)と
PSG膜(19)を外部接続の為に開孔し、このウェハ
ー状態で良・不良の検査を行う。
そして第2図Hに示すように、上記検査で不良ビットが
発見されると、置換の為に必要なヒユーズ(16)の溶
断部分にSiN膜(21)の上から局所的にレーザ光を
照射し、レーザ光の熱でヒユーズ(16)の多結晶シリ
コンを溶断・蒸発させることによりヒユーズ(16)を
切断する。第3図は同じくヒユーズ(16)切断後のA
A線断面構造を示す、切断部分より開孔部(20)の方
が大きいので、切断後も開孔部(20)の側壁はSiN
膜(21)で覆われたままである。この様にして不良ビ
ットを良品ビットに置換した後、ウェハーのダイシング
、ペレットボンド、およびモールド工程を経て個々の装
置に組立てられる。
発見されると、置換の為に必要なヒユーズ(16)の溶
断部分にSiN膜(21)の上から局所的にレーザ光を
照射し、レーザ光の熱でヒユーズ(16)の多結晶シリ
コンを溶断・蒸発させることによりヒユーズ(16)を
切断する。第3図は同じくヒユーズ(16)切断後のA
A線断面構造を示す、切断部分より開孔部(20)の方
が大きいので、切断後も開孔部(20)の側壁はSiN
膜(21)で覆われたままである。この様にして不良ビ
ットを良品ビットに置換した後、ウェハーのダイシング
、ペレットボンド、およびモールド工程を経て個々の装
置に組立てられる。
上記本願の製造方法によれば、ヒユーズ(16)上に開
孔部(20)を設けてからSiN膜(21)を堆積する
ので、ヒユーズ(16)上の絶縁膜の膜厚をSiN膜(
21)の分だけで済ませることができる。また、ヒユー
ズ(16)溶断後も層間絶縁膜はSiN膜(21)が覆
うので、耐湿性の低下を防ぐことができる。
孔部(20)を設けてからSiN膜(21)を堆積する
ので、ヒユーズ(16)上の絶縁膜の膜厚をSiN膜(
21)の分だけで済ませることができる。また、ヒユー
ズ(16)溶断後も層間絶縁膜はSiN膜(21)が覆
うので、耐湿性の低下を防ぐことができる。
(ト)発明の効果
以上に説明したように、本発明は開孔部(20)を作る
ことによりヒユーズ(16)上をパッシベーション膜だ
けで覆うような構成としたので、レーザ光の照射による
溶断加工を行い易く、従って作業性の向上と製造時間の
短縮ができる利点を有する。
ことによりヒユーズ(16)上をパッシベーション膜だ
けで覆うような構成としたので、レーザ光の照射による
溶断加工を行い易く、従って作業性の向上と製造時間の
短縮ができる利点を有する。
また、開孔部(20)の側壁をパッシベーション膜で覆
うような構成としたので、ヒユーズ(16)の溶断前、
溶断後共にBPSG膜(17)が露出することが無く、
従って耐湿性、信頼性の低下も無い利点をも有する。
うような構成としたので、ヒユーズ(16)の溶断前、
溶断後共にBPSG膜(17)が露出することが無く、
従って耐湿性、信頼性の低下も無い利点をも有する。
第1図Aと第1図Bは夫々本発明を説明する為の平面図
とAA線断面図、第2図A乃至第2図Hと第3図は夫々
本発明の製造方法を説明する為の断面図、第4図と第5
図は夫々従来例を説明する為の断面図である。
とAA線断面図、第2図A乃至第2図Hと第3図は夫々
本発明の製造方法を説明する為の断面図、第4図と第5
図は夫々従来例を説明する為の断面図である。
Claims (3)
- (1)冗長回路およびこれに接続されたヒューズを備え
ると共に、層間絶縁膜の一部又は全部がBPSG(ボロ
ン・リン・シリケート・グラス)膜で構成し上部をパッ
シベーション被膜で覆った半導体装置において、 前記BPSG膜が前記ヒューズ上部で選択的に除去され
、その側面を前記パッシベーション被膜で覆ったことを
特徴とする半導体装置。 - (2)冗長回路およびこれに接続されたヒューズを備え
ると共に、層間絶縁膜の一部又は全部がBPSG(ボロ
ン・リン・シリケート・グラス)膜で構成し上部をパッ
シベーション被膜で覆った半導体装置の製造方法におい
て、 前記BPSG膜を堆積しリフローして平坦化する工程と
、 前記ヒューズ上部のBPSG膜を選択的に除去する工程
と、 全面をパッシベーション被膜で覆う工程と、前記パッシ
ベーション被膜の上からレーザ光を照射して前記ヒュー
ズを溶断する工程とを具備し、前記ヒューズを溶断する
ことにより不良ビット・セルを冗長ビット・セルに置換
することを特徴とする半導体装置の製造方法。 - (3)前記パッシベーション被膜がシリコン窒化膜であ
ることを特徴とする請求項第1項に記載の半導体装置又
は請求項第2項に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1036562A JPH02215149A (ja) | 1989-02-16 | 1989-02-16 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1036562A JPH02215149A (ja) | 1989-02-16 | 1989-02-16 | 半導体装置とその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02215149A true JPH02215149A (ja) | 1990-08-28 |
Family
ID=12473201
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1036562A Pending JPH02215149A (ja) | 1989-02-16 | 1989-02-16 | 半導体装置とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02215149A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0563091A (ja) * | 1991-09-04 | 1993-03-12 | Fujitsu Ltd | 半導体装置 |
US5844295A (en) * | 1995-11-29 | 1998-12-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a fuse and an improved moisture resistance |
US6004834A (en) * | 1995-11-29 | 1999-12-21 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device having a fuse |
WO2001093331A3 (en) * | 2000-05-30 | 2002-07-18 | Infineon Technologies Corp | Fuse link |
JP2016174078A (ja) * | 2015-03-17 | 2016-09-29 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
1989
- 1989-02-16 JP JP1036562A patent/JPH02215149A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0563091A (ja) * | 1991-09-04 | 1993-03-12 | Fujitsu Ltd | 半導体装置 |
US5844295A (en) * | 1995-11-29 | 1998-12-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a fuse and an improved moisture resistance |
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WO2001093331A3 (en) * | 2000-05-30 | 2002-07-18 | Infineon Technologies Corp | Fuse link |
JP2016174078A (ja) * | 2015-03-17 | 2016-09-29 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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