JPS59163859A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59163859A JPS59163859A JP58038509A JP3850983A JPS59163859A JP S59163859 A JPS59163859 A JP S59163859A JP 58038509 A JP58038509 A JP 58038509A JP 3850983 A JP3850983 A JP 3850983A JP S59163859 A JPS59163859 A JP S59163859A
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置の製造方法に係り、特に半導体集積
回路装置内に配設される多結晶シリコン・フユーズの形
成工程に関するものである。
回路装置内に配設される多結晶シリコン・フユーズの形
成工程に関するものである。
Ｆｂ） 技術の背景
大容量のＬＳＩメモリに於ては、予備のビットを適切に
組込み、該予備ピット即ち冗長ビットと不良メイン・ビ
ットとを切換えることにより歩留まりの飛躍的な向上が
画られる。この不良ビットと冗長ビットの切換えには、
信号線例えばビット線、メインビット、冗長ビット相互
間に多結晶シリコン・フユーズを介在せしめておき、所
望の多結晶シリコン・フユーズを溶断することにより不
良メイン・ビットと冗長ビットの切換えを行うフユーズ
溶断方式が用いられる。又アナログＩＣに於けるアナロ
グ信号の出力を調整する回路に使われるインピーダンス
素子のインピーダンスの比を選択するためにも前記同様
のフユーズ溶断方式が用いられる。
組込み、該予備ピット即ち冗長ビットと不良メイン・ビ
ットとを切換えることにより歩留まりの飛躍的な向上が
画られる。この不良ビットと冗長ビットの切換えには、
信号線例えばビット線、メインビット、冗長ビット相互
間に多結晶シリコン・フユーズを介在せしめておき、所
望の多結晶シリコン・フユーズを溶断することにより不
良メイン・ビットと冗長ビットの切換えを行うフユーズ
溶断方式が用いられる。又アナログＩＣに於けるアナロ
グ信号の出力を調整する回路に使われるインピーダンス
素子のインピーダンスの比を選択するためにも前記同様
のフユーズ溶断方式が用いられる。
例えばＬＳＩメモリに於て、上記多結晶シリコン・フユ
ーズはチップの周縁部に配設され、その１個は第１図に
示すような構造に形成される。第１図に於て（イ）はフ
ユーズ領域部分の平面図で、（ロ）はそのＡ−Ａ′矢視
断面図である。即ち多結晶シリコン・フユーズ・パター
ン１は配線（ト１示せず）が接続される端部ＩＴと幅の
狭い溶断部ＩＭとを有してなり、該フユーズ・パターン
１が下層絶縁膜例えば二酸化シリコン（Ｓｉ０２）膜２
上に配設され、該フユーズ・パターン１の上部を覆う例
えばりん珪酸ガラス（ＰＳＧ）膜３に選択的に形成され
た開孔４内に溶断部ＩＭが表出せしめられた構造に形成
される。そして核多結晶シリコン・フユーズばその両端
部ＩＴ間に大電流を加えるか、成るいはその溶断部ＩＭ
にレーザ・ビームを照射することにより、該フーーズ・
パターン１の溶断部ＩＭを溶融飛散させることによって
切断が行われる。（図中５はシリコン基板） （Ｃ）従来技術と問題点 上記のようなフーーズ部構造を形成する際、従来は第２
図（イ）に示すように下層絶縁膜即ち５ｉｎ２膜２上に
多結晶シリコン・フユーズ・パターン１を形成した後、
そ０−゛てＰ Ｓ Ｇからなる層間絶Ｂ膜３ａを形成し
、次いで第２ｆ￥Ｉ（ロ）に示すように層間絶縁膜３ａ
に配線コンタク）・窓６ａ 、 ６ｋ）を形成し、アル
ミニウム（Ａｔ）等から力る配線７を形成し、該配線形
成面−ヒにＰＳＧ等からなる表面保護絶縁膜３ｂを形成
した後、第２図（ハ）に示すように前記表面保護絶縁膜
３１）と層間絶縁膜３ａを貫いてフユーズ・パターン１
の溶断部ＩＭを表出する溶融ンリコン飛散用の開孔４を
形成する方法が甲いられていた。（第２図中５はシリコ
ン基板）しかし上記従来方法に於ては、１〜１．５〔μ
ｍ〕程度の厚さの表面保護絶縁膜３ｈと１〔μｍ〕程度
の厚さの層間絶縁膜３ａとを合わせた２〜２，５（側〕
程度の厚いＰＳＧ膜に溶融シリコン飛散用開孔４のエツ
チングによる形成が一気になされるので、次に示すよう
な種々の問題点を生じ、製造歩留まりや信頼性の低下を
招いてい／こ。
ーズはチップの周縁部に配設され、その１個は第１図に
示すような構造に形成される。第１図に於て（イ）はフ
ユーズ領域部分の平面図で、（ロ）はそのＡ−Ａ′矢視
断面図である。即ち多結晶シリコン・フユーズ・パター
ン１は配線（ト１示せず）が接続される端部ＩＴと幅の
狭い溶断部ＩＭとを有してなり、該フユーズ・パターン
１が下層絶縁膜例えば二酸化シリコン（Ｓｉ０２）膜２
上に配設され、該フユーズ・パターン１の上部を覆う例
えばりん珪酸ガラス（ＰＳＧ）膜３に選択的に形成され
た開孔４内に溶断部ＩＭが表出せしめられた構造に形成
される。そして核多結晶シリコン・フユーズばその両端
部ＩＴ間に大電流を加えるか、成るいはその溶断部ＩＭ
にレーザ・ビームを照射することにより、該フーーズ・
パターン１の溶断部ＩＭを溶融飛散させることによって
切断が行われる。（図中５はシリコン基板） （Ｃ）従来技術と問題点 上記のようなフーーズ部構造を形成する際、従来は第２
図（イ）に示すように下層絶縁膜即ち５ｉｎ２膜２上に
多結晶シリコン・フユーズ・パターン１を形成した後、
そ０−゛てＰ Ｓ Ｇからなる層間絶Ｂ膜３ａを形成し
、次いで第２ｆ￥Ｉ（ロ）に示すように層間絶縁膜３ａ
に配線コンタク）・窓６ａ 、 ６ｋ）を形成し、アル
ミニウム（Ａｔ）等から力る配線７を形成し、該配線形
成面−ヒにＰＳＧ等からなる表面保護絶縁膜３ｂを形成
した後、第２図（ハ）に示すように前記表面保護絶縁膜
３１）と層間絶縁膜３ａを貫いてフユーズ・パターン１
の溶断部ＩＭを表出する溶融ンリコン飛散用の開孔４を
形成する方法が甲いられていた。（第２図中５はシリコ
ン基板）しかし上記従来方法に於ては、１〜１．５〔μ
ｍ〕程度の厚さの表面保護絶縁膜３ｈと１〔μｍ〕程度
の厚さの層間絶縁膜３ａとを合わせた２〜２，５（側〕
程度の厚いＰＳＧ膜に溶融シリコン飛散用開孔４のエツ
チングによる形成が一気になされるので、次に示すよう
な種々の問題点を生じ、製造歩留まりや信頼性の低下を
招いてい／こ。
即ち上記のような厚いＰＳＧ膜を選択エツチングする際
のレジスト・マスク層は、３〔μｍ′３程度に厚く形成
する必要があり、これを一層マスク構３− 造にした場合解像度が低下して充分な開孔精度が得ニ〈
＜、更にレジスト・マスク層のピンホールにより望まし
くない部分のｐ ｓ ａ 膜及びその下部の５ｊ０２膜
が除去される場合がある。前記解像度低下及びピンホー
ルを防止するために二層マスク構造を用いた際には工程
が非常に煩雑化し、しかもレジスト層にクラックが発生
し勝ちになり１、該クラック部のＰＳＧ膜及びその下部
の５ｉｎ２膜がエツチングされてこれら絶縁膜の絶縁性
及び保護性が損なわれる。又厚いＰＳＧ膜に開孔４を形
成するので、同質のエツチング特性を有する下層の５ｊ
−０２膜を開孔４内に残すコントロール・エツチングが
困難で、開孔４内にシリコン基板７が露出する危険性が
大きい等である。
のレジスト・マスク層は、３〔μｍ′３程度に厚く形成
する必要があり、これを一層マスク構３− 造にした場合解像度が低下して充分な開孔精度が得ニ〈
＜、更にレジスト・マスク層のピンホールにより望まし
くない部分のｐ ｓ ａ 膜及びその下部の５ｊ０２膜
が除去される場合がある。前記解像度低下及びピンホー
ルを防止するために二層マスク構造を用いた際には工程
が非常に煩雑化し、しかもレジスト層にクラックが発生
し勝ちになり１、該クラック部のＰＳＧ膜及びその下部
の５ｉｎ２膜がエツチングされてこれら絶縁膜の絶縁性
及び保護性が損なわれる。又厚いＰＳＧ膜に開孔４を形
成するので、同質のエツチング特性を有する下層の５ｊ
−０２膜を開孔４内に残すコントロール・エツチングが
困難で、開孔４内にシリコン基板７が露出する危険性が
大きい等である。
ｉｄ） 発明の目的
本発明は上記問題点に鑑み、ＬＳＩメモリ、アナログＩ
Ｃ等に配設される多結晶シリコン・フユーズ部に於ける
溶融シリコン飛散用開孔の形成に際して、半導体基板面
が露出されずに絶えず絶縁膜によって保護された構造を
有し、且つ該開孔の４− 位置及び大きさを精度よく形成することが可能な製造方
法を提供し、上記半導体ＩＣの歩留廿り及び信頼性を向
上せしめることを目的とする。
Ｃ等に配設される多結晶シリコン・フユーズ部に於ける
溶融シリコン飛散用開孔の形成に際して、半導体基板面
が露出されずに絶えず絶縁膜によって保護された構造を
有し、且つ該開孔の４− 位置及び大きさを精度よく形成することが可能な製造方
法を提供し、上記半導体ＩＣの歩留廿り及び信頼性を向
上せしめることを目的とする。
ｆｅ） 発明の構成
即ち本発明は半導体装置の製造方法に於て、多結晶シリ
コン層よりなるフユーズ・パターンが形成された基体面
上に第１の絶縁膜を形成し、該第１ のｌｔ［に前記フ
ユーズ・パターンの配線接続部及び溶断部を別々に表出
する第１．第２及び第３の開孔を形成し、これら開孔上
にこれら開孔に於てフーーズφパターンに直に接する配
線体パターンを形成し、該配線体形成面上に第２の絶縁
膜を形成し、該第２の絶縁膜に前記フユーズ・パターン
の溶断部上に接する配線体パターン面を選択的に表出す
る第４の開孔を形成し、該第４の開孔内に表出する配線
体パターンを選択的に除去して、該第４の開孔内に前記
フユーズ・パターンの溶断部を表出せしめる工程を有す
ることを特徴とする。
コン層よりなるフユーズ・パターンが形成された基体面
上に第１の絶縁膜を形成し、該第１ のｌｔ［に前記フ
ユーズ・パターンの配線接続部及び溶断部を別々に表出
する第１．第２及び第３の開孔を形成し、これら開孔上
にこれら開孔に於てフーーズφパターンに直に接する配
線体パターンを形成し、該配線体形成面上に第２の絶縁
膜を形成し、該第２の絶縁膜に前記フユーズ・パターン
の溶断部上に接する配線体パターン面を選択的に表出す
る第４の開孔を形成し、該第４の開孔内に表出する配線
体パターンを選択的に除去して、該第４の開孔内に前記
フユーズ・パターンの溶断部を表出せしめる工程を有す
ることを特徴とする。
（ｆ） 発明の実施例
以下本発明の方法を、一実施例について第３図乃至第９
図を用いて詳細に説明する。
図を用いて詳細に説明する。
なお第３図乃至第９図に於て（イ）は工程上面図、（ロ
）はそのＡ −Ａ’矢視工程断面図で、各図には共通の
記号を用いである。
）はそのＡ −Ａ’矢視工程断面図で、各図には共通の
記号を用いである。
本発明の方法によりＬＳＩメモリ、アナログＩＣ等に配
設される多結晶シリコン・フーーズを形成するには、シ
リコン基板上に図示しない多結晶シリコン・ゲート電極
酸るいは多結晶シリコン・キャパシタ電極を形成する際
同時に、第３図に示すように例えばシリコン基板１１面
のフィールド酸化膜１２上に、例えば図に示すような配
線接続部１３Ｔと溶断部１３Ｍを有する厚さ３０００〜
５０００〔Ａ〕程度の多結晶シリコン・フユーズ・パタ
ーン１３を形成する。そして図示し々いトランジスタ形
成領域に通常のイオン注入法等によりソース・ドレイン
領域を形成した後、該トランジスタ領域（図示せず）と
共に上記フーーズ・パターン１３上に、ＰＳＧ層等から
なり厚さ１〔μｍ〕程度の層間絶縁膜１４を化学気相成
長（ＣＶＤ）法により形成する。
設される多結晶シリコン・フーーズを形成するには、シ
リコン基板上に図示しない多結晶シリコン・ゲート電極
酸るいは多結晶シリコン・キャパシタ電極を形成する際
同時に、第３図に示すように例えばシリコン基板１１面
のフィールド酸化膜１２上に、例えば図に示すような配
線接続部１３Ｔと溶断部１３Ｍを有する厚さ３０００〜
５０００〔Ａ〕程度の多結晶シリコン・フユーズ・パタ
ーン１３を形成する。そして図示し々いトランジスタ形
成領域に通常のイオン注入法等によりソース・ドレイン
領域を形成した後、該トランジスタ領域（図示せず）と
共に上記フーーズ・パターン１３上に、ＰＳＧ層等から
なり厚さ１〔μｍ〕程度の層間絶縁膜１４を化学気相成
長（ＣＶＤ）法により形成する。
次いで通常のフォト・リソグラフィ技術を用い、図示し
ないトランジスタ領域等の電極コンタクト窓と同時に、
第４図に示すようにフユーズ・パターン１３上の層間絶
縁膜１４にフユーズ・パターン１３の配線接続部１３Ｔ
を表出する配線接続窓１５ａ 、１５ｂ及び溶断部］、
３Ｍを表出する溶断物質飛散用の第１の開孔１６を形成
する。
ないトランジスタ領域等の電極コンタクト窓と同時に、
第４図に示すようにフユーズ・パターン１３上の層間絶
縁膜１４にフユーズ・パターン１３の配線接続部１３Ｔ
を表出する配線接続窓１５ａ 、１５ｂ及び溶断部］、
３Ｍを表出する溶断物質飛散用の第１の開孔１６を形成
する。
次いでアルミニウム（Ａｔ）の蒸着若しくはスバツタ工
程及びフォト・リソグラフィ工程を経て図示しないトラ
ンジスタ領域等にＡｔ％ｉ極配線全配線する際同時に、
第５図に示すように、フユーズ・パターン１３の上部に
配線接続窓１５ａ、１５ｂ及び第１の開孔１６上を農う
厚さ１〔μｍ′］程度の帯状の１パターン１７形成する
。
程及びフォト・リソグラフィ工程を経て図示しないトラ
ンジスタ領域等にＡｔ％ｉ極配線全配線する際同時に、
第５図に示すように、フユーズ・パターン１３の上部に
配線接続窓１５ａ、１５ｂ及び第１の開孔１６上を農う
厚さ１〔μｍ′］程度の帯状の１パターン１７形成する
。
次いで通常のＣＶＤ法を用い、図示しないトランジスタ
領域等の上部にＰＳＧ等からなる表面保護絶縁膜を形成
する際同時に、第６図に示すようにフユーズ拳パターン
１３形成領域の」二部にも厚さ１〔μｍ〕程度の表面保
護絶縁膜１８を形成する。
領域等の上部にＰＳＧ等からなる表面保護絶縁膜を形成
する際同時に、第６図に示すようにフユーズ拳パターン
１３形成領域の」二部にも厚さ１〔μｍ〕程度の表面保
護絶縁膜１８を形成する。
そして次に該表面保護絶縁膜１８上にレジスト膜７−
１９を形成し、通常のフォト・プロセスを用い該レジス
ト膜１９に、図示しない領域のボンディング・バット形
成用窓と共に、第６図に示すようにフユーズ・パターン
１３の上部にその溶断部１３Ｍの上部領域のみを選択的
に表出する第２の開孔形成用窓２０を形成する、 次いで上記レジスト膜１９をマスクにしフレオン（ＣＦ
４）系の反応ガスを用いる通常のドライエツチング技術
により、第７図に示すようにフユーズ・パターン１３の
溶断部１３Ｍ上の表面保護絶縁膜１８を選択的にエツチ
ング除去し、形成された第２の開孔２１内にＡｔパター
ン１７を選択的に表出させる。この際図示しない領域の
ボンディング・パッドも表出せしめられる。
ト膜１９に、図示しない領域のボンディング・バット形
成用窓と共に、第６図に示すようにフユーズ・パターン
１３の上部にその溶断部１３Ｍの上部領域のみを選択的
に表出する第２の開孔形成用窓２０を形成する、 次いで上記レジスト膜１９をマスクにしフレオン（ＣＦ
４）系の反応ガスを用いる通常のドライエツチング技術
により、第７図に示すようにフユーズ・パターン１３の
溶断部１３Ｍ上の表面保護絶縁膜１８を選択的にエツチ
ング除去し、形成された第２の開孔２１内にＡｔパター
ン１７を選択的に表出させる。この際図示しない領域の
ボンディング・パッドも表出せしめられる。
次いでレジスト膜１９を除去した後、該基板上に前記第
２の開孔２１部のみを選択的に表出する開孔を有するレ
ジスト膜２２を形成し、該レジスト膜２２をマスクにし
硝酸−りん酸系のエツチング液で処理して、第８図に示
すようにフユーズ・パターン１３の溶断部１３Ｍ上のＡ
４パターン１７＝８− を選択的に除去し、表面保護絶縁膜１８に形成されてい
る第２の開孔２１内に層間絶縁膜１４の第１の開孔１６
を介してフユーズ・パターン１３の溶断部１３Ｍを選択
的に表出させる。なおこの工程に於て、Ａｔパターン１
７はフユーズ・パターン１３の上部で切断されＡｔフユ
ーズ配線１７ａ及び１７ｂとなる。
２の開孔２１部のみを選択的に表出する開孔を有するレ
ジスト膜２２を形成し、該レジスト膜２２をマスクにし
硝酸−りん酸系のエツチング液で処理して、第８図に示
すようにフユーズ・パターン１３の溶断部１３Ｍ上のＡ
４パターン１７＝８− を選択的に除去し、表面保護絶縁膜１８に形成されてい
る第２の開孔２１内に層間絶縁膜１４の第１の開孔１６
を介してフユーズ・パターン１３の溶断部１３Ｍを選択
的に表出させる。なおこの工程に於て、Ａｔパターン１
７はフユーズ・パターン１３の上部で切断されＡｔフユ
ーズ配線１７ａ及び１７ｂとなる。
次いでレジスト膜２２を除去し、第９図に示すように表
面保護絶縁膜１８の第２の開孔２１及び該開孔２１内に
表出する層間絶縁膜１４に形成された第１の開孔１６を
介して溶断部１３Ｍが表出せしめられた多結晶シリコン
拳フユーズ・パターン１３が配設されたＬＳＩ、アナロ
グＩＣ等の半導体装置が完成する。
面保護絶縁膜１８の第２の開孔２１及び該開孔２１内に
表出する層間絶縁膜１４に形成された第１の開孔１６を
介して溶断部１３Ｍが表出せしめられた多結晶シリコン
拳フユーズ・パターン１３が配設されたＬＳＩ、アナロ
グＩＣ等の半導体装置が完成する。
（ｇ＋ 発明の詳細
な説明したように、本発明の方法に於ては多結晶シリコ
ン・フユーズの溶断部を表出する開孔を形成する際、層
間絶縁膜］４と表面保護絶縁膜１８は、別の工程に於て
一層ずつ除去される。従ってエツチング・マスクに用い
るレジスト膜は通常の電極コンタクト窓形成等に用いる
ものと同じ厚さで良いので、露光精度が充分に確保でき
る３、又従来技術に於ける溶断部表出工程に対応するの
はＡ４配線体の除去工程であり、従ってこの時のレジス
ト膜も一層構造でよく該レジスト膜にクラックは発生し
ない。更に又表面保護絶縁膜に開孔を形成する際には、
多結晶シリコン・フユーズ・パターン上を広く覆うアル
ミニウム配線体がエツチング・ストッパになる。従って
エツチングのコントロールが極めて容易になると共に、
オーバ・エツチングによりフユーズ溶断部近傍にシリコ
ン基板面が表出せしめられることはなくなる。更に又本
発明の方法に於ては多結晶シリコン・フユーズを形成す
る工程の殆んど総てがトランジスタ等の形成工程と共通
であるので、フユーズを具備した半導体装置の製造工程
が複雑化することはない。
ン・フユーズの溶断部を表出する開孔を形成する際、層
間絶縁膜］４と表面保護絶縁膜１８は、別の工程に於て
一層ずつ除去される。従ってエツチング・マスクに用い
るレジスト膜は通常の電極コンタクト窓形成等に用いる
ものと同じ厚さで良いので、露光精度が充分に確保でき
る３、又従来技術に於ける溶断部表出工程に対応するの
はＡ４配線体の除去工程であり、従ってこの時のレジス
ト膜も一層構造でよく該レジスト膜にクラックは発生し
ない。更に又表面保護絶縁膜に開孔を形成する際には、
多結晶シリコン・フユーズ・パターン上を広く覆うアル
ミニウム配線体がエツチング・ストッパになる。従って
エツチングのコントロールが極めて容易になると共に、
オーバ・エツチングによりフユーズ溶断部近傍にシリコ
ン基板面が表出せしめられることはなくなる。更に又本
発明の方法に於ては多結晶シリコン・フユーズを形成す
る工程の殆んど総てがトランジスタ等の形成工程と共通
であるので、フユーズを具備した半導体装置の製造工程
が複雑化することはない。
以上の利点から本発明によれば、多結晶シリコン・フユ
ーズを具備したＬＳＩメモリやアナログＩＣ等の、製造
歩留まり及び信頼性を向上せしめることができる。
ーズを具備したＬＳＩメモリやアナログＩＣ等の、製造
歩留まり及び信頼性を向上せしめることができる。
なお本発明の方法１．−ｊ ’ ′「＋′１絶縁膜、表
面保護絶縁膜に８１０２ ＋窒化シリコン（Ｓｔ ３Ｎ
４ ）等を用いる場合にも適用できる。
面保護絶縁膜に８１０２ ＋窒化シリコン（Ｓｔ ３Ｎ
４ ）等を用いる場合にも適用できる。
又配線材料にはＡ、／、−８ｉ 、 Ａ７−Ｃｕ等のＡ
ｔ合金を用いても良い。
ｔ合金を用いても良い。
第１図は多結晶シリコン・フユーズの平面図（イ）及び
Ａ、 −Ａ’矢視断面図（ロ）、第２図（イ）乃至（ハ
）は従来の製造方法の工程断面図、第３図乃至第９図は
本発明の方法の工程平面図（イ）及びそのＡ −Ａ’矢
視工程断面図（ロ）である。 図に於て、１１はシリコン基板、１２はフィールド酸化
膜、１３は多結晶シリコン・フユーズ・パターン、１３
Ｍは溶断部、１３Ｔは配線接続部、１４は層間絶縁ＩＩ
Ｊ １５ａ 、１５ｂは配線接続窓、１６は第１の開
孔、１７はアルミニウム・パターン、、１７ａ 、１７
ｂはアルミニウム配線、１８は表面保護絶縁膜、１９．
２２はレジスト膜、２０は第２の開孔形成用窓、２１は
第２の開孔を示す。 −、Ｊ −、Ｊ ＩＪ く（
Ａ、 −Ａ’矢視断面図（ロ）、第２図（イ）乃至（ハ
）は従来の製造方法の工程断面図、第３図乃至第９図は
本発明の方法の工程平面図（イ）及びそのＡ −Ａ’矢
視工程断面図（ロ）である。 図に於て、１１はシリコン基板、１２はフィールド酸化
膜、１３は多結晶シリコン・フユーズ・パターン、１３
Ｍは溶断部、１３Ｔは配線接続部、１４は層間絶縁ＩＩ
Ｊ １５ａ 、１５ｂは配線接続窓、１６は第１の開
孔、１７はアルミニウム・パターン、、１７ａ 、１７
ｂはアルミニウム配線、１８は表面保護絶縁膜、１９．
２２はレジスト膜、２０は第２の開孔形成用窓、２１は
第２の開孔を示す。 −、Ｊ −、Ｊ ＩＪ く（
Claims (1)
- 多結晶シリコン層よりなるフユーズ−パターンが形成さ
れた基体面上に第１の絶縁膜を形成し、該第１の絶縁膜
に前記フユーズ・パターンの配線接続部及び溶断部を別
々に表出する第１．第２及び第３の開孔を形成し、これ
ら開孔上にこれら開孔に於てフーーズ・パターンに直に
接する配線体パターンを形成し、該配線体形成面上に第
２の絶縁膜を形成し、該第２の絶縁膜に前記フユーズ・
パターンの溶断部上に接する配線体パターン面を選択的
に表出する第４の開孔を形成し、該第４の開孔内に表出
する配線体パターンを選択的に除去して、該第４の開孔
内に前記フユーズ・パターンの溶断部を表出せしめる工
程を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58038509A JPS59163859A (ja) | 1983-03-09 | 1983-03-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58038509A JPS59163859A (ja) | 1983-03-09 | 1983-03-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59163859A true JPS59163859A (ja) | 1984-09-14 |
Family
ID=12527231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58038509A Pending JPS59163859A (ja) | 1983-03-09 | 1983-03-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59163859A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6355955A (ja) * | 1986-08-26 | 1988-03-10 | Nec Corp | 半導体装置 |
| US4740485A (en) * | 1986-07-22 | 1988-04-26 | Monolithic Memories, Inc. | Method for forming a fuse |
| JPS6469029A (en) * | 1987-09-10 | 1989-03-15 | Nec Corp | Semiconductor integrated circuit |
-
1983
- 1983-03-09 JP JP58038509A patent/JPS59163859A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4740485A (en) * | 1986-07-22 | 1988-04-26 | Monolithic Memories, Inc. | Method for forming a fuse |
| JPS6355955A (ja) * | 1986-08-26 | 1988-03-10 | Nec Corp | 半導体装置 |
| JPS6469029A (en) * | 1987-09-10 | 1989-03-15 | Nec Corp | Semiconductor integrated circuit |
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