JPS58161361A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58161361A JPS58161361A JP57043746A JP4374682A JPS58161361A JP S58161361 A JPS58161361 A JP S58161361A JP 57043746 A JP57043746 A JP 57043746A JP 4374682 A JP4374682 A JP 4374682A JP S58161361 A JPS58161361 A JP S58161361A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置の製造方法のうち、特に大容量ＬＳ
Ｉメモリの多結晶シリコンヒユーズ形成工程に関するも
のである。
Ｉメモリの多結晶シリコンヒユーズ形成工程に関するも
のである。
（ｂ） 技術の背景
６４にダイナミックＲＡＭなどの大容量Ｌ８Ｉメモリで
は、メモリの総ビット数の劇的な増大に伴なって、冗長
構成が導入されるようになってきた。冗長構成をとれば
、予備のビットを適切に組み込むことによって、歩留が
飛躍的に向上するためである。それは、アレイ状のメモ
リに複数の予備行と複数の予備列とを設け、不良ビット
を含む行や列と、予備の行や列とｔ？１換えるプログラ
ミングが行われ、それには例えば多結晶シリコンヒユー
ズを電気的に溶断する方式が用いられている。
は、メモリの総ビット数の劇的な増大に伴なって、冗長
構成が導入されるようになってきた。冗長構成をとれば
、予備のビットを適切に組み込むことによって、歩留が
飛躍的に向上するためである。それは、アレイ状のメモ
リに複数の予備行と複数の予備列とを設け、不良ビット
を含む行や列と、予備の行や列とｔ？１換えるプログラ
ミングが行われ、それには例えば多結晶シリコンヒユー
ズを電気的に溶断する方式が用いられている。
（Ｑ） 従来技術と問題点
このような多結ｎシリコンヒュース１．ｔ、Ｌ Ｓ Ｉ
チップの周縁部分に複数個設けられて、その１個は例え
ば第１図に示すような多結晶シリコンヒユーズ層１に形
成される。第１図（ａ）はヒユーズ領域部分の平面図、
同図（ｂ）はそのｈへ′断面で、溶断部ＩＭのあるヒユ
ーズ領域には、燐シリケートガラス（Ｐ２Ｏ）膜２が除
去されて露出しており、ヒユーズ層１の両端１１１間に
大電流を加えて溶断するか、あるいはレーザビームを溶
断部ＩＭに照射して溶断する方法でヒユーズ層１を飛散
し、置き換えが行われる。尚、図において８はシリコン
基板４は二酸化シリコン（８ｉｏ＝）膜を示す。
チップの周縁部分に複数個設けられて、その１個は例え
ば第１図に示すような多結晶シリコンヒユーズ層１に形
成される。第１図（ａ）はヒユーズ領域部分の平面図、
同図（ｂ）はそのｈへ′断面で、溶断部ＩＭのあるヒユ
ーズ領域には、燐シリケートガラス（Ｐ２Ｏ）膜２が除
去されて露出しており、ヒユーズ層１の両端１１１間に
大電流を加えて溶断するか、あるいはレーザビームを溶
断部ＩＭに照射して溶断する方法でヒユーズ層１を飛散
し、置き換えが行われる。尚、図において８はシリコン
基板４は二酸化シリコン（８ｉｏ＝）膜を示す。
しかしながら、ＬＳＩチップはチップ製造の最終工程で
、表向にＰＥＧ膜２を被覆するため、その後に図示のよ
うにヒユーズ領域上のＰＥＧ膜２をエツチング除去する
工程が組み込まれる。ところが、ＰＥＧ膜２はその膜厚
が約２μｍ程度と厚くて、しかもシリコン基板８上の絶
縁膜である８ｉｏ□膜４（膜厚数１０００人）と同材質
であるから、同じエツチング剤でエツチングされる。し
たがって、ＰＥＧ膜２をエツチング除去する際に、同材
質の８ｉｏ、膜４もエツチングされて、シリコン基板８
が露出する危険性が大きい。
、表向にＰＥＧ膜２を被覆するため、その後に図示のよ
うにヒユーズ領域上のＰＥＧ膜２をエツチング除去する
工程が組み込まれる。ところが、ＰＥＧ膜２はその膜厚
が約２μｍ程度と厚くて、しかもシリコン基板８上の絶
縁膜である８ｉｏ□膜４（膜厚数１０００人）と同材質
であるから、同じエツチング剤でエツチングされる。し
たがって、ＰＥＧ膜２をエツチング除去する際に、同材
質の８ｉｏ、膜４もエツチングされて、シリコン基板８
が露出する危険性が大きい。
（ｄ） 発明の目的
本発明はこのような欠点を解消させ、ＬＳＩメモリのシ
リコン基板８が露出されることなく、絶えず保護された
構造に形成される製造方法を提案するものである。
リコン基板８が露出されることなく、絶えず保護された
構造に形成される製造方法を提案するものである。
（ｅ） 発明の構成
このような目的は、絶縁膜上に多結晶シリコンヒユーズ
層を形成し、その表面に絶縁膜を形成した後、該ヒユー
ズ領域を被覆する第２の多結晶シリコンを被着し、パタ
ーンニングする工程、次いで、その上面を被覆した絶縁
保護膜をヒユーズ領域のみエツチング除去し、更に露出
した第２の多結晶シリコン層および多結晶シリコンヒユ
ーズ層上の絶縁膜を除去する工程が含まれる製造方法に
よって達成させることができる。
層を形成し、その表面に絶縁膜を形成した後、該ヒユー
ズ領域を被覆する第２の多結晶シリコンを被着し、パタ
ーンニングする工程、次いで、その上面を被覆した絶縁
保護膜をヒユーズ領域のみエツチング除去し、更に露出
した第２の多結晶シリコン層および多結晶シリコンヒユ
ーズ層上の絶縁膜を除去する工程が含まれる製造方法に
よって達成させることができる。
（ｆ） 発明の実施例
以下、一実施例により図面を参照して詳細に説明する。
第２図ないし第１０図は本発明にかかる多結晶シリコン
ヒユーズ層の形成工程を１個のＭ０８トランジスタから
なるメモリセルの形成工程と対比させながら図示した工
程順断面図である。
ヒユーズ層の形成工程を１個のＭ０８トランジスタから
なるメモリセルの形成工程と対比させながら図示した工
程順断面図である。
図において、左側部分がヒユーズ層形成領域１右側部分
がメモリセル形成領域Ｉを示しており、先づ第２図に示
すようにシリコン基板８上にフィールド絶縁膜である８
ｉｏＩｌ膜４（膜厚数１０００ Ａ）を形成し、キャパ
シタ用８ｉｏｇ膜５を生成し、その上に化学気相成長（
（、’ＶＤ ）法にて数１００ＯＡの厚さをもった多結
晶シリコンＪｌ ６を被着し、フォトリソグラフィ技術
を用いてパターソニングして、Ｉ領域にキャパシタ電極
６Ｃを形成すると同時に、■領域にヒユーズ１１１６を
形成する。
がメモリセル形成領域Ｉを示しており、先づ第２図に示
すようにシリコン基板８上にフィールド絶縁膜である８
ｉｏＩｌ膜４（膜厚数１０００ Ａ）を形成し、キャパ
シタ用８ｉｏｇ膜５を生成し、その上に化学気相成長（
（、’ＶＤ ）法にて数１００ＯＡの厚さをもった多結
晶シリコンＪｌ ６を被着し、フォトリソグラフィ技術
を用いてパターソニングして、Ｉ領域にキャパシタ電極
６Ｃを形成すると同時に、■領域にヒユーズ１１１６を
形成する。
次いで、第８図に示すようにキャパシタ用８１０ｇ膜５
の露出した不要部分を除去した後、第４図に示すように
ゲート酸化膜８を生成する。このとき図示のようにキャ
パシタ電極、ヒユーズＩｔ（７）上面にも８１０２膜７
が形成される。
の露出した不要部分を除去した後、第４図に示すように
ゲート酸化膜８を生成する。このとき図示のようにキャ
パシタ電極、ヒユーズＩｔ（７）上面にも８１０２膜７
が形成される。
次いで、第５図に示すように再び（ｃｖｉ））法にて膜
厚数１０００人の多結晶シリコン層９を被着した後第６
図に示すようにフォトリソグラフィ技術を用いて、これ
をパターンニングし、Ｉ領域ではゲート電極９Ｇを形成
すると共に、■領域ではヒユーズ層６を被覆する第２の
多結晶シリコン層９を形成する。
厚数１０００人の多結晶シリコン層９を被着した後第６
図に示すようにフォトリソグラフィ技術を用いて、これ
をパターンニングし、Ｉ領域ではゲート電極９Ｇを形成
すると共に、■領域ではヒユーズ層６を被覆する第２の
多結晶シリコン層９を形成する。
次いで、第７図に示すように置領域では、イオン注入に
よりソース領域を形成した後、ＣＶＤ法により膜厚１ｐ
ｎのＰ８Ｇ膜１０を電極間絶縁膜として被着する。次い
で、第８図に示すように１領域において、再びフォトリ
ソグラフィ技術を用いてパターンニングし、配線用のア
ルミニウム電極１１を形成し、更にその上面にＣＶＤ法
により同じく膜厚１戸のＰ８Ｇ膜１２を被覆する。
よりソース領域を形成した後、ＣＶＤ法により膜厚１ｐ
ｎのＰ８Ｇ膜１０を電極間絶縁膜として被着する。次い
で、第８図に示すように１領域において、再びフォトリ
ソグラフィ技術を用いてパターンニングし、配線用のア
ルミニウム電極１１を形成し、更にその上面にＣＶＤ法
により同じく膜厚１戸のＰ８Ｇ膜１２を被覆する。
然る後、第９図に示すようにヒユーズ領域を窓あけする
が、それにはフォトリソグラフィ技術を用いてレジスト
膜パターン（図示せず）を形成した後、トリフロロメタ
ン（ｃ８Ｆａ）ガスを使用したドライエツチング法によ
り、■領域（ヒユーズ領域）のｐｓｏ膜ｉｏおよびＰ８
Ｇ膜１２をエツチング除去する。次いで第１０図に示す
ように、同じレジスト膜パターンを用いて、四弗化炭素
（ＣＦ４）を用いたドライエツチング法により第２の多
結晶シリコンＩＩ９をエツチング除去し、更に再びＣＥ
１Ｆ８を用いて、ヒユーズ層６上の薄いＰ８Ｇ膜７を除
去して、ヒユーズ層を露出させる。
が、それにはフォトリソグラフィ技術を用いてレジスト
膜パターン（図示せず）を形成した後、トリフロロメタ
ン（ｃ８Ｆａ）ガスを使用したドライエツチング法によ
り、■領域（ヒユーズ領域）のｐｓｏ膜ｉｏおよびＰ８
Ｇ膜１２をエツチング除去する。次いで第１０図に示す
ように、同じレジスト膜パターンを用いて、四弗化炭素
（ＣＦ４）を用いたドライエツチング法により第２の多
結晶シリコンＩＩ９をエツチング除去し、更に再びＣＥ
１Ｆ８を用いて、ヒユーズ層６上の薄いＰ８Ｇ膜７を除
去して、ヒユーズ層を露出させる。
第１１図はヒユーズ領域が形成された平面図を示してお
り、窓あけ部分の周囲に第２の多結晶シリコン１１４９
が若干残存するが、なんら影響はない。
り、窓あけ部分の周囲に第２の多結晶シリコン１１４９
が若干残存するが、なんら影響はない。
このようにして形成すれば、膜厚２Ｆ＋の厚い油膜ｌＯ
と油膜１２とをエツチングしても、第２の多結晶シリコ
ン層９がエツチング阻止Ｊ−となって、８ｉｏＱ膜４が
エツチングされることはなくなる。また、ヒユーズ領域
の第２の多結晶シリコン層９をエツチング除去した後、
ヒユーズ層６表面の１’［膜７をエツチング除去する際
には、その膜厚が２０００人程度と薄いのでエツチング
時間のコントロールが容易となり、８ｉｏ８膜４が過度
にエツチングされて、シリコン基板８が露出されること
がなくなる。
と油膜１２とをエツチングしても、第２の多結晶シリコ
ン層９がエツチング阻止Ｊ−となって、８ｉｏＱ膜４が
エツチングされることはなくなる。また、ヒユーズ領域
の第２の多結晶シリコン層９をエツチング除去した後、
ヒユーズ層６表面の１’［膜７をエツチング除去する際
には、その膜厚が２０００人程度と薄いのでエツチング
時間のコントロールが容易となり、８ｉｏ８膜４が過度
にエツチングされて、シリコン基板８が露出されること
がなくなる。
（ｇ） 発明の効果
以上の実施例から明らかなように、本発明はヒユーズ領
域上のＰ圧膜などの絶縁保護膜を除去する場合に、フィ
ールド絶縁膜をもエツチングしてシリコン基板を露出さ
せることを防止する製造方法である。しかも、実施例の
ように従来の製造工程に追加工程を加えることなく形成
することが可能で、従来法と比べて工数が増加すること
はない。
域上のＰ圧膜などの絶縁保護膜を除去する場合に、フィ
ールド絶縁膜をもエツチングしてシリコン基板を露出さ
せることを防止する製造方法である。しかも、実施例の
ように従来の製造工程に追加工程を加えることなく形成
することが可能で、従来法と比べて工数が増加すること
はない。
したがって、本発明によれば、大容量ＬＳＩメモリは大
気中の不純物、例えば水分やイオンの侵入から保護され
、その信頼性が維持向上するものである。
気中の不純物、例えば水分やイオンの侵入から保護され
、その信頼性が維持向上するものである。
第１図（ａ）および（ｂ）は従来のヒユーズ層の平面図
と断面図、第２図ないし第１０図は本発明にかかる製造
方法の工程順断面図、第１１図はその作成された平面図
である。 図中、１．６はヒユーズ層、２，１０．１２はＰ２Ｏ膜
、８はシリコン基板、４ 、７ 、 ｓ ハ８ｉｏ。 膜、６．９は多結晶シリコン層を示す。 第１図 （α） Ｔ 第２図 第３図 第４図 Ｘ１１１７．−２°＆１゜ 第５図 第６図 第７図 第８図 第９図 第１０図 第１１図 手続補正書…！＆） 昭和 年 月 日 ５８．３．２２ ゛ １、事件の表示 昭和５７年持許願第４３７４６号 ３、補正をする者 事件との関係 特許１１憎ｎ人住所 神奈川県
用崎市中原区１−小１１１中１０１５番地（５２２）名
称富士通株式会社 ４ 代 理 人 住所 神奈川県川崎市中
原区１１ＩＩＨ］中１０１５番地富士通株式会社内 （６４３３）氏名弁理士 松 岡 宏四部電話川崎（０
４４） ７７７−１１１１ （内線２６３０）５、・補
正命令の１１付 昭和 年 月 １１ なし ｆ’６． 補正により増ＩＪＩける発明の数 １７
補正の対象 明ｍ＊全又 明 細 書 １、発明の名称 半導体装置の製造方法 ２、特許請求の範囲 １、絶縁膜上に形成されたヒユーズ層を覆ってエツチン
グ停止層を設け、該エツチング停止層を覆うように絶縁
保ＷＩ７Ｉ膜を形成して、該絶縁保護膜にヒーーズ領域
露出用窓をエツチングにより形成する際に、前記エツチ
ング停止層にて一旦工、チングを停止させ、次いで該エ
ツチング停止層を選択的にエツチング除去して、ヒーー
ズ領域露出用窓を形成する工程を含むことを特徴とする
半導体装置の製造方法。 ２、前記エツチング停止層が電極配線用の導体層から成
４．ことを特徴とする特許請求の範囲第１項に記載の半
導体装置の製造方法。 ３、前記ヒーーズ層と前記導体層から成るエツチング停
止層との間に絶縁薄層を介在させることを特徴とする特
許請求の範囲第２項に記載の半導体装置の製造方法。 ８、補正の内容 別紙の通り ４、前記絶縁保睡膜の形成前に、前記エツチング停止層
を前記ヒーーズ露出用窓形成部において該窓よりは大き
な島状にバターニングしておくことを特徴とする特許請
求の範囲１〜３項のいずれかに記載の半導体装置の製造
方法。 ５、多結晶シリコンヒユーズ形成工程において、絶縁膜
上に多結晶シリコンヒーーズ層を形成し、その表面に絶
縁膜を形成した後、該ヒユーズ領域を被覆する第２の多
結晶シリコン層を被着し、パターンニングする工程、次
いで、その上面を被覆した絶縁保鰻膜のヒユーズ領域上
の部分をエツチング除去し、更に露出した第２の多結晶
シリコン層および多結晶シリコンヒユーズ層上の絶縁膜
を除去する工程が含まれてなることを特徴とする半導体
装置の製造方法。 ３、発明の詳細な説明 （ａ） 発明の技術分野 本発明は半導体装置の製造方法のうち、特に大容１ＬＳ
Ｉメモリの多結晶シリコンヒユーズ形成Ｔ走＝Ｖ嘘しｔ
六也力であスへ （ｂ） 技術の背景 ６４にダイナミックＲＡＭなどの大容量ＬＳＩメモリで
は、メモリの総ビット数の劇的な増大に伴なって、冗長
構成が導入されるようになってきた。冗長構成をとれば
、予備のビットを適切に組み込むことによって、歩留が
飛躍的に向上するためである。それは、アレイ状のメモ
リに複数の予備行と複数の予備列とを設け、不良ビット
を含む行や列と、予備の行や列と置き換えるプログラミ
ングが行われ、それには例えば多結晶シリコンヒーーズ
を電気的に溶断する方式が用いられている。 （ｃ） 従来技術と問題点 このような多結晶シリコンヒーーズは、ＬＳＩチ、フの
周縁部分に複数個設けられて、その１個は例えば第１図
に示すような多結晶シリコンヒユーズ層】に形成される
。第１図（ａ）はヒユーズ領域部分の平面図、同図（ｂ
）はその人に断面で、溶断部ＩＭのあるヒーーズ領域に
は、燐シリケートガラス（Ｐ２Ｏ）膜２が除去されて露
出しており、ヒ−ズ層１の両端ＩＴ間に大電流を加えて
溶断するか、あるいはレーザビームを溶断部ＩＭに照射
して溶断する方法でヒユーズ層１を飛散し、置き換えが
行われる。尚、図において３はシリコン基板４は二酸化
シリコン（Ｓｉｎ２）膜を示す。 しかしながら、Ｌ Ｓ Ｉチップはチップ製造の最終工
程で、表面にＰＳＣ膜２を被覆するため、その後に図示
のようにヒユーズ領域上のＰＳＧ膜２をエツチング除去
する工程が組み込まれる。ところが、ＰＳＧ膜２はその
膜厚が約２μｍ程度と厚くて、しかもシリコン基板３上
の絶縁膜である８ｉ０、膜４（膜厚数１ｏｏｏＡ）と同
材質であるから、同じエツチング剤でエツチングされる
。したがって、ＰＥＧ膜２をエツチング除去する際に、
同材質のＳｉｎ、膜４もエツチングされて、シリコン基
板３が露出する危険性が大きい。 （ｄ） 発明の目的 本発明はこのような欠点を解消させ、ＬＳＩメモリのシ
リコン基板３が露出されることなく、絶えず保護された
構造に形成される製造方法を提案するものである。 ３− （ｅ） 発明の構成 このような目的は本発明によれば、絶縁膜上に形成され
たヒユーズ層を棟ってエツチング停止層゛を設け、該エ
ツチング停止層を榎うように絶縁保護膜を形成して、該
絶縁保護膜にヒユーズ領域露出用窓をエツチングにより
形成する際に、前記エツチング停止層にて一旦工、チ／
グを停止させ、次いで該エツチング停止層を選択的にエ
ツチング除去して、ヒユーズ領域露出用窓を形成する工
程を含むことを特徴とする半導体装置の製造方法によっ
て達成できる。 上記エツチング停止層は電極配線用の導体層で構成する
と製造工程の増加が無く好都合である。 その場合は、ヒーーズ層とエツチング停止用導体層との
間に絶縁薄層を介在させるとよい。そして上記エツチン
グ停止層はヒユーズ露出窓形成部において窓より大きな
島状にパターニングしておけば、これを構成する例えば
導体層は他の領域では電極配線パターンに利用できる。 本発明の更に好ましい態様は、絶縁膜上に多結４− 晶シリコンヒューズ層を形成し、その表面に絶縁膜を形
成した後、核ヒーーズ領域を被覆する第２の多結晶シリ
コンを被着し、パターニングする工程、次いで、その上
面を被覆した絶縁保護膜のヒユーズ領域上の部分をエツ
チング除去１−１更に露出した第２の多結晶シリコン層
および多結晶シリコンヒユーズ層−ヒの絶縁膜を除去す
る工程が含まれる製造方法である。 （ｆ） 発明の実施例 以下、一実施例により図面を参照して詳細に説明する。 第２図ないし第１０図は本発明にかかる多結晶シリコン
ヒーーズ層の形成工程を１個のＭ２Ｓ）ランジスタから
なるメモリナルの形成工程と対比させながら図示した工
程１−析而図である。 図において、左側部分がヒーーズ層形成領斌１右側部分
がメモリセル形成領域■を示しており、先づ第２図に示
すようにシリコン基板３上にフィールド絶縁膜である５
ｉ０２膜４（膜厚数１０００ｋ）を形成（〜、キャパシ
タ用５ｉｎ２膜５を生成し、その上に化学気相成長（Ｃ
ｖＤ）法にて数１００（ｌλの厚さをもった多結晶シリ
コン層６を被潰し、フォトリソグラフィ技術を用いてパ
ターンニングして、Ｉ領域にキャパシタ電極６Ｃを形成
すると同時に、■領域にヒユーズ層６を形成する。 次いで、第３図に示すようにキャパシタ用Ｓｉｎ。 膜５の露出した不要部分を除去した後、第４図に示すよ
うにゲート酸化膜８を生成する。このとき図示のように
キャパシタ電極、ヒユーズ層の上面にも８ｉ０．膜７が
形成される。 次いで、第５図に示すように再び（ＣＶＤ）法にて膜厚
数１００ ＯＡの多結晶−シリコン層９を被着した後第
６図に示すようにフォトリソグラフィ技術を用いて、こ
れをパターンニングし、■領域ではゲート電極９Ｇを形
成すると共に、■領域ではヒユーズ層６を被覆する第２
の多結晶シリコン層９を形成する。 次いで、第７図に示すように■領域では、イオン注入に
よりソース領域を形成した後、ＣＶＤ法により膜厚１μ
ｍのｌ） Ｓ Ｇ膜１０を電極間絶縁膜として被着する
、次いで、第８図に示すように■領域において、再びフ
ォトリソグラフィ技術を用いてパターンニングし、配線
用のアルミニウム電極１１を形成し、更にその上面にＣ
ＶＤ法により同じく膜厚ｌμ屏のＰＥＧ膜１２を被覆す
る。 然る後、第９図に示すようにヒーーズ領域を窓あけする
が、それにはフォトリソグラフィ技術を用いてレジスト
膜パターン（図示せず）を形成した後、トリフロロメタ
ン（ＣＨＦｓ）ガスを使用したドライエツチング法によ
り、置領域（ヒユーズ領域）のＰＳＧ膜ｌＯおよびＰＥ
Ｇ膜１２をエツチング除去する。次いで第１０図に示す
ように、同じレジスト膜パターンを用いて、四弗化炭素
（ＣＦ４）を用いたドライエツチング法により第２の多
結晶シリコン層９をエツチング除去し、更に再びＣＩ（
Ｆ３を用いて、ヒユーズ層６上の薄いＰＥＧ膜７を除去
して、ヒーーズ層を露出させる。上起工、チングはウェ
ットエツチングで行なっても勿論よく、ＰＳＧ膜１０．
１２は例えばＨＦ系エツチング液、多結晶シリコン層９
はアルカリ系エツチング液で各々選択的にエツチングで
きる。 ７− 第１１図はヒーーズ領域が形成された平面図ン示してお
り、窓あけ部分の周囲に第２の多結晶シリコン層９が若
干残存するが、なんら影響はない、。 このようにして形成すれば、膜厚２μｍの厚いＰＳＧ膜
１０とＰＥＧ膜１２とをエツチングしても、第２の多結
晶シリコン層９がエツチング停止層となって、５ｉ０２
膜４がエツチングされることはなくなる。また、ヒユー
ズ領域の第２の多結晶シリコン層９をエツチング除去し
た後、ヒユーズ層６表面の５ｉ０２膜７をエツチング除
去する際には、その膜厚が２０００λ程度と薄、いので
エツチング時間のコントロールが容易となり、ＳｉＯ２
膜４が過度にエツチングされて、シリコン基板３が露出
されることがなくなる。 儲）発明の効果 以上の実施例から明らかなように、本発明はヒユーズ領
域上のＰＥＧ膜などの絶縁保護膜を除去する場合に、フ
ィールド絶縁膜をもエツチングし′Ｃシリコン基板を露
出させることを防止する製造すよでぶ六−１，布も一寧
添侑１のように従来の製造８一 工程に追カロ工程を加えることなく形成することが可能
で、従来法と比べて工数が増加することはない。 したカニって、本発明によれば、大容量ＬＳＩメモリは
大気中の不純物、例えば水分やイオンの侵入から保護さ
れ、その信頼性が維持同上するものである。 司、エツチング停止膜は多結晶シリコン層に限らず、望
化シリコン膜やアルミナ膜等、保椎膜や下地のフィール
ド絶縁膜とエツチング性が異なり選択エツチングが可能
な任意の材料で構成できることは勿論である。またその
選択エツチングのための方法及びエッチャントは周知の
多様な組合せの中力・ら適宜選定できること（グ言うま
でもない。 ４、図面の簡単な説明 第１図（ａ）および（ｂ）は従来のヒーーズ・茜の千甜
図と断面図１．哨２図ないし第１０図は本発明にかかる
製造方法の工程ｌ＠断面図、第１１：図はその作成され
た平面図でちる。 開田、１，６Ｉ″：ｉヒ、−ズ層、２，１０．１２はＰ
２Ｏ膜、３はシリコン基板、４，７．８はＳｔＯ。 膜、６，９は多結晶シリコン層を示す。 −１１＝ ２９７−
と断面図、第２図ないし第１０図は本発明にかかる製造
方法の工程順断面図、第１１図はその作成された平面図
である。 図中、１．６はヒユーズ層、２，１０．１２はＰ２Ｏ膜
、８はシリコン基板、４ 、７ 、 ｓ ハ８ｉｏ。 膜、６．９は多結晶シリコン層を示す。 第１図 （α） Ｔ 第２図 第３図 第４図 Ｘ１１１７．−２°＆１゜ 第５図 第６図 第７図 第８図 第９図 第１０図 第１１図 手続補正書…！＆） 昭和 年 月 日 ５８．３．２２ ゛ １、事件の表示 昭和５７年持許願第４３７４６号 ３、補正をする者 事件との関係 特許１１憎ｎ人住所 神奈川県
用崎市中原区１−小１１１中１０１５番地（５２２）名
称富士通株式会社 ４ 代 理 人 住所 神奈川県川崎市中
原区１１ＩＩＨ］中１０１５番地富士通株式会社内 （６４３３）氏名弁理士 松 岡 宏四部電話川崎（０
４４） ７７７−１１１１ （内線２６３０）５、・補
正命令の１１付 昭和 年 月 １１ なし ｆ’６． 補正により増ＩＪＩける発明の数 １７
補正の対象 明ｍ＊全又 明 細 書 １、発明の名称 半導体装置の製造方法 ２、特許請求の範囲 １、絶縁膜上に形成されたヒユーズ層を覆ってエツチン
グ停止層を設け、該エツチング停止層を覆うように絶縁
保ＷＩ７Ｉ膜を形成して、該絶縁保護膜にヒーーズ領域
露出用窓をエツチングにより形成する際に、前記エツチ
ング停止層にて一旦工、チングを停止させ、次いで該エ
ツチング停止層を選択的にエツチング除去して、ヒーー
ズ領域露出用窓を形成する工程を含むことを特徴とする
半導体装置の製造方法。 ２、前記エツチング停止層が電極配線用の導体層から成
４．ことを特徴とする特許請求の範囲第１項に記載の半
導体装置の製造方法。 ３、前記ヒーーズ層と前記導体層から成るエツチング停
止層との間に絶縁薄層を介在させることを特徴とする特
許請求の範囲第２項に記載の半導体装置の製造方法。 ８、補正の内容 別紙の通り ４、前記絶縁保睡膜の形成前に、前記エツチング停止層
を前記ヒーーズ露出用窓形成部において該窓よりは大き
な島状にバターニングしておくことを特徴とする特許請
求の範囲１〜３項のいずれかに記載の半導体装置の製造
方法。 ５、多結晶シリコンヒユーズ形成工程において、絶縁膜
上に多結晶シリコンヒーーズ層を形成し、その表面に絶
縁膜を形成した後、該ヒユーズ領域を被覆する第２の多
結晶シリコン層を被着し、パターンニングする工程、次
いで、その上面を被覆した絶縁保鰻膜のヒユーズ領域上
の部分をエツチング除去し、更に露出した第２の多結晶
シリコン層および多結晶シリコンヒユーズ層上の絶縁膜
を除去する工程が含まれてなることを特徴とする半導体
装置の製造方法。 ３、発明の詳細な説明 （ａ） 発明の技術分野 本発明は半導体装置の製造方法のうち、特に大容１ＬＳ
Ｉメモリの多結晶シリコンヒユーズ形成Ｔ走＝Ｖ嘘しｔ
六也力であスへ （ｂ） 技術の背景 ６４にダイナミックＲＡＭなどの大容量ＬＳＩメモリで
は、メモリの総ビット数の劇的な増大に伴なって、冗長
構成が導入されるようになってきた。冗長構成をとれば
、予備のビットを適切に組み込むことによって、歩留が
飛躍的に向上するためである。それは、アレイ状のメモ
リに複数の予備行と複数の予備列とを設け、不良ビット
を含む行や列と、予備の行や列と置き換えるプログラミ
ングが行われ、それには例えば多結晶シリコンヒーーズ
を電気的に溶断する方式が用いられている。 （ｃ） 従来技術と問題点 このような多結晶シリコンヒーーズは、ＬＳＩチ、フの
周縁部分に複数個設けられて、その１個は例えば第１図
に示すような多結晶シリコンヒユーズ層】に形成される
。第１図（ａ）はヒユーズ領域部分の平面図、同図（ｂ
）はその人に断面で、溶断部ＩＭのあるヒーーズ領域に
は、燐シリケートガラス（Ｐ２Ｏ）膜２が除去されて露
出しており、ヒ−ズ層１の両端ＩＴ間に大電流を加えて
溶断するか、あるいはレーザビームを溶断部ＩＭに照射
して溶断する方法でヒユーズ層１を飛散し、置き換えが
行われる。尚、図において３はシリコン基板４は二酸化
シリコン（Ｓｉｎ２）膜を示す。 しかしながら、Ｌ Ｓ Ｉチップはチップ製造の最終工
程で、表面にＰＳＣ膜２を被覆するため、その後に図示
のようにヒユーズ領域上のＰＳＧ膜２をエツチング除去
する工程が組み込まれる。ところが、ＰＳＧ膜２はその
膜厚が約２μｍ程度と厚くて、しかもシリコン基板３上
の絶縁膜である８ｉ０、膜４（膜厚数１ｏｏｏＡ）と同
材質であるから、同じエツチング剤でエツチングされる
。したがって、ＰＥＧ膜２をエツチング除去する際に、
同材質のＳｉｎ、膜４もエツチングされて、シリコン基
板３が露出する危険性が大きい。 （ｄ） 発明の目的 本発明はこのような欠点を解消させ、ＬＳＩメモリのシ
リコン基板３が露出されることなく、絶えず保護された
構造に形成される製造方法を提案するものである。 ３− （ｅ） 発明の構成 このような目的は本発明によれば、絶縁膜上に形成され
たヒユーズ層を棟ってエツチング停止層゛を設け、該エ
ツチング停止層を榎うように絶縁保護膜を形成して、該
絶縁保護膜にヒユーズ領域露出用窓をエツチングにより
形成する際に、前記エツチング停止層にて一旦工、チ／
グを停止させ、次いで該エツチング停止層を選択的にエ
ツチング除去して、ヒユーズ領域露出用窓を形成する工
程を含むことを特徴とする半導体装置の製造方法によっ
て達成できる。 上記エツチング停止層は電極配線用の導体層で構成する
と製造工程の増加が無く好都合である。 その場合は、ヒーーズ層とエツチング停止用導体層との
間に絶縁薄層を介在させるとよい。そして上記エツチン
グ停止層はヒユーズ露出窓形成部において窓より大きな
島状にパターニングしておけば、これを構成する例えば
導体層は他の領域では電極配線パターンに利用できる。 本発明の更に好ましい態様は、絶縁膜上に多結４− 晶シリコンヒューズ層を形成し、その表面に絶縁膜を形
成した後、核ヒーーズ領域を被覆する第２の多結晶シリ
コンを被着し、パターニングする工程、次いで、その上
面を被覆した絶縁保護膜のヒユーズ領域上の部分をエツ
チング除去１−１更に露出した第２の多結晶シリコン層
および多結晶シリコンヒユーズ層−ヒの絶縁膜を除去す
る工程が含まれる製造方法である。 （ｆ） 発明の実施例 以下、一実施例により図面を参照して詳細に説明する。 第２図ないし第１０図は本発明にかかる多結晶シリコン
ヒーーズ層の形成工程を１個のＭ２Ｓ）ランジスタから
なるメモリナルの形成工程と対比させながら図示した工
程１−析而図である。 図において、左側部分がヒーーズ層形成領斌１右側部分
がメモリセル形成領域■を示しており、先づ第２図に示
すようにシリコン基板３上にフィールド絶縁膜である５
ｉ０２膜４（膜厚数１０００ｋ）を形成（〜、キャパシ
タ用５ｉｎ２膜５を生成し、その上に化学気相成長（Ｃ
ｖＤ）法にて数１００（ｌλの厚さをもった多結晶シリ
コン層６を被潰し、フォトリソグラフィ技術を用いてパ
ターンニングして、Ｉ領域にキャパシタ電極６Ｃを形成
すると同時に、■領域にヒユーズ層６を形成する。 次いで、第３図に示すようにキャパシタ用Ｓｉｎ。 膜５の露出した不要部分を除去した後、第４図に示すよ
うにゲート酸化膜８を生成する。このとき図示のように
キャパシタ電極、ヒユーズ層の上面にも８ｉ０．膜７が
形成される。 次いで、第５図に示すように再び（ＣＶＤ）法にて膜厚
数１００ ＯＡの多結晶−シリコン層９を被着した後第
６図に示すようにフォトリソグラフィ技術を用いて、こ
れをパターンニングし、■領域ではゲート電極９Ｇを形
成すると共に、■領域ではヒユーズ層６を被覆する第２
の多結晶シリコン層９を形成する。 次いで、第７図に示すように■領域では、イオン注入に
よりソース領域を形成した後、ＣＶＤ法により膜厚１μ
ｍのｌ） Ｓ Ｇ膜１０を電極間絶縁膜として被着する
、次いで、第８図に示すように■領域において、再びフ
ォトリソグラフィ技術を用いてパターンニングし、配線
用のアルミニウム電極１１を形成し、更にその上面にＣ
ＶＤ法により同じく膜厚ｌμ屏のＰＥＧ膜１２を被覆す
る。 然る後、第９図に示すようにヒーーズ領域を窓あけする
が、それにはフォトリソグラフィ技術を用いてレジスト
膜パターン（図示せず）を形成した後、トリフロロメタ
ン（ＣＨＦｓ）ガスを使用したドライエツチング法によ
り、置領域（ヒユーズ領域）のＰＳＧ膜ｌＯおよびＰＥ
Ｇ膜１２をエツチング除去する。次いで第１０図に示す
ように、同じレジスト膜パターンを用いて、四弗化炭素
（ＣＦ４）を用いたドライエツチング法により第２の多
結晶シリコン層９をエツチング除去し、更に再びＣＩ（
Ｆ３を用いて、ヒユーズ層６上の薄いＰＥＧ膜７を除去
して、ヒーーズ層を露出させる。上起工、チングはウェ
ットエツチングで行なっても勿論よく、ＰＳＧ膜１０．
１２は例えばＨＦ系エツチング液、多結晶シリコン層９
はアルカリ系エツチング液で各々選択的にエツチングで
きる。 ７− 第１１図はヒーーズ領域が形成された平面図ン示してお
り、窓あけ部分の周囲に第２の多結晶シリコン層９が若
干残存するが、なんら影響はない、。 このようにして形成すれば、膜厚２μｍの厚いＰＳＧ膜
１０とＰＥＧ膜１２とをエツチングしても、第２の多結
晶シリコン層９がエツチング停止層となって、５ｉ０２
膜４がエツチングされることはなくなる。また、ヒユー
ズ領域の第２の多結晶シリコン層９をエツチング除去し
た後、ヒユーズ層６表面の５ｉ０２膜７をエツチング除
去する際には、その膜厚が２０００λ程度と薄、いので
エツチング時間のコントロールが容易となり、ＳｉＯ２
膜４が過度にエツチングされて、シリコン基板３が露出
されることがなくなる。 儲）発明の効果 以上の実施例から明らかなように、本発明はヒユーズ領
域上のＰＥＧ膜などの絶縁保護膜を除去する場合に、フ
ィールド絶縁膜をもエツチングし′Ｃシリコン基板を露
出させることを防止する製造すよでぶ六−１，布も一寧
添侑１のように従来の製造８一 工程に追カロ工程を加えることなく形成することが可能
で、従来法と比べて工数が増加することはない。 したカニって、本発明によれば、大容量ＬＳＩメモリは
大気中の不純物、例えば水分やイオンの侵入から保護さ
れ、その信頼性が維持同上するものである。 司、エツチング停止膜は多結晶シリコン層に限らず、望
化シリコン膜やアルミナ膜等、保椎膜や下地のフィール
ド絶縁膜とエツチング性が異なり選択エツチングが可能
な任意の材料で構成できることは勿論である。またその
選択エツチングのための方法及びエッチャントは周知の
多様な組合せの中力・ら適宜選定できること（グ言うま
でもない。 ４、図面の簡単な説明 第１図（ａ）および（ｂ）は従来のヒーーズ・茜の千甜
図と断面図１．哨２図ないし第１０図は本発明にかかる
製造方法の工程ｌ＠断面図、第１１：図はその作成され
た平面図でちる。 開田、１，６Ｉ″：ｉヒ、−ズ層、２，１０．１２はＰ
２Ｏ膜、３はシリコン基板、４，７．８はＳｔＯ。 膜、６，９は多結晶シリコン層を示す。 −１１＝ ２９７−
Claims (1)
- 多結晶シリコンヒユーズ形成工程において、絶縁膜上に
多結晶シリコンヒユーズ層を形成し、その表面に絶縁膜
を形成した後、該ヒユーズ領域を被覆する第２の多結晶
シリコン層を被着し、パターンニングする工程、次いで
、その上面を被覆した絶縁保護膜をヒユーズ領域のみエ
ツチング除去し、更に露出した第２の多結晶シリコン層
および多結晶シリコンヒユーズ層上の絶縁膜を除去する
工程が含まれてなることを特徴とする半導体装置の製造
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043746A JPS6044829B2 (ja) | 1982-03-18 | 1982-03-18 | 半導体装置の製造方法 |
| DE8383301490T DE3379929D1 (en) | 1982-03-18 | 1983-03-17 | Method of forming fusible links in a semiconductor device |
| US06/476,264 US4455194A (en) | 1982-03-18 | 1983-03-17 | Method for producing a semiconductor device |
| EP83301490A EP0089814B1 (en) | 1982-03-18 | 1983-03-17 | Method of forming fusible links in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043746A JPS6044829B2 (ja) | 1982-03-18 | 1982-03-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58161361A true JPS58161361A (ja) | 1983-09-24 |
| JPS6044829B2 JPS6044829B2 (ja) | 1985-10-05 |
Family
ID=12672319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57043746A Expired JPS6044829B2 (ja) | 1982-03-18 | 1982-03-18 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4455194A (ja) |
| EP (1) | EP0089814B1 (ja) |
| JP (1) | JPS6044829B2 (ja) |
| DE (1) | DE3379929D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6098665A (ja) * | 1983-11-02 | 1985-06-01 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| US6399472B1 (en) | 1997-10-13 | 2002-06-04 | Fujitsu Limited | Semiconductor device having a fuse and a fabrication method thereof |
Families Citing this family (45)
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|---|---|---|---|---|
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| JPS59214239A (ja) * | 1983-05-16 | 1984-12-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4717449A (en) * | 1984-04-25 | 1988-01-05 | Honeywell Inc. | Dielectric barrier material |
| JPS6122650A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 欠陥救済方法および装置 |
| US4751197A (en) * | 1984-07-18 | 1988-06-14 | Texas Instruments Incorporated | Make-link programming of semiconductor devices using laser enhanced thermal breakdown of insulator |
| US4924287A (en) * | 1985-01-20 | 1990-05-08 | Avner Pdahtzur | Personalizable CMOS gate array device and technique |
| US4635345A (en) * | 1985-03-14 | 1987-01-13 | Harris Corporation | Method of making an intergrated vertical NPN and vertical oxide fuse programmable memory cell |
| US4701780A (en) * | 1985-03-14 | 1987-10-20 | Harris Corporation | Integrated verticle NPN and vertical oxide fuse programmable memory cell |
| US4642162A (en) * | 1986-01-02 | 1987-02-10 | Honeywell Inc. | Planarization of dielectric layers in integrated circuits |
| US4707457A (en) * | 1986-04-03 | 1987-11-17 | Advanced Micro Devices, Inc. | Method for making improved contact for integrated circuit structure |
| US4732658A (en) * | 1986-12-03 | 1988-03-22 | Honeywell Inc. | Planarization of silicon semiconductor devices |
| IL81849A0 (en) * | 1987-03-10 | 1987-10-20 | Zvi Orbach | Integrated circuits and a method for manufacture thereof |
| IL82113A (en) * | 1987-04-05 | 1992-08-18 | Zvi Orbach | Fabrication of customized integrated circuits |
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