JPH0225263B2 - - Google Patents
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- JPH0225263B2 JPH0225263B2 JP4943780A JP4943780A JPH0225263B2 JP H0225263 B2 JPH0225263 B2 JP H0225263B2 JP 4943780 A JP4943780 A JP 4943780A JP 4943780 A JP4943780 A JP 4943780A JP H0225263 B2 JPH0225263 B2 JP H0225263B2
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- film
- fuse rom
- polycrystalline silicon
- memory cell
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
- H01L23/556—Protection against radiation, e.g. light or electromagnetic waves against alpha rays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Physics & Mathematics (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、欠陥メモリ・セルを補償する為の冗
長メモリ・セルを有する半導体記憶装置の製造方
法に関する。
長メモリ・セルを有する半導体記憶装置の製造方
法に関する。
一般に、大容量の半導体記憶装置になると、欠
陥メモリ・セルの発生を完全に無くすることは甚
だ困難になる。そこで、冗長メモリ・セルを形成
しておき、検査の段階で欠陥メモリ・セルの発生
が判ると、冗長メモリ・セルのその役目をさせる
ように切替えることが行なわれている。そして、
その切替えは、同じ装置内に形成されたROM
（リード・オンリ・メモリ）に切替情報を記憶さ
せておき、その情報に基づいて行なつたり、ビツ
ト線やワード線にROMを挿入しておき、欠陥メ
モリ・セルに関連するビツト線やワード線を切断
して、その欠陥メモリ・セルには動作信号が加わ
らないようにし、冗長メモリ・セルを動作させる
構成とすることが行なわれている。
陥メモリ・セルの発生を完全に無くすることは甚
だ困難になる。そこで、冗長メモリ・セルを形成
しておき、検査の段階で欠陥メモリ・セルの発生
が判ると、冗長メモリ・セルのその役目をさせる
ように切替えることが行なわれている。そして、
その切替えは、同じ装置内に形成されたROM
（リード・オンリ・メモリ）に切替情報を記憶さ
せておき、その情報に基づいて行なつたり、ビツ
ト線やワード線にROMを挿入しておき、欠陥メ
モリ・セルに関連するビツト線やワード線を切断
して、その欠陥メモリ・セルには動作信号が加わ
らないようにし、冗長メモリ・セルを動作させる
構成とすることが行なわれている。
ところで、その切替えを行なうROMの構成と
しては、多結晶シリコン膜の一部を電流で焼切る
ようにした所謂フユーズROMが知られている。
しては、多結晶シリコン膜の一部を電流で焼切る
ようにした所謂フユーズROMが知られている。
しかしながら、そのフユーズROMを焼切るに
はかなり大きな電流を必要とするが、装置を構成
しているMIS電界効果トランジスタに大きな電流
を流す為には素子自体の面積を大きくする必要が
あり、集積度の面から前記焼切り電流も制限を受
けることになり、ときには確実な焼切りを行なう
ことができない欠点がある。
はかなり大きな電流を必要とするが、装置を構成
しているMIS電界効果トランジスタに大きな電流
を流す為には素子自体の面積を大きくする必要が
あり、集積度の面から前記焼切り電流も制限を受
けることになり、ときには確実な焼切りを行なう
ことができない欠点がある。
本発明は、前記多結晶シリコン膜からなるフユ
ーズROMを確実に焼切ることができるように、
また、そのようにした場合の装置の信頼性を向上
することができるようにするものであり、以下こ
れを詳細に説明する。
ーズROMを確実に焼切ることができるように、
また、そのようにした場合の装置の信頼性を向上
することができるようにするものであり、以下こ
れを詳細に説明する。
一般に、フユーズROMの上は保護膜などで覆
われているのが普通であるが、少なくとも焼切り
部分の直上を開放しておくと焼切りは少ない電流
で確実に行なうことができる。しかし、フユーズ
ROMは、或るものは焼切りを必要とし、或るも
のはそれを必要としない。従つて、焼切りを必要
としないフユーズROMを開放状態で用いること
は信頼度の面で問題がある。
われているのが普通であるが、少なくとも焼切り
部分の直上を開放しておくと焼切りは少ない電流
で確実に行なうことができる。しかし、フユーズ
ROMは、或るものは焼切りを必要とし、或るも
のはそれを必要としない。従つて、焼切りを必要
としないフユーズROMを開放状態で用いること
は信頼度の面で問題がある。
そこで、本発明では、フユーズROMの選択的
焼切り作業が終了してから、フユーズROM上は
勿論のこと、全面に亘り樹脂膜を形成して保護を
行ない、そして、その樹脂膜でα線の遮断も行な
い、所謂ソフト・エラーの発生を防止している。
焼切り作業が終了してから、フユーズROM上は
勿論のこと、全面に亘り樹脂膜を形成して保護を
行ない、そして、その樹脂膜でα線の遮断も行な
い、所謂ソフト・エラーの発生を防止している。
第１図乃至第４図は本発明一実施例を説明する
為の工程要所に於ける装置の要部側断面説明図、
また、第５図は同じく要部平面説明図であり、次
に、これ等の図を参照しつつ記述する。
為の工程要所に於ける装置の要部側断面説明図、
また、第５図は同じく要部平面説明図であり、次
に、これ等の図を参照しつつ記述する。
第１図参照
(1) ｐ型シリコン半導体基板１に例えば窒化シリ
コン膜をマスクとした選択的熱酸化法を適用し
てフイード酸化膜２を形成する。
コン膜をマスクとした選択的熱酸化法を適用し
てフイード酸化膜２を形成する。
(2) マスクを除去してから例えば熱酸化法に依り
ゲート酸化膜３を形成する。
ゲート酸化膜３を形成する。
(3) 例えば化学気相成長法にて多結晶シリコン膜
を形成し、これを通常のフオト・リソグラフイ
技術にてパターニングしてシリコン・ゲート電
極４Ｇ、フユーズROM部分４Ｒ、その他配線
を形成する。
を形成し、これを通常のフオト・リソグラフイ
技術にてパターニングしてシリコン・ゲート電
極４Ｇ、フユーズROM部分４Ｒ、その他配線
を形成する。
(4) 例えばイオン注入法を適用して砒素イオンの
打ち込みを行ない、n+型不純物領域５Ｓ、５
Ｄを形成する。
打ち込みを行ない、n+型不純物領域５Ｓ、５
Ｄを形成する。
第２図参照
(5) 化学気相成長法にて燐珪酸ガラス膜６を成長
させてから、通常のフオト・リソグラフイ技術
にてパターニングを行ない所要電極コンタクト
窓を形成する。
させてから、通常のフオト・リソグラフイ技術
にてパターニングを行ない所要電極コンタクト
窓を形成する。
(6) 蒸着法にてアルミニウム膜を形成し、それを
通常のフオト・リソグラフイ技術にてパターニ
ングし、電極７Ｇ，７SR，７Ｄ，７Ｒなどを
形成する。
通常のフオト・リソグラフイ技術にてパターニ
ングし、電極７Ｇ，７SR，７Ｄ，７Ｒなどを
形成する。
(7) 化学気相成長法にて燐珪酸ガラス膜８を形成
する。尚、これまでの工程は通常多用されてい
る標準的なものと考えて良い。
する。尚、これまでの工程は通常多用されてい
る標準的なものと考えて良い。
第３図参照
(8) 通常のフオト・リソグラフイ技術にて燐珪酸
ガラス膜８及び６をパターニングして開口８′
を形成し、フユーズROM部分４Ｒの一部を露
出させる。
ガラス膜８及び６をパターニングして開口８′
を形成し、フユーズROM部分４Ｒの一部を露
出させる。
第４図及び第５図参照
(9) メモリ・セルの検査を行ない、欠陥メモリ・
セルが検出されたら、それを冗長メモリ・セル
で代替すべくフユーズROMの書込み、即ち、
フユーズROM部分４Ｒの焼切りを行なう。図
の４R′は焼切り部を示している。このときの
焼切り電流は10〜50〔ｍＡ〕である。因に、焼
切らずに使用する場合、数〔μA〕〜100〔μA〕
程度の電流が流れる。
セルが検出されたら、それを冗長メモリ・セル
で代替すべくフユーズROMの書込み、即ち、
フユーズROM部分４Ｒの焼切りを行なう。図
の４R′は焼切り部を示している。このときの
焼切り電流は10〜50〔ｍＡ〕である。因に、焼
切らずに使用する場合、数〔μA〕〜100〔μA〕
程度の電流が流れる。
(10) 保護膜として厚さ例えば数10〔μｍ〕程度の
ポリイミド樹脂層９を形成する。
ポリイミド樹脂層９を形成する。
以上の説明で判るように、本発明に依れば、フ
ユーズROM部分を焼切つて書込むにあたり、そ
の焼切り部上に保護膜などが存在しない状態で行
ない、その後、保護樹脂膜を形成するものである
から、フユーズROMの書込みは、少ない電流で
確実に行なうことができ、そして、書込まれなか
つたフユーズROM部分は勿論のこと全面が樹脂
膜で覆われるので装置の、信頼性は向上し、ま
た、耐α線特性も向上してソフト・エラーを生じ
難くなる効果もある。
ユーズROM部分を焼切つて書込むにあたり、そ
の焼切り部上に保護膜などが存在しない状態で行
ない、その後、保護樹脂膜を形成するものである
から、フユーズROMの書込みは、少ない電流で
確実に行なうことができ、そして、書込まれなか
つたフユーズROM部分は勿論のこと全面が樹脂
膜で覆われるので装置の、信頼性は向上し、ま
た、耐α線特性も向上してソフト・エラーを生じ
難くなる効果もある。
第１図乃至第４図は本発明一実施例を説明する
為の工程要所に於ける半導体記憶装置の要部側断
面説明図、第５図は同じく要部平面説明図であ
る。 図に於いて、１は基板、２は酸化膜、３はゲー
ト酸化膜、４Ｇはシリコン・ゲート電極、４Ｒは
フユーズROM部分、４R′は焼切り部、５Ｓ，５
Ｄは不純物領域、６は燐珪酸ガラス膜、７Ｄ，７
Ｇ，７SR，７Ｒは電極、８は燐珪酸ガラス膜、
９は樹脂膜である。
為の工程要所に於ける半導体記憶装置の要部側断
面説明図、第５図は同じく要部平面説明図であ
る。 図に於いて、１は基板、２は酸化膜、３はゲー
ト酸化膜、４Ｇはシリコン・ゲート電極、４Ｒは
フユーズROM部分、４R′は焼切り部、５Ｓ，５
Ｄは不純物領域、６は燐珪酸ガラス膜、７Ｄ，７
Ｇ，７SR，７Ｒは電極、８は燐珪酸ガラス膜、
９は樹脂膜である。
Claims (1)
- １ フユーズ・リード・オンリー・メモリを構成
する多結晶シリコン膜を覆つている皮膜に開口を
形成して該多結晶シリコン膜の一部を露出させ、
次いで、該多結晶シリコン膜に選択的に電流を流
して溶断することに依り欠陥メモリ・セルを冗長
メモリ・セルに切替える為の書込みを行ない、し
かる後、全面に樹脂膜を形成する工程が含まれて
なることを特徴とする半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4943780A JPS56146268A (en) | 1980-04-15 | 1980-04-15 | Manufacture of semiconductor memory unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4943780A JPS56146268A (en) | 1980-04-15 | 1980-04-15 | Manufacture of semiconductor memory unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56146268A JPS56146268A (en) | 1981-11-13 |
| JPH0225263B2 true JPH0225263B2 (ja) | 1990-06-01 |
Family
ID=12831077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4943780A Granted JPS56146268A (en) | 1980-04-15 | 1980-04-15 | Manufacture of semiconductor memory unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56146268A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58209030A (ja) * | 1982-05-28 | 1983-12-05 | セイコーエプソン株式会社 | 半導体ヒユ−ズ |
| JPH067583B2 (ja) * | 1982-12-24 | 1994-01-26 | 株式会社日立製作所 | 半導体装置の製法 |
| JPS6065545A (ja) * | 1983-09-21 | 1985-04-15 | Hitachi Micro Comput Eng Ltd | 半導体装置の製造方法 |
| JPS60176250A (ja) * | 1984-02-23 | 1985-09-10 | Toshiba Corp | 半導体装置の製造方法 |
| JPS60210850A (ja) * | 1984-04-04 | 1985-10-23 | Mitsubishi Electric Corp | 半導体集積回路装置の製造方法 |
| JPS60261154A (ja) * | 1984-06-08 | 1985-12-24 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置の製造方法 |
| JPH0713224Y2 (ja) * | 1988-12-21 | 1995-03-29 | ローム株式会社 | 半導体装置 |
| JP2719751B2 (ja) * | 1994-01-31 | 1998-02-25 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
-
1980
- 1980-04-15 JP JP4943780A patent/JPS56146268A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56146268A (en) | 1981-11-13 |
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