JPS59139668A - 埋設拡散半導体構成体及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体構成体及び半導体構成体の製造方法に関
するものであって、更に詳細には、金属−酸化物−シリ
コン（ＭＯＳ）ｌ−ランジスタ及びＭＯＳトランジスタ
を使用するメモリ装置（ＲＯＭ及び電気的に消去可能な
ＰＲＯＭの両方を有している）の製造方法に関するもの
である。

ＭＯＳトランジスタは従来公知であり、且つ半導体物質
からなる単一体内にモノリシックな集積回路として形成
した複数個のこの様なＭＯＳトランジスタを使用したメ
モリ回路は公知である。この様な集積回路メモリ装置の
平面図を第１図に示しである。メモリ装置１０は、各メ
モリセルが１個の２進数（ビット）をストアすることが
可能である多数のメモリセルからなるアレイを有するコ
ア領ＩＩ！１１を有している。最近のメモリ回路は２５
６ｋ　　（１ｋ　＝　　１，０２４）ビットをストアす
ることが可能であり、従ってこの様な２５６にメモリ回
路はコア領域１１内に２（３２，１４４個のメモリセル
を有している。コア領域１１を取囲んで周辺領域１２が
設けられており、この周辺領域はコア領域１１内に設け
られているメモリセル以外のデバイスを有している。そ
の他のデバイスとしては、通常、デコーダを有しており
、アクセスされるべきコア領域１１内の所望の１個又は
それ以上のセルを決定する多数のビットからなる２進数
アドレス入力ワードをデコードする。周辺領域１１内に
設けられるその他の所謂“周辺回路″は、入力バッファ
及び出力バッフ１であり、これらは外部回路（不図示）
によって使用される比較的高レベルの信号とコア領域１
１内に設けられるメモリセルによって使用される比較的
低レベルの信号との間のインタフェースを行なう。周辺
領域１２内には、又、ポンディングパッド１４ａ乃至１
４ｃの様なポンディングパッドが設けられており、これ
らは各ポンディングパッドとパッケージ乃至は基板（不
図示）のリードとの間を極めて小さな（典型的には直径
が０．００１インチ）のワイヤを使用して接続すること
を可能とし、従って外部デバイス（不図示）と回路１０
との間に電気的接続を行なうことを可能としている。重
要なことであるが、コア領域１１内に於いてメモリセル
を形成する為に使用されるＭＯＳトランジスタは、周辺
領域１２内に於いて周辺回路を形成する為に使用される
ＭＯＳ　ｌ−ランジスタと同時的に正確に同様な方法で
形成される。

しかしながら、周辺回路はコア領域１１内に設けられる
ＭＯＳトランジスタよりも物理的に大きな幾つかのＭＯ
Ｓトランジスタを有している。何故ならば、周辺回路に
於ける入力保護装置及び出力保護装置等の様な成る種の
ＭＯＳトランジスタはコア領域１１内に設けられるＭＯ
Ｓトランジスタよりも一層大きな電圧及び電流レベルに
晒されることが必要とされるからである。しかしながら
、周辺領域１２内の成る種のトランジスタの寸法が異な
るということの他、コア領域１１及び周辺領域１２内に
形成されるＭＯＳトランジスタは実質的に同一である。

リードオンリメモリ（ＲＯＭ）は従来公知である。この
様なＲＯＭは、通常、アレイ上に形成された複数個のＭ
ＯＳトランジスタを有している。

製造過程中、各トランジスタが選択的に論理Ｏが又は論
理１をストアする様に形成される。論理１の値をストア
するトランジスタは、例えば、約０．８ボルトのスレッ
シュホールド電圧（即ち、トランジスタをオンさせるの
にトランジスタの制御ゲ−トヘ印加することが必要とさ
れる電圧）を有しており、一方論理Ｏをストアするトラ
ンジスタは約５ボルト又はそれ以上のスレッシュホール
ド電圧を有する様に製造される。公知のデコーディング
及びアクセシング技術を使用して選択したトランジスタ
がアクセスされると、論理Ｏをストアしているトランジ
スタのスレッシュホールド電圧と論理１をストアしてい
るトランジスタのスレッシュホールド電圧との間の読取
電圧Ｖｒが選択したトランジスタの制御ゲートへ印加さ
れる。選択したトランジスタがオンする場合には、その
選択したトランジスタがその制御ゲートへ印加された読
取電圧Ｖｒよりも低いスレッシュホールド電圧を有して
いるということが判別され、即ち論理１をストアしてい
るということが判別される。逆に、選択したトランジス
タがオンしないということが分った場合には、そのスレ
ッシュホールド電圧がその制御ゲートへ印加された読取
電圧Ｖｒよりも大きいということが判別され、即ちその
選択されたトランジスタが論理Ｏをストアしているとい
うことが判別される。選択されたトランジスタがオンす
るか否かということを検出することは例えば、当業者等
にとって公知のタイプのセンスアンプを使用することに
よって行なわれ、従ってこの様なセンスアンプに付いて
の詳細な説明は割愛する。

この様なＲＯＭの１例は１９８２年９月２１日に発行さ
れたＴｕｂｂｓの米国特許第４，３５０，９９２号に記
載されている。

典型的な従来のＭＯＳトランジスタ２０−１乃至２０−
４を使用し第１図の構成を有するコア領域１１の１部の
平面図を第２ａ図に示しである。

ＭＯＳ　トランジスタ２０−１乃至２０−４は例えば、
Ｐ型シリコン基板２１内に形成されている。

シリコン基板２１の表面上には薄い酸化層が形成されて
おり、その上には導電性のワード線２６−１及び２６−
２が形成されている。ワード線２６−１及び２６−２は
、通常、比較的低い固有抵抗（通常２０−４０Ω／口）
を有するドープしたポリシリコンで構成される。本明細
書の以下の記載に於いてはトランジスタ２０−１のみに
関して説明を行なうが、トランジスタ２０−２乃至２０
〜４もトランジスタ２０−１と同時的に製造されると共
に同様な動作を行なうということに注意すべきである。

又、通常、多数のトランジスタが形成され、多数のメモ
リセルを有するコア領域が設けられるものであるという
ことを理解すべきである。

ワード線２６−１及び２６−２を形成した後に、ソース
領域２４とドレイン領域２５とをワード線２６−１のエ
ツジと自己整合させる為にワード線２６−１をマスクと
して利用してＮ型ソース領域及びドレイン領域２４及び
２５を夫々形成する。

この様に、ソース２４とドレイン２５は隣接して形成す
べく保証されており、且つドーパントの横方向拡散に基
づいて、ワード線２６−１の下側を多少延在し、ＭＯＳ
トランジスタ２０−１の適切な動作を確保する。重要な
ことであるが、コア領域１１内のこの様な各トランジス
タは、１対の導電性ビット線（不図示）と接続させる為
にソースコンタクト２４ａとドレインコンタクｊ−２５
’ａとを有するものでなければならない。トランジスタ
２０−１の各ソース領域及びドレイン領域が夫々コンタ
クト領域２４ａ及び２５ａを有するという条件は、比較
的大きな電気的コンタクト２４ａ及び２５ａを設ける為
の場所を確保する為にソース２４及びドレイン２５が寧
ろ大きなものであることが要求される。電気的コンタク
ト２４ａ及び２５ａは、通常、約３μｍ　×３　ｐｍの
寸法であり、ピッ１−線（不図示）とソース領域２４及
びドレイン領域２５との間に信頼性のある低抵抗電気的
接続を与える為に寧ろ大きなものであることが要求され
る。この様な電気的コンタクトを収容する為に、且つコ
ンタクトが所望のソース領域及びドレイン領域２４及び
２５内に完全に形成されるということを確保する為に適
宜の公差を与える為に、ソース領域及びドレイン領域２
４及び２５は、通常、６部ｍの幅を有している。コア領
域１１内の各トランジスタは２個のコンタクト領域と電
気的に接続されねばならないので、コア領域１１ａ内の
各セルは寧ろ大型であり、従って所定の寸法を有するコ
ア領域１１内に設けることの可能なトランジス夕の数が
制限されている。換言すると、コア領域１１内に所定数
のトランジスタを設けることを必要とする所定のメモリ
寸法（即ち、２５６ｋ　）に対しては、コア領域１１内
の各セルの寸法が比較的大きいので比較的大きなコア領
域１１が必要とされる。従って、メモリ装置１０（第１
図）を形成する為に比較的大きな半導体物質部分を必要
とし、１個の半導体ウェハ上に形成するデバイスの数が
制限され、各メモリ回路１０を比較的高価なものとして
いる。

第２ａ図のＡ−Ａ線に沿って取ったｌ・ランジスタ゛２
０−１の断面図を第２ｂ図に示しである。シリコン基板
２１内にＮ型ソース２４とＮ型トレイン２５とが形成さ
れている。ゲート絶縁層２９によってシリコン基板２１
から離間され且つその上方に位置してトランジスタ２０
−１のゲートとして機能するワード線２６−１が設けら
れている。

ゲート２６−１とソース２４とトレイン２５とはガラス
層３８によって被覆されている。コンタク１へ領域２４
ａ及び２５ａが示されており、電気的相互接続部２７．
２８とソース２４及びトレイン２５との間を夫々電気的
に接続することを可能としている。

本発明は、以上の点に鑑み成されたものであって、上述
した如き従来技術の欠点を解消した半導体メモリ装置及
びその製造方法を提供することを目的とする。本発明の
１実施形態によれば、複数個のＭＯＳトランジスタのソ
ース領域及びドレイン領域として驕能する複数個の連続
した拡散ラインであって屡々“ビット線″として呼称さ
れるラインを有する半導体基板内にＭ　ＯＳ　ｌヘラン
ジスタのアレイが形成されている。複数個の拡散ライン
上でこれら複数個の拡散ラインと実質的に直交して交差
する複数個の導電性ワード線が形成されており、各導電
性ワード線は複数個のＭ　ＯＳ、　トランジスタのゲー
トとして機能する。本発明のこの実施例によれば、これ
ら拡散ラインは導電性のワード線の下側に於いても連続
的に拡散されている。

従来のＭＯＳトランジスタと対比し、本発明に基づいて
構成されたメモリアレイの各トランジスタは１個の非連
続的な拡散ラインと１個のワード線との交点に形成され
るものではなく、寧ろ２個の連続的な拡散ラインと１個
のワード線とを含む領域内に形成されている。この様に
、各拡散ラインが連続的であり、その上方を交差する各
導電性のワード線の下側に於いても拡散されているので
、各トランジスタに対しビット線への電気的コンタクト
は必要とされず、この様な各拡散領域に対し１個のビッ
ト線への１個のコンタクトが形成されている。この様に
、本発明に於ける拡散ラインは従来のＭＯＳ　ｌ−ラン
ジスタの拡散ラインよりも実質的に幅狭に形成されてお
り、メモリアレイ内のトランジスタセルは従来のメモリ
アレイに使用されているＭＯＳトランジスタよりも実質
的に小型であり且つ互いに近接して形成されている。何
故ならば、従来の回路と比較して、ビット線への電気的
コンタクトの数が実質的に減少されているからである。

従来のメモリ回路と比較してコンタクトの数が著しく減
少されているので、拡散領域は一層小さくなっており、
且つ所定の寸法を有するコア区域内に形成されるメモリ
セルの数は従来のものと比較して著しく増加されている
。本発明に拠れば、周辺領域に相補型金属酸化物シリコ
ン＜０ＭＯ８）デバイスが形成され、電力条件を極めて
低いものとしている。

本発明の第２の実施形態によれば、第１実施例と同様な
方法でＥＰＲＯＭが形成され、各メモリセルトランジス
タ内にフローティングゲートが付加的に設けられている
。

以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。

第１実施例 トランジスタ３０−１乃至３０−３及び３１−１乃至３
１−３を有する本発明の１実施例に基づいて構成された
メモリ装置の１部の平面図を第３ａ図に示しである。半
導体本体９９内には拡散領域７−３乃至７−６が形成さ
れている。拡散領域７−３乃至７−６から離隔され且つ
その上方にＭＯＳトランジスタ３０−１乃至３０−３の
ゲートとして機能するワード線３３が形成されると共に
ＭｏＳトランジスタ３１−１乃至３１−３のゲートとし
て機能するワード線１３３が形成されている。ＭＯ８ｉ
−ランラスタ３０−１乃至３０−３の動作及び製造方法
はＭＯＳ　トランジスタ３１−１乃至３１−３の動作及
び製造方法と類似しており、従って本明細書の以下の記
載に於いては、ＭＯＳトランジスタ３０−１乃至３０−
３、特にトランジスタ３０−１に注目して説明を行なう
。

従来のＭＯ８ｔ−ランジスタと対比して、拡散ライン７
−３及び７−４がワード線３３及び１３３を形成する前
に形成され、従って拡散ライン７−３及び７−４はワー
ド線３３及び１３３の下側に於いても連続的な拡散部を
形成する。更に、従来のＭＯＳ　トランジスタと比較し
て、本発明に基づいて構成されるトランジスタ３０−１
は１個の非連続的に拡散した領域内にワード線の両側に
位置されたソース領域とドレイン領域とを有するもので
はなく、寧ろ連続的な拡散領域７−３をソースとして利
用し、拡散領域７−４をそのトレインとして利用するも
のであり、トランジスタ３０−１のヂャンネル領域はソ
ース領域７−３とトレイン領域７−４とのワード線３３
の下側に形成されている。拡散領域７−３及び７−４が
連続的であるから、多数のトランジスタを形成する為に
、１個の拡散領域７−３を利用して前記複数個のトラン
ジスタのソース領域を形成すると共に１個の拡散領域７
−４を利用して前記複数個の１〜ランジスタのドレイン
領域を形成している。拡散領域７−４は又トランジスタ
３０−２及び３１−２の様な複数個のトランジスタのソ
ースを形成しており、拡散領域７−５はそれらのドレイ
ンとして機能している。更に、拡散領域７−３及び７−
４は連続的であるから、１個の電気的コンタクト３６−
３を使用して拡散ライン７−３によって形成される祷数
個のソース領域への電気的接続を与えており、且つ１個
の電気的コンタクｌ−３７−３を使用して拡散ライン７
−４によって形成される複数個のドレイン領域への電気
的接続を与えている。この様に、拡散ライン７−３及び
７−４は従来技術に於いて使用されている拡散ラインよ
りも実質的に一層幅狭に形成されており、拡散ライン７
−３及び７−４の夫々の比較的小さな部分３４−３及び
３４−４のみがその中に夫々電気的コンタクト３６−３
及び３６−４を形成するのに十分に大きく成されている
に過ぎない。本発明によれば、領域３４−３及び３５−
４を除いてソース拡散及びドレイン拡散７−３及び７−
４が約３μｍの幅であるＲＯＭが形成され、一方領域３
４−３及び３５−４は拡散領域３１及び３２の各々に必
要とされる１個の電気的コンタクトを収容するのに十分
な大きさに形成される。１実施例に於いては、拡散領域
７−３乃至７−６が周辺領域内へ延在する様に形成され
、コンタクト３６−３乃至３６−６が周辺領域内に形成
され、コア領域にはコンタクトが存在しない様にＲＯＭ
が製造される。従って、本発明に基づいて構成される小
型のトランジスタ（即ち、典型的に縦横６Ｊｌｌｌ＋の
セル）を使用して形成されるメモリコアセルは従来のＭ
ＯＳトランジスタを使用して構成されるメモリコアより
も著しく高集積度である。コンタクト３６−３乃至３６
−６は拡散ライン上の異なった位置に形成することが可
能であるので、コンタクト３６−３乃至３６−６に対し
余裕を与える為に拡散ライン７−３乃至７−６間の間隔
を可能な最小ライン幅より大きくする必要はない。本発
明の１実施例に於いては、コンタクト３６−３及び３６
−５は表示した位置に設けられており、又コンタクト３
６−４及び３６−６はコア領域の反対側に形成されてい
る。

第３ａ図のＢ−Ｂ線に沿って取った断面図、を第３ｂ図
に示してあり、トランジスタ３０−１を示している。基
板９９内に拡散領域７−３乃至７−６が形成されている
。コア領域の全ての側部に接して、通常、ｅ、ｏｏｏ人
乃至７，０００人の範囲内の厚さを有する比較的厚いフ
ィールド酸化膜５が形成されている。拡散領域７−３乃
至７−６の大部分の上方であってその全長に沿って、通
津、約３，５００人乃至４，５００人の範囲内の厚さを
有するフィールド酸化ｗＸ！８が形成されている。この
比較的薄いフィールド酸化膜８はポリシリコン相互接続
部１Ｏ（ワード線３３）及びその他の導電線（不図示）
と基板９９との間の容量を最小とする機能を有している
。この様に容量を減少させることによりデバイスの速度
を増加させているが、幾分高い容量であっても許容可能
な場合にはこの薄いフィールド酸化膜８は必須のもので
はないということを理解すべきである。拡散領域７−３
乃至７−６のその他の部分の′上方であって且つそれら
の間に位置されているチャンネル領域の上方に、通常、
５００人乃至６００人の範囲内の厚さを有するゲート絶
縁膜１−４乃至１−６が形成されている。厚いフィール
ド酸化膜５と、薄いフィールド酸化膜５と、薄いフィー
ルド酸化膜８と、ゲートｆ８縁膜１−４乃至１−６の上
方であって、且つ拡散領域７−３乃至７−６と略直交し
て延在しトランジスタ３〇−１乃至３０−３のゲートと
して機能するワード線３３が形成されている。

再度第３ａ図に関し説明すると、セル間、例えば、拡散
領域７−３．７−４及びポリシリコン３３．１３３によ
って取囲まれている領域内に厚いフィールド酸化膜（図
示してないが、通常、６，０００乃至７，０ＯＯＡの厚
さ）を形成する。このフィールド酸化膜、及び、所望に
より、それと関連するフィールド注入物は、セル間の結
合を最小とすると共に、フィールド反転電圧を増加させ
、且つ基板９９とその上に設けられている導電性領域と
の間の容量を最小とする機能を有している。しかしなが
ら、この様な特徴を必要とするものでない場合には、こ
のフィールド酸化膜及びフィールド注入物は必須のもの
でないということを理解すべきである。

第３Ｃ図は本発明に基づいて構成されたＲＯＭ装置の概
略図である。トランジスタ３０−１乃至３０−３及び３
１−１乃至３１−３のゲートを形成しているポリシリコ
ンライン３３及び１３３はデバイスの゛ワード線″と呼
ばれる。同様に、拡散領［７−３乃至７−６はデバイス
の゛ビット線″と呼ばれる。選択されたセルの内容を読
取る為には、選択されたセルのワード線が読取電圧Ｖｒ
へ高状態とされ、そのドレインが高状態（通常５ボルト
）とされ、そのソースが低状態（通常接地電圧）とされ
る。読取電圧Ｖｒは、論理１をストアしているセルのス
レッシュホールド電圧よりも大きく、論理Ｏをストアし
ているセルのスレッシュホールド電圧よりも低い。従っ
て、論理１がストアされている場合には、セルは導通状
態となり、一方論理０がストアされている場合には、セ
ルは導通状態とはならない。重要なことであるか、任意
の与えられた時間に於いて単一のワード線上の１〜ラン
ジスタのみをアクセスプる為に、この選択された読取電
圧■ｒは拡散ライン７−３乃至７−６と交差覆る１本の
ワード線３３．１３３のみに印加される。選択されたセ
ルが論理１をス１−アしている場合、即ちスレッシュボ
ールド電圧がＶｒよりも小さい場合には、それは導通状
態となる。

逆に、選択されたセルが論理０をストアしており、即ち
スレッホールド電圧がＶｒよりも大きい場合には、それ
は導通状態とはならない。例えば、セル３０−１の内容
を読取ることが望まれる場合には、ワード線３３か高状
態（Ｖｒ　）とされ、ワード線１３３が低状態（典型的
に接地電圧）に維持される。正電圧（通常５ポル１〜）
がメモリセル３０−１のドレイン７−３上に印加され、
セル３０−１のソース７−４が接地接続される。残りの
ピッ１−線７−５及び７〜６はこの場合に７０−ディン
グ状態に保持される。セル３０−１がオンづるが否かと
いうことは、拡散領域７−３を介し−Ｃ流れる電流を検
知覆る公知の構成を有り−るセンスアンプ（不図示）に
」；つて検知される。この時点に於いＣ、ワード線１３
３は低状態に維持されるので、ｐル３１−１乃至３１−
３は論理１又は論理Ｏの何れをス１ヘアリ−るものであ
るかということに拘わらずオンＪることがない。更に、
セル３０−２及び３０−３の各々はそれらのソース及び
ドレイン（拡散領域７−４乃至７−６　）　Ｊ＝に低電
圧を受取るので、セル３０−２及び３０−３はそれらが
論理１又は論理Ｏの何れをス１〜アづるものであるかと
いうことに拘わらずオン１−ることができない。

実際上、ワード毎に読取ることが可能であり、成る与え
られたアドレス信号に対して、複数個のセルが同時的に
読取られ、それらの中にストアされているビットが出力
信号として与えられる様なＲＯＭを構成することが望ま
れることが多々ある。

このことを行なう１技術としては、拡散領域７−３乃至
７−６の様な多数の拡散領域を形成し、各ワード線に沿
って多数個のメモリセルを形成することである。そして
、読取動作中に、ワード線に沿って設けられている１個
のセルをアクセスする代りに、単一の線に沿って設けら
れている複数個のセルをアクセスし、各読取動作中に複
数個の出力ビットを供給することである。選択したワー
ド線に沿っての非選択状態にあるセルが導通することに
より論理１のビットが誤って検出されることを防止する
為に、単一ワードの複数個のビットを形成する１本のワ
ード線に沿うセルが多数のセル、通常１６又は３２、に
よって互いに離隔される。

例えば、本発明の１実施例に於いては、各アドレス毎に
８ビツトのワードが読取られる。この実施例に於いては
、各ワード線は２５６個（即ち、３２×８）のメモリセ
ル３０−１乃至３０−２５６を有している。ワード線３
３によって形成されている最初の８ごットワードは８個
のメモリセル３０−１．３０−３３．３０−６５．３０
−９７．３０−１２９等によって与えられる。ワード線
３３によって与えられる２番目の８ビツトワードはメモ
リセル３０−２．３０−３４．３０−６６．３０−９８
等によって与えられる。この様に、選択されたワード線
上の２個の選、択されているセルの間にある多数（即ち
３１）の非選択状態にあるセルを介して流れる電流は３
２個の直列接続されているトランジスタの比較的大きな
抵抗によって十分に小さなものであり、その際にセンス
アンプ（不図示）がこの小さな電流を論理１ビツトとし
て検出することが防止され、従ってセンスアンプは、選
択されたセルが実際に導通状態にある場合にのみ論理１
の出力信号を供給する。当業者等に取って公知の適宜の
アドレス・デコード技術を使用して、本発明に基づいて
構成されたメモリ装置の読取を行なう為に、適宜のワー
ド線及び選択されたワード線に沿う適宜の１個又はそれ
以上のセルを選択する。

第４ａ図乃至第４ｊ図は、ＣＭＯ８周辺デバイスを有す
る本発明の１実施例に基づいてＭＯ８ＲＯＭを製造する
為に使用される１製造プロセスを示している。第４ａ図
に示した如く、Ｐ型シリコン基板９９は＜ｉｏｏ＞の結
晶方位を有しており、且つ約１００・ｃｍの範囲内の固
有抵抗を有している。シリコン基板９９上に約９００人
乃至ｉ、ｉｏｏ人の範囲内の厚さを有する酸化層１を形
成する。酸化層１は、例えば、約１，０００℃の温度で
約９０分間酸素中に於いて熱酸化させることによって形
成する。公知のホトリソグラフィ技術を使用して、デバ
イスの表面上にマスクく不図示）を形成し、これを使用
して酸化層１をパターニングしてＮウェル２０１を形成
すべき基板９９の部分を露出させる。次いで、例えば、
約１２５Ｋｅｖで約２，０×１０′原子数／　ｃｍ２の
ドーズ量で燐イオンを注入させることによって、Ｎウェ
ル２０１を形成する為に基板９９内にＮ型ドーパントを
導入させる。

次いで、ホトレジストを除去する。次いで、Ｎウェル２
０１内の燐ドーパントを拡散させ、例えば約１，２００
℃の温度で湿潤酸素中において酸化させることにより、
Ｎウェル２０１上に約１，４００人の厚さに新たな酸化
層１を同時的に形成する。酸化層１の上には約７００人
乃至１，６００人の範囲内の厚さに形成した窒化シリコ
ン層２が形成されている。

窒化シリコン層２は、例えば、公知のＣＶＤ技術によっ
て形成する。第４ｂ図に示した如く、次いで、例えば公
知のホトリソグラフィ技術を使用しパターニングして（
例えば、ＣＦ４プラズマでエツチングを行なう）窒化シ
リコン層２の選択部分を除去することによって窒化シリ
コン層２の形状を画定し、後に形成すべきフィールド酸
化領域（コア領域１１１内のフィールド酸化領域以外の
フィールド酸化領域）を露出させると共に、周辺領域１
１０及びコア領域１１１上に窒化シリコン層２を残存さ
せる。所望により、点線４で示した如く、かくしてパタ
ーン形成した窒化シリコン層２によって露出されている
フィールド領域内にド−パントを導入し、半導体技術に
於いて周知の如く、所望のフィールドスレッシュホール
ド電圧を与える。これらのＰ型ドーパントを導入する場
合には、例えば、約１ｏｏＫｅｖのエネルギレベルで約
５．３Ｘ１０１２原子数／　ａｍ’のドーズ徂でボロン
を酸化シリコン層１の露出部分を通過させてイオン注入
することによって行なう。

第４Ｃ図に示した如く、窒化シリコン層２によって露出
されている領域内にフィールド酸化物５が形成され、こ
の場合に、窒化物層２は実効的にマスクとして機能し、
窒化物層２によって被覆されている基板９９の部分の上
に酸化物が成長することが防什される。フィールド酸化
物５は、例えば、窒素及び酸素の雰囲気中に於いてウェ
ハの温度を５分以内で約８５０℃へ上昇させ、次いで窒
素・酸素雰囲気中で約１０分以内にウェハの温度を約９
５０℃へ上昇させ、次いでウェハを約９５０℃の温度で
約２２０分間湿潤酸素中に露呈させ、次いでウェハを約
１０ボルト９５０℃の温度で窒素へ露呈させ、次いで窒
素雰囲気中で約２０分以内につエバの温度を室温へ減少
させることによって、約８．０ＯＯＡ乃至１０，０ＯＯ
Ａの範囲内の厚さへ成長させる。

点４ｍ１４で示した如く、フィールドドーパントが同時
的に再分布され、従ってフィールドのスレッシュホール
ド電圧は約１０ボルト又はそれ以上の所望の値へ設定さ
れる。

次いで、周辺領域１１０内にアクティブなＮチャンネル
周辺デバイスを形成する。同様に、コア１ヘランジスタ
もコア領ｂＸ１１１内に形成する。第４ｄ図に示した如
く、例えば、公知のホトリングラフィ技術を使用し且つ
ＣＦａプラズマでエツチングすることによって窒化シリ
コン層２の残存部分をパターニングし、その下側にＮ型
ソース・ドレイン領域７−１乃至７−６を形成すべき酸
化物層１の部分を露出させる。この時点に於いて、周辺
領域１１０内に活性デバイスを形成すべき区域と、コン
タク］・を形成すべき区域と、Ｐチャンネル周辺デバイ
スのＰ型ソース・トレイン領域を形成すべき区域と、コ
アトランジスタのチャンネルとなるべき区域に於いて酸
化物層１と窒化物層２とが残存している。次いで、例え
ば、約７５ＫｅＶのエネルギレベルで約８Ｘ１０１５原
子数／　ｃｍ”のドーズ吊で砒素イオンをイオン注入す
ることによってＮ型ソース・ドレイン領域７−１乃至７
−６を形成する。別法としては、酸化物層１の露出部分
を除去し次いで公知の拡散技術を適用することによって
Ｎ型ソース・ドレイン領域７−１乃至７−６を形成する
ことも可能である。

第４ｅ図に示した如く、各ソース・ドレイン領域７−１
乃至７−６の実質的に全長に亘り且つその幅の大部分に
亘って薄いフィールド酸化層８を約３，５００乃至４．
５００人の範囲内の厚さに形成する。

この場合に、例えば、ウェハの温度を窒素雰囲気中で約
５分以内に約９５０℃へ上昇させ、次いで約４５分間約
９５０℃の温度で湿潤酸素中に於いて酸化を行なわせ、
次いで約５分間約９５０℃の温度で乾燥酸素中に於いて
酸化を行なわせ、次いで窒素雰囲気中に於いて約１０分
以内にウェハの温度を空温へ減少させることによっ、て
行なう。薄いフィールド酸化領域８を形成する際に、ソ
ース・ドレイン領域７−１乃至７−６内のドーパントが
、第４ｅ図に示した如く拡散する。この場合に、厚いフ
ィールド酸化層５の厚さが多少増加して約１０，５００
人の厚さとなる。次いで、最初にＣＦａプラズマで窒化
物層２をエツチングし、次いで酸化物層１をＨＦでエツ
チングすることによって、窒化物層２及び酸化物層１の
残存部分を除去する。次いで、ウェハを酸化させて約５
００人乃至６００人の範囲内の厚さへゲート酸化層１−
１乃至１−６を形成する。この場合に、例えば、約３％
のＨＣｌを含有する乾燥酸素中において約９５０℃の温
度で約９０分間酸化させることによって酸化を行なう。

これらの過程中、酸化層８と厚いフィールド酸化層５と
の厚さが多少増加するが、この様な多少の厚さの増加は
特に問題ではない。周辺領域１１０内の酸化物層１−０
及び１−２は周辺領域内に形成されているＭＯＳトラン
ジスタのゲート絶縁として機能し、コア領域１１１内の
酸化物層１−４乃至１−６はコア領ＩＩ！ｌ　１１内に
形成されているＭＯＳトランジスタ１０−１乃至１０−
３の夫々に対するゲート絶縁として機能する。次いで、
所望により、当業者等にとって公知の如く、製造中のト
ランジスタのスレッシュホールド電圧を調節する為に、
ウェハを種々のマスキング工程及びドーピング工程を使
用して処理する。

第４ｆ図に示した如く、例えばＣＦ４プラズマでエツチ
ングすることにより窒化物層２の残存部分を取除く。Ｎ
型埋設コンタクト領域１１（第４ｇ図参照）を形成する
為に、ゲート酸化膜１−１を除去する。埋設コンタクト
領域１１は、ソース・ドレイン領域７−１への電気的コ
ンタク１〜を行なう為のものである。周辺埋設コンタク
ト領域１１は、例えば、公知のホトリソグラフィ技術を
使用して後に形成すべき埋設コンタクト領域１１の位置
を画定し、その際に酸化膜１−１を露出させることによ
って形成する。次いで、例えば、緩衝）−ＩＦでエツチ
ングすることによって酸化膜１−１を除去し、埋設コン
タクト領域１１が形成されるべき基板９９内の箇所を露
出させる。

第４ｇ図に示した如く、例えば、公知の低圧力ＣＶＤ技
術を使用することによって、デバイスの表面上にポリシ
リコン層１０を約３，６５０人乃至４．３５０人の範囲
内の厚さへ形成させる。次いで、例えば、約９７０℃の
温度でＰＯＣｎ３をドーパント源として使用することに
よってポリシリコン層１０をドープし、そうすることに
よりポリシリコン層１０の導電度を約２０乃至４０Ω／
口の範囲内の値へ増加させる。次いで、例えば、公知の
ホトリソグラフィ技術を使用し、例えば、ＣＦａプラズ
マでエツチングすることによってパターン形成を行ない
ポリシリコン層１０の形状を画定し、その際に第４ｇ図
に示した如く、所望の電気的相互配線パターンを形成す
る。従って、ポリシリコン層１０は、Ｐチャンネル周辺
トランジスタのゲート１０−０と、周辺ソース・ドレイ
ンコンタクト領域１１を介してソース・ドレイン領域７
−１への電気的コンタクトを与える電気的相互配線１〇
−１と、Ｎチャンネル周辺トランジスタゲート領域１０
−２と、厚いフィールド酸化領域５及び薄いフィールド
酸化領域８の上に形成されておりトランジスタ３０−１
乃至３０−３　（第３ａ図）のコアゲート領域１０−４
乃至１０−６を形成している電気的相互配線１Ｏ−３（
第３ａ図のワード線３３に対応する）を形成している。

後に詳述する如く、形成すべきガラス層１４（第４１図
及び第４ｊ図）のりフロー処理中、ポリシリコン層１０
の形成によって埋設コンタクト領域１１内に導入された
ドーパントが基板９９内へ拡散され、従って埋設コンタ
クト１１の形成を完了する。

第４ｈ図に示した如く、周辺デバイスのソース領域及び
ドレイン領域の形成を完了する為に、周辺領域１１０内
のソース・トレイン延長部１２内へドーパントを導入す
る。このソース・ドレイン完了ステップは、例えば、ウ
ェハの全表面上にホトレジスト層１つを付着させ、且つ
公知のホトリソグラフィ技術を使用してホトレジスト層
をパターン形成し周辺トランジスタを露出させることに
よって行なう。次いで、例えば、約７５ＫｅＶのエネル
ギレベルで約６Ｘ１０Ｉ５原子数／　ｃｍ’のドーズ量
で砒素をイオン注入することによってソース・ドレイン
延長部１２を形成する。重要なことであるが、ソース・
トレイン領域延長部１２を形成する為にドーパントをイ
オン注入する間、ホトレジスト層１つと、薄いフィール
ド酸化膜１１１！８の露出部分と、ポリシリコンゲート
領域１０−２とはマスクとして機能し、従ってソース・
ドレイン領域延長部１２が所望とする場所に形成され且
つ周辺領域ゲート１０−２と自己整合して形成されるこ
とが確保される。次いで、ホトレジスト層１つを除去す
る。次いで、例えば、乾燥酸素雰囲気中において約１０
分以内でウェハの温度を約９００℃へ上昇させ、次いで
乾燥酸素雰囲気中において約９０分間ウェハの温度を約
９００℃に維持し、次いで窒素雰囲気中において約１０
分以内９００℃の温度に維持し、次い・で、窒素雰囲気
中において約１０分以内にウェハの温度を空温へ減少さ
せることによってソース・ドレイン延長部１２及びコン
タクト領域１３内の砒素ドーパントを拡散させる。

又、第４ｈ図に示した如く、Ｐチャンネル周辺デバイス
のソース領域７−９とトレイン領域７−１０とを形成す
る為に、Ｎウェル２０１内にドーパントを導入する。こ
れは、例えば、ウェハの全表面上にホトレジスト層（不
図示）を付与し、公知のホトリソグラフィ技術を使用し
てホトレジスト層をパターニングすることによってＮウ
ェル２０１を露出させることによって行なう。次いで、
例えば、約７０ＫｅＶで約２．５Ｘ　１０”原子数７．
・′ｃｍ２のドーズ量でボロンをイオン注入させること
によってソース・ドレイン領域７−９及び７−１０を形
成する。重要なことであるが、ソース・トレイン領域７
−９及び７−１０を形成する為にドーパントをイオン注
入する際に、ホトレジスト層（不図示）と、Ｎウェル２
０１を取囲むフィールド酸化領域５の露出部分と、ポリ
シリコソゲ−１〜領域１０−０とはマスクとして機能し
、従って、ソース・ドレイン領域７−９及び７−１０が
所望の位置に形成され且つ周辺ゲート領域１０−Ｏに自
己整合することを確保している。次いで、ホトレジスト
層を除去する。所望により、次いで、ソース・ドレイン
領域７−９及び７−１０内のこれらボロンドーパントを
拡散させる。

２番目のフィールド注入物を使用して、コア区域内のフ
ィールド反転電圧を７ボルトを超える値へ増加させる。

このイオン注入は、例えば、約５０ＫｅＶのエネルギレ
ベルで約１，５ｘ　１０１２原子数／Ｃｍ’のドーズ量
でボロンをイオン注入することによって行なう。

一方、適宜のマスクパターンを使用して、例えばボロン
て単一のイオン注入を行なってＰチャンネル周辺デバイ
スのソース・トレイン領域７−９及び７−１０を形成し
、コア領域内のフィールド反転電圧を増加させることが
可能である。

この時点に於いて、所望により、コア区域１１１内の選
択したＭＯＳトランジスタのプログラミング即ち書込を
行な−）。このプログラミングは、例えば、ボトレジス
ｔ一層（本図示）を付着させ、且つこのホトレジスト層
を公知の方法でパターン形成することによって論理Ｏを
ストア１べきコア領域１１１内のＭｏ　ｓ　ｔ−ランジ
スタを露出させることによって行なう。次いで、例えは
、約９０Ｋｅｖのエネルギレベルで約２．５Ｘ　Ｉ　Ｑ
　”原子数／Ｃｍ’のドーズ量でボロンイオンをイオン
注入することによってコア領域１１１内の露出されてい
るトランジスタをこの論理Ｏ状態へプログラムさせる。

このボロンのイオン注入によって、露出されているＭＯ
Ｓトランジスタのスレッシュホールド電圧を約５ボルト
又はそれ以上の値へ増加され、従ってコア領域１１１内
の露出されているＭＯＳトランジスタが論理Ｏをストア
する様にさせる。

一方、ホトレジスト層（不図示）によって保護されてい
るコア領域１１１内のＭＯＳトランジスタはこのイオン
注入ステップの過程中十分に保護されており、問題とな
る様な量のボロンイオンが付与されることが防止される
。従って、コア領域１１１内のホトレジスト層によって
保護されているＭＯＳ　ｌ−ランジスタのスレッシュホ
ールド電圧は約０．８ポル１−のままであり、従ってコ
ア領域１１１内のホトレジスト層によって保護されてい
るＭＯ８Ｉ−ランジスタは論理１をストアすることとな
る。

この時点に於いて゛、デバイスの全表面を酸化させ、ポ
リシリコン層１０及び隣接するセル間の領域上に約ｉ、
ｏｏｏへの厚さの酸化物層（不図示）を形成させる。こ
の場合の酸化は、例えば、約９５０℃の温度で約２０−
３０部分間湿潤酸素中において酸化させることによって
行なう。

次いで、第４１図に示した如く、公知の方法によってウ
ェハの表面上にガラス層１４（例えば、約８％の燐を含
有する燐をドープしたガラス）を形成する。次いで、以
下の如き方法によって、ソース・ドレイン領域７−２へ
の電気的コンタクトを与えるコンタクト領′４．１３を
形成する。第４１図について説明すると、例えば、公知
のホトリソグラフィ技術を使用し、例えば、緩１１ｊＨ
Ｆでエツチングすることによってガラス層１４及び酸化
層をパターニングし、コンタクト領域１３を形成し、従
って後に形成される金属相互配線層１５（第４Ｊ図）が
基板９９内に設けられている領域へコンタクトする為の
基板９９の部分を露出させる。同時に、後に形成される
べき金属相互配線層１５によってコンタクトされるべき
ポリシリコン層１０の部分を露出させる為にガラス層１
４も又パター、ン形成される。この場合に、ガラス層１
４とその下側の酸化層もパターニングされて、金属層１
５によってコンタクトされる領域７−９を露出させる。

次いで、例えば、約ｉ、ｏｏｏ℃の温度で約１５分間ガ
ラス層１４をリフローさせることによって、ガラス層１
４内への開口をエツチング形成した際に形成される寧ろ
急峻な端部を滑かにさせる。このリフローにより、後に
形成される電気的相互配線層がコンタクトされるべき所
望の領域と信頼性があり且つ低抵抗の接続をすることが
確保される。

このガラスのりフロ一工程中、ポリシリコンＲ１０内の
ドーパントもポリシリコン層１０によってコンタクトさ
れている基板９９の部分内へ拡散され、前述した如く、
埋設コンタクト１１が形成される。

第４ｊ図に示した如く、電気的相互配線１５を形成する
ことによって、Ｎチャンネル周辺ソース・トレインコン
タクト領域１３、Ｐチャンネル周辺ソース・ドレイン領
域７−９及びポリシリコン相互配線領域１Ｏ−３（第３
ａ図のワード線３３）への電気的相互配線が与えられる
。電気的相互配線１５を形成する場合には、例えば、公
知のスパッタ技術を使用してウェハの表面上に約９，０
００乃至ｉｉ、ｏｏｏへの範囲内の厚さにアルミニウム
乃至はアルミニウム合金の層を形成し、次いで公知のホ
トリソグラフィ技術を使用してアルミニウム層１５をパ
ターニングすると共に酢酸と硝酸と燐酸とで構成した溶
液でエツチングするか又は適宜のプラズマでエツチング
することによって形成することが可能である。電気的相
互配線層１５の１部（不図示）によってゲート１０への
電気的コンタクトも形成される。次いで、例えば、水素
雰囲気中において約２０分間約４５０℃の温度でこのア
ルミニウム相互配線層１５を合金化させ、アルミニウム
とそれがコンタクトされている領域との間に良好なオー
ミックコンタクトが与えられることを確保する。次いで
、所望により、当業者にとって公知の如く、燐をドープ
したガラス（ｖａｐｏｘ　）乃至は窒化シリコン等の様
な耐傷性の層（不図示）を約９，０００乃至ｉｉ、ｏｏ
ｏへの範囲内の厚さに形成してデバイスの全表面を被覆
し、耐傷性層内に開口を穿設してデバイスの表面上の所
望の位置へ電気的接続を行なうことを可能とする。

ＬＬ友１１ 本発明の別の実施例によれば、消去可能で且つプログラ
ム可能（書込可能）なリードオンリーメモリ（ＥＰ’Ｒ
ＯＭ）が製造される。ＥＰＲＯＭは従来公知であり、こ
の様な従来のＥＰＲＯＭは第２ａ図の平面図に示したＲ
ＯＭと略同様な方法で製造されるものであるが、従来の
Ｅ　Ｐ　Ｒ’ＯＭに於いてはアレイ内に含まれる各メモ
リセルに対して所謂゛フローティングゲート″を有する
ものである点が異なっている。７０−ティングゲートは
、各メモリセルのチャンネル領域と制御ゲートとの間に
於いてそれらから絶縁して設けられており、電荷が選択
したフローティングゲート上にストアされてそのフロー
ティングゲートに関連しμメモリセルを論理Ｏ又は論理
１の何れかの状態へプログラムする。重要なことである
が、この様な従来の各ＥＰＲＯＭメモリセルは、通常、
第２ａ図の平面図で示した様なトランジスタを有してお
り、！ アレイ内の各メモリセルの各ソース領域及び各ドレイン
領域に対して電気的コンタクトを設けることが必要とさ
れ、その結果従来のＲＯＭに関して前述した如く、この
様な従来の各ＥＰＲＯＭメモリセルは寧ろ大側なものと
なるという欠点を有している。

従来のＥＰＲＯＭと対比して本発明に基づいて構成され
るＥＰＲＯＭは複数個のメモリセルトランジスタを形成
する上で複数個の連続的な拡散ラインを使用している。

これらの拡散ラインはワード線の下側に於いてさえも連
続しており、従って、本発明に基づいて構成されたＲ　
Ｏｔｖｌに関して前述した如く、１個の電気的コンタク
トでもって複数個のソース領域及びドレイン領域への電
気的接続を与えることが可能である。

本発明に基づいて構成されたＥＰＲＯＭの１実施例の平
面図を第５ａ図に示しである。フローティングゲート９
６−１乃至９６−３及び９７−１乃至９７−３は、トラ
ンジスタ３０−１乃至３０−３及びトランジスタ３１−
１乃至３１−３及びワード線３３及び１３３との間であ
ってそれらから離隔して形成されている。本実施例に於
いては、図示した如く、フローティングゲート９６−１
乃至９６−３及び９７−１乃至９７−３は、各拡散領域
７−３乃至７−６の間に形成されると共に、各拡散領域
上を多少延在して形成されている。フローティングゲー
ト９６−１乃至９６−３及び９７−１乃至９７−３はワ
ード線３３．１３３の夫々よりも幾分幅広に示しである
が、これは図面上明確さの為に成されているものであっ
て、フローティングゲートの実際の幅は、後に詳述する
如く、ワード線３３．１３３の幅と実質的に同じであり
且つ同時に形成されるものであるということを理解すべ
きである。

論理１をメモリセル内にストアする場合、例えばメモリ
セル３０−１に論理１をストアする場合には、フローテ
ィングゲート９６−１には電荷を蓄積させない。フロー
ティングゲート９６−１上に電荷が蓄積されていないの
で、論理１をストアしているセルの制御ゲートスレッシ
ュホールド電圧Ｖｔ　　（通常２．０ボルト）よりも大
きな読取電圧Ｖｒがその制御ゲート（ワード線３３）へ
印加されると、トランジスタ３０−１はオンする。一方
、メモリセル３０−１内に論理０をストアする場合には
、フローティングゲート９６’−１へ電子が注入され、
フローティングゲート９６−１上に負電圧を与える。こ
の様にフローティングゲート９６−１上に電子を注入す
ることは、例えば、従来の如く熱電子をチャンネルから
注入させることによって行なう。この様な電子を注入す
る為の１技術は、制御ゲート３３上に高電圧（通常、１
ｏ乃至２０ボルト）を印加し、比較的高電圧（通常、１
０乃至２０ボルト）をソース・ドレイン領域７−４へ印
加し、且つソース・トレイン領域７−３を接地接続させ
る。これにより、ソース・ドレイン領域７−４からソー
ス・ドレイン領域７−３へ電子が流れ、その過程中に、
幾つかの電子がゲート酸化膜１−４を介してチャンネル
領域からフローティンググーｔ−９６−，１内へ注入さ
れる。この様に論理Ｏの状態へセル３ｏ−１をプログラ
ムする過程中、フローティングゲーｔ−’９６−１内に
十分な電子が蓄積され、その結果１−ランジスタ３０−
１の制御ゲート３３上に読取電圧Ｖ、ｒが印加されても
トランジスタ３０−１がオンしない様にメモリセル３０
−１の制御ゲートスレッシュホールド電圧Ｖｔが増加さ
れる（通常、５ボルトを超えｌζ値）。

ワード線３３に沿って設けられているその他のセルが意
図に反してプログラムされることを防止する為に、ソー
ス・ドレイン領域７−４の右側のその他の全てのソース
・トレイン領域（即ち、ソース・ドレイン領域７−５．
７−６等）は高電圧　　　１が印加されることによって
非選択状態とされねばならず、そうすることによりセル
３ｏ−１の右側　　　もの非選択状態にあるセルが導通
状態となりプログ　　　ノラムされることを防止する。

同様に、ソース・ドレイン領域７−３の左側のその他の
全てのソース・トレイン領域は低状態でなければならず
、そうすることによりセル３ｏ−１の左側の非選択状態
にあるセルが導通状態となりプログラムされることが防
止される。

トランジスタ３０−１を論理０の状態から論理１の状態
へ再プログラムする為には、７０−チインググート９６
−１から電子を取除く必要がある。

このことは、短時間（通常、３０秒）デバイス全体を紫
外線に照射させることによって行なう。これにより、プ
ログラム可能なトランジスタの全ては論理１の状態へ再
プログラムされる。

第５ｂ図に示した如く、本発明の別の実施例に饗いては
、フローティンググーｔ−９６−１，９６−２，９６−
３，９７−１，９７−２，９７−３よ、各セルのソース
領域とドレイン領域との間でｔの上方に延在するもので
はない様に形成されて・）る。従って、例えば、セル３
ｏ−２をプロゲラ−する為には、拡散領域７−４を高状
態（通常、２０ボルト以上）どし、制御ゲート３３を高
状態（通常、２０ボルト以上）とし且つその他の全ての
拡散領域７−３．７−５及び７−６を低状態に維持する
。熱電子の注入は電位が最高であるソース・１〜レイン
領域近傍で起こるので、ワード線３３に沿って設けられ
ているその他のセルが導通状態になったとしても、電子
注入が起こるのはセル３０−２に於いてのみである。本
実施例に於いては、拡散領域７−３乃至７−６を一層幅
狭に形成プることを可能としている。何故ならば３各拡
散領域の上方に於けるＭ接するフローティングゲート間
に最小の間隔を設けることの必要性が取除かれているか
らである。この実施例は、又、プログラミングの過程中
、非選択状態にある拡散ラインを低状態に維持すること
を可能としており、そうづることにより基板電流（即ち
、拡散領域、アクティブ領域、グー１〜領域等から基板
９つへの電流）を最小としでいる。

本発明の１実施例によれば、第６ａ図乃至第６ｈ図に断
面で示した如＜　Ｅ　Ｐ　ＲＯＮＩ＋か製造される。

第６ａ図乃至第６ｆ図に示した処理工程は第４ａ図乃至
第４ｆ図に示した処理工程と夫々同一であるが、例えば
、約１００ＫｅＶのエネルギレベルで約１　Ｘ　１０１
３原子数／　ｃｍ’を超えるドーズ量でボロンをイオン
注入することによってフィールド領域内に於ける１番目
のイオン注入を行ない、周辺領域に於いて２０ボルトを
超えるフィールド反転電圧とさせる点が異なっている。

第４ａ図乃至第４ｆ図に関しては既に説明したので、本
実施例に於いてはその説明は割愛する。第６ｇ図に関し
説明すると、ホトレジストのマスク（不図示）を形成し
、パターニングしてプログラム可能なものとされるべき
セル（即ち、コア領域１１１内のメモリセル）のみを露
出させる。所望により、周辺領域内に於ける幾つかのト
ランジスタをも露出させ、この時点に於いてそれらのス
レッシュホールド電圧を上昇させることも可能である。

次いで、これらのプログラム可能なセルのスレッシュホ
ールド電圧を、例えば、約１００ＫｅＶのエネルギレベ
ルで約５Ｘ１０Ｉ３原子数／　ｃｍ２のドーズ量でボロ
ン原子をイオン注入することによって上昇させる。この
様にスレッシュホールド電圧を上昇させることにより、
プログラム可能なセル内に於いてデバイスの表面に近接
して電流が流れ、従ってプログラミング過程中にフロー
ティングゲートへの熱電子の注入が助長される。これに
よりメモリセルをプログラムするのに要する時間を３０
ミリ秒以内に減少させている。

次いで、ホトレジストを除去し、例えば、ＣＶＤ技術に
よってポリシリコン層９６を形成し、且つ、例えば、燐
をドープして約３０乃至４０Ω／口の範囲内の値の固有
抵抗とさせる。適宜のホ１〜リソグラフィ技術を使用し
て、マスクを形成し、残存してフローティングゲート９
６−１乃至９６−３及び周辺デバイスのゲートを形成す
べきポリシリコン層９６の領域を画定する。次いで、例
えば、ＣＦａプラズマでエツチングすることによってポ
リシリコン層９６の露出部分を除去する。この場合に、
７０−ティングゲート９６−１乃至９６−３の幅はそれ
らの最終の幅よりも大きく、且つ後に形成されるべきポ
リシリコンワード線３３の幅よりも大きい。

Ｎ型ソース・ドレイン領域１２及びコンタクト領域１３
は、例えば、約７５ＫｅＶで約５Ｘ１０′５原子数／　
Ｃｍ２のドーズ量で砒素をイオン注入することによって
形成する。次いで、例えば、約７０ＫｅＶで約２．５×
１０Ｉｓ原子数／Ｃｌ１１２のドーズ量でボロンをイオ
ン注入することによってＮウェル２０１内にＰ型ソース
７−９とドレイン７−１０とを形成する。

次に、第６１１図に関し説明すると、次いで、絶縁層８
７をデバイスの表面上に形成する。この絶縁Ｒ８７は、
例えば、ウェハを約９２０℃の湿度で約３０分間湿潤酸
素へ露呈することによって形成される二酸化シリコンで
構成されており、その様な絶縁層８７を約８００人の厚
さに形成する。一方、所望により、絶縁層８７として窒
化シリコン又は窒化シリコンとそれをシリコン酸化物で
挾／Ｖだサンドイッチ構成のものを使用することが可能
である。次いで、例えば、ＣＶＤ技術によって、デバイ
スの表面上に第２ポリシリコン層９８を形成する。この
第２ポリシリコン層９８は、約３，０００乃至４，００
０人の範囲内の厚さに形成し、且つ燐でドープしてその
固有抵抗を約２０乃至４０Ω／口の範囲内に設定する。

第４ａ図乃至第４１１図に関し前に説明した如く、ポリ
シリコンｌｍ９８からドーパントを基板９９内に拡散さ
せることによってコンタクト１１が形成される。次いで
、適宜のホトリソグラフィ技術及びマスキング技術を使
用し、例えば、ＣＦａプラズマでエツチングすることに
よってポリシリコン層９８をパターニングし、ゲート１
０とワード線３３とを有する所望の電気的相互配線パタ
ーンを形成する。

この場合に、ポリシリコンＮ９８によって保護されてい
ない酸化物層８７の部分を、例えば、緩罰ＨＦでエツチ
ングすることによって除去する。

ポリシリコン層９８及びその上に形成されている保護用
のホトレジストマスクによって保護されていないポリシ
リコンフローティングゲート９６−１乃至９６−３の部
分を、例えば、ＣＦａプラズマでエツチングすることに
よって除去し、その際にポリシリコンフローティングゲ
ート９６−１乃至９６−３をポリシリコン層９８（第５
ｂ図のワード線３３）と自己整合させる。

次いで、所望により、デバイスに全体に対してフィール
ド注入を行ない、フィールド反転電圧を、例えば、７ボ
ルトを超えた値に増加させる。

この時点に於いて、デバイスの表面全体を酸化させ、ポ
リシリコン層９６及び隣接するセル間の領域上に約１　
、０００人の厚さの酸化物層（不図示）を形成する。こ
の酸化は、例えば、約３０分間約９５０℃の温度で湿潤
酸素中において酸化を行なうことによって実施する。

第６１図に関し説明すると、デバイスの表面上にガラス
層９４を形成する。このガラス層９４は、例えば、公知
の蒸着技術によって約１０，０００人の厚さに形成され
た燐ガラス（ホスホシリケートガラス）で構成されてい
る。次いで、適宜の公知なホトリソグラフィ技術を使用
して、ガラス層９４及びその下側の酸化層を、例えば、
ホトレジスト（不図示）で定義付番プ、例えば、緩衝Ｈ
Ｆでエツチングすることによってパターニングし、第６
ｊ図に示した如く、下側に存在する領域と電気的コンタ
クトをとる為に後に形成されるべき金属相互配線に対す
る貫通導体を設ける。次いで、本発明の最初の実施例に
関し説明した様に、ガラス層９４をリフローさせ、コン
タクト用の貫通導体が形成された箇所のエツジを取除い
て滑かな表面とさせる。この工程中ドーパントが再分布
され、従って、図示した如く、コンタクト領域１１が形
成される。

次いで、第６に図に示した如く、例えば、スパッタリン
グによってデバイスの表面上にアルミニ・ラム又はアル
ミニウム合金の層１０１を約１０，０００人の厚さに形
成し、このアルミニウム層を例えば公知のホトリソグラ
フィ技術を使用することによってパターニングし、次い
で酢酸と硝酸と燐酸とで構成される溶液でエツチングす
ることによってこの金属層の不所望な部分を取除くこと
によって金属相互配線を形成する。この様にして完成さ
れたデバイスを第６に図に示しである。

勿論、当業者等にとって周知の如く、第１層のポリシリ
コン層はフローティングゲート９６−１乃至９６−３と
して撮能し得るばかりでなく、電気的相互配線としても
機能し得るものである。更に、当業者等にとって認識さ
れている如く、金属相互配線層１０１は、基板９９内の
拡散領域、第１ポリシリコン層の所望部分、第２ポリシ
リコン層の選択部分の何れかとコンタク１〜する様に形
成されて、回路要素間の所望の電気的相互接続を得るこ
とが可能である。

当業者等にとって明らかな如く、上述した各実施例に於
ける幾つかの工程の順序は本発明の技術的範囲を逸脱す
ることなしに変更することが可能である。１例を除き、
コア領域内の隣接するトランジスタ間に形成されるフィ
ールド酸化膜（即ち、第３ａ図、第５ａ図及び第５ｂ図
のワード線３３とピッ］〜線７−３及び７−４との間）
は、上述した如く、ポリシリコンを形成した後又はポリ
シリコンワード線（ＥＰＲＯＭの場合は、更にポリシリ
コンフローティングゲート）を形成する前の何れかに於
いて形成することが可能である。例えば、ワード線（Ｅ
ＰＲＯＭの場合は、更にフローティングゲート）を形成
する前にコア領域内の隣接するトランジスタ間に形成さ
れるフィールド酸化膜を形成する場合には、この酸化膜
の形成過程中にワード線の場所をマスクするか、又はワ
ード線（ＥＰＲＯＭの場合は、更に７０−テインググー
ト）が形成されるべき区域内の酸化膜を選択的に除去し
、従ってワード線を薄いゲート酸化膜によってのみチャ
ンネル領域から離隔される構成とし、その際にメモリコ
アトランジスタを形成する。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。例えば、Ｎ型
基板を使用するか又はコアをＰ型基板内に形成されてい
るＮ型ウェル領域内に包含させることによって、Ｐ型拡
散ラインをコア領域内で使用することが可能である。Ｎ
型基板を使用する場合には、Ｐチャンネル周辺デバイス
をＮ型基板内に形成し、Ｎチャンネル周辺デバイスを基
板内に形成されているＰ型ウェル領域内に形成すること
が可能である。所望により、Ｐ型及びＮ型の両方の埋設
拡散ラインを単一の基板内で使用することが可能である
。埋設拡散ラインは、ビット線としてのみならず電気的
相互配線として広く使用することが可能である。

【図面の簡単な説明】

第１図は典型的な半導体メモリ回路を示した平面図、第
２ａ図は従来のメモリセルに於いて使用されている典型
的な従来のＭＯＳトランジスタを示した平面図、第２ｂ
図は第２ａ図の平面に示した様にメモリアレイの１部を
形成する従来のＭＯＳトランジスタを示した断面図、第
３ａ図は本発明に基づいて構成されたメモリアレイの１
実施例を示した平面図、第３ｂ図は第３ａ図のＢ−Ｂ線
に沿って取った断面図、第３ｃ図は第３ａ図のメモリア
レイを示した説明図、第４ａ図乃至第４ｊ図は本発明の
１実施例に基づいてメモリ装置を製造する過程を示した
各断面図、第５ａ図及び第５ｂ図は本発明に基づいて構
成されたＥ　Ｐ　ＲＯＭの２つの実施例を示した各平面
図、第６ａ図乃至第６に図は本発明の１実施例に基づい
てＥ　Ｐ　ＲＯｔｖｌを製造する過程を示した各断面図
、である。 （符号の説明） ５：　厚いフィールド酸化膜 ７：　拡散領域 ８：　薄いフィールド酸化膜 １０：　ポリシリコン層 １１：　埋設コンタクト ３０．３１　：　　Ｉ−ランジスタ ３３．１３３：　　ワード線 ３６．３７　：　　電気的コンタクト ９９：　基板 １１０：　周辺領域 １１１：　コア領域 手続補正書（方式） 昭和５９年　３月４）日 特許庁長官　　若　杉　和　夫　　殿 １、事件の表示　　　昭和５８年　特　許　願　第　２
１８８１１　　号２、発明の名称　　　埋設拡散半導体
構成体及びその製造方法３、補正をする者 事件との関係　　　特許出願人 ４、代理人 ５、補正命令の日付　　　昭和５９年２月８日（５９年
２月２８日発送）６、補正により増加する発明の数　　
　な　　し７、補正の対象　　　　　図　　面　　　　
　　　　　　、　　−８、補正の内容　　　　　別紙の
通り　　　　　　　　ｊ　’、Ｔｌｉ、３．　：’＋、
　９　　”１補　　正　　の　　内　　容 本願添付図面中、第４８，６８図乃至第４ｆ。 ６ｆ図を別紙朱印の如く、第４ａ図乃至第４ｆ図と補正
し、新たに、別紙の如く第６ａ図乃至第６ｆ図を加入す
る。

Claims (1)

1. 【特許請求の範囲】 １６各セルがソースとドレインとゲートとチャンネルと
   を持ったＭＯＳトランジスタを有すると共に各セルが１
   個の２進数をストアすることが可能な複数個のセルを有
   する半導体メモリ装置に於いて、第１導電型の半導体基
   板と、前記第１導電型と反対の第２導電型の第１ドープ
   領域と、前記第２導電型の第２ドープ領域と、前記第１
   ドープ領域と第２ドープ領域との間に位置されている複
   数個のチャンネル領域と、複数個の導電線であってその
   各々が第１絶縁層によって前記チャンネル領域の関連し
   た１つから絶縁されると共にその上方に位置されている
   導電線と、ソースとドレインとゲートとチャンネルとを
   持った付加的なＮチャンネルトランジスタ及び付加的な
   Ｐチャンネルトランジスタであって前記付加的なトラン
   ジスタのソース及びトレインが前記第１ドープ領域及び
   第２ドープ領域の１部として形成されるものではない付
   加的なトランジスタとを有しており、前記第１ドープ領
   域が前記各セルのソースとして機能すると共に前記第２
   ドープ領域が前記各セルのドレインとして機能し且つ前
   記各導電線が前記複数個のセルの１個のゲートとして機
   能し、又前記第１ドープ領域と第２ドープ領域の間であ
   って前記各導電線の下側の前記基板の部分が前記複数個
   のセルの１つのチャンネルとして機能することを特徴と
   する装置。 ２、各セルがソースとドレインとゲートとチャンネルと
   を持ったＭＯＳトランジスタを具備すると共に各セルが
   １個の２進数をス１〜アすることが可能なＲＸ、Ｓ複数
   個のセルを有する半導体メモリ装置に於いて、第１導電
   型の半導体基板と、前記複数個のセルが形成されている
   前記基板内のコア領域と、前記コア領域を取囲むフィー
   ルド領域と、前記フィールド領域内の前記基板上に形成
   されているフィールド酸化層と、前記コア領域内に形成
   されており前記第１導電型と反対の第２導電型のＲ＋１
   複数個のドープ領域と、Ｓ複数個の導電線であってその
   各々が前記複数個のドープ領域の各々と交差する導電線
   と、前記複数個のドープ領域と前記複数個の導電線との
   間に形成されておりそれらの間に電気的絶縁を与えてい
   る第１絶縁層と、ソースとドレインとゲートとチャンネ
   ルとを持った付加的なＮチャンネルトランジスタ及び付
   加的なＰチャンネルトランジスタであって前記付加的な
   トランジスタのソース及びトレインが前記第１ドープ領
   域及び第２ドープ領域の１部として形成されるものでは
   ない付加的なトランジスタとを有しており、前記各セル
   がソースとして機能する前記複数個のドー、プ領域の１
   つと、それと関連しドレインとして機能する前記複数個
   のドープ領域の１つと、それと関連しゲートとして機能
   する前記複数個の導電線の１つによって形成されており
   、且つ前記ソースと前記ドレインとの間であって前記ゲ
   ートの下側に位置している前記基板の部分が前記チャン
   ネルとして機能することを特徴とする装置。 ３、特許請求の範囲第２項に於いて、前記Ｒ＋１複数個
   の各ドープ領域が実質的に第２絶縁層によって被覆され
   ていることを特徴とする装置。 ４、特許請求の範囲第３項に於いて、前記第２絶縁層が
   前記第１絶縁層よりも実質的に厚さが厚いことを特徴と
   する装置。 ５、特許請求の範囲第４項に於いて、前記複数個のセル
   の各々がフィールド領域によって取囲まれており、前記
   フィールド領域が厚いフィールド酸化膜によって被覆さ
   れていることを特徴とする装置。 ６、第１導電型のチャンネルを有する第１トランジスタ
   と、前記第１導電型と反対の第２導電型のチャンネルを
   有する第２トランジスタと、各セルがソースとドレイン
   と制御グーｉ〜とフローティンググー１〜とチャンネル
   とを持ったＭＯＳ　ｌ−ランジスタを有すると共に各セ
   ルが１個の２進数をストアすることが可能な複数個のセ
   ルとを有する半導体メモリ装置に於いて、第１導電型の
   半導体基板と、前記第１導電型と反対の第２導電型の第
   １ドープ領域と、前記第２導電型の第２ドープ領域と、
   前記第１ドープ領域と第２ドープ領域との間に位置され
   ている複数個のチャンネル領域と、前記基板内に位置さ
   れている前記第２導電型のウェル領域と、前記基板内に
   形成されている前記第２導電型の第３ドープ領域及び第
   ４ドープ領域と、前記ウェル領域内に形成されている前
   記第１導電型の第５ドープ領域及び第６ドープ領域と、
   複数個のフローティングゲートであってその各々が第１
   絶縁層によってそれと関連するチャンネル領域から絶縁
   されると共にその上方に位置されているフローティング
   ゲートと、複数個の導電線であってその各々が第２絶縁
   層によって前記フローティングゲートの関連する１つか
   ら絶縁されると共にその上方に位置されている導電線と
   を有しており、前記第１ドープ領域が前記各セルのソー
   スとして機能すると共に前記第２ドープ領域が前記各セ
   ルのドレインとして機能し且つ前記各導電線が前記複数
   個のセルの１個の制御ゲートとして暇能し、又前記第１
   ドープ領域と第２ドープ領域の間であって前記各導電線
   の下側の前記基板の部分が前記複数個のセルの１個のチ
   ャンネルとして機能し、更に前記第３ドープ領域が前記
   第１トランジスタのソースとして機能すると共に前記第
   ４ドープ領域が前記第１トランジスタのドレインとして
   機能し且つ前記第５ドープ領域が前記第２トランジスタ
   のソースとして機能すると共に前記第６ドープ領域が前
   記第２トランジスタのトレインとして機能することを特
   徴とする装置。 １、第１導電型のチャンネルを有する第１トランジスタ
   と、前記第１導電型と反対の第２導電型のチャンネルを
   有する第２トランジスタと、各セルがソースとドレイン
   と制御ゲートとフローティングゲートとチャンネルとを
   持ったＭＯＳトランジスタを有すると共に各セルが１個
   の２進数をストアすることが可能なＲＸＳ複数個のセル
   とを有する半導体メモリ装置に於いて、第１導電型の半
   導体基板と、前記複数個のセルが形成されている前記基
   板内のコア領域と、前記基板内の周辺領域と、前記コア
   領域を取囲むフィールド領域と、前記フィールド領域内
   で前記基板上に形成されているフィールド酸化層と、前
   記コア領域内に形成されている前記第１導電型と反対の
   第２導電型のＲ＋１複数個のドープ領域と、各々が前記
   複数個のドープ領域の各々と交差しているＳ複数個の導
   電線と、ＲＸＳ複数個のフローティングゲートであって
   その各々が前記Ｒ＋１個のドープ領域の間に存在してい
   るＳ複数国の導電線のＲｘＳ複数個の部分の１つと不均
   衡に関連すると共に各々が前記基板と前記Ｒ＋１複数個
   のドープ領域と前記Ｓ複数個の導電線から絶縁されてい
   るフローティングゲートと、前記複数個のドープ領域と
   前記複数個の導電線との間に形成されておりそれらの間
   に電気的絶縁を与えている第１絶縁層と、前記周辺領域
   内に形成されている前記第２導電型のウェル領域と、前
   記周辺領域内に形成されている前記第２導電型の第３ド
   ープ領域及び第４ドープ領域と、前記ウェル領域内に形
   成されており前記第１導電型の第５ドープ領域及び第６
   ドープ領域とを有しており、前記各セルがソースとして
   機能する前記複数個のドープ領域の１つと、それと関連
   しドレインとして機能する前記複数個のドープ領域の１
   つど、それと関連しゲートとして機能する前記複数個の
   導電線の１つとによって形成されており、月つ前記ソー
   スと前記トレインとの間であって前記ゲートの下側に位
   置している前記基板の部分が前記チャンネルとして機能
   し、又前記第３ドープ領域が前記第１トランジスタのソ
   ースとして機能すると共に前記第４６−ブ領域が前記第
   １トランジスタのドレインとして機能し、更に前記第５
   ドープ領域が前記第２トランジスタのソースとしては能
   すると共に前記第６ドープ領域が前記第２トランジスタ
   のトレインとして備前することを特徴とする装置。 ８、第１導電型の半導体基板内に、第１導電型のチャン
   ネルを有する第１トランジスタと、航記第１導電型と反
   対の第２導電型のチャンネルを有する第２トランジスタ
   と、各セルがソースとドレインとゲートとチャンネルと
   を持ったＭＯＳメモリトランジスタを有すると共に各セ
   ルが１個の２進数をストアすることが可能な複数個のセ
   ルを有する集積回路メモリ装置を製造する方法に於いて
   、前記基板内に前記第１導電型と反対の第２導電型の第
   １ドープ領域及び第２ドープ領域を形成し、前記基板内
   に前記第２導電型のウェル領域を形成し、前記基板内に
   前記第２導電型の第３ドープ領域及び第４ドープ領域を
   形成し、前記ウェル領域内に前記第１導電型の第５ドー
   プ領域及び第６ドープ領域を形成し、前記第１ドープ領
   域及び第２ドープ領域の選択部分の上と前記ウェル領域
   の上と前記第１ドープ領域及び第２ドープ領域の間に位
   置している前記基板の部分の上に比較的薄い絶縁層を形
   成し、前記比較的薄い絶縁層の上に複数個の導電性ゲー
   ト領域を形成し、前記第１ドープ領域が前記各ＭＯＳメ
   モリトランジスタの前記ソースを形成すると共に前記第
   ２ドープ領域が前記各ＭＯＳメモリトランジスタの前記
   ドレインを形成し且つ前記各ゲート領域の下側の前記基
   板の前記部分がそれと関連したＭＯＳトランジスタのチ
   ャンネルとして機能し、前記第３ドープ領域が前記第１
   トランジスタのソースとして機能すると共に前記第４ド
   ープ領域が前記第１トランジスタのドレインとして機能
   し、又前記第５ドープ領域が助記第２トランジスタのソ
   ースとして機能すると共に前記第６ドープ領域が前記第
   ２トランジスタのトレインとして機能することを特徴と
   する方法。 ９、第１導電型の半導体基板内に、第１導電型のチャン
   ネルを有する第１トランジスタと、前記第１導電型と反
   対の第２導電型のチャンネルを有する第２トランジスタ
   と、各セルがソースとドレインとゲー１−とチャンネル
   とを持ったＭＯＳメモリトランジスタを有すると共に各
   セルが１個の２進数をストアすることが可能な複数個の
   セルとを有する集積回路メモリ装置を製造する方法に於
   いて、前記基板の表面上にパターン形成したフィールド
   醇化層を形成し前記基板の選択部分から前記フィールド
   酸化膜を除去し、前記基板内に前記第２導電型のウェル
   領域を形成し、前記基板の前記選択部分内に前記第１導
   電型と反対の第２導電型の第１ドープ領域及び第２ドー
   プ領域を形成し、前記第１ドープ領域及び第２ドープ領
   域の大部分の上に比較的厚い絶縁層を形成し、前記基板
   内に前記第２導電型の第３ドープ領域及び第４ドープ領
   域を形成し、前記ウェル領域内に前記第１導電型の第５
   ドープ領域及び第６ドープ領戚を形成し、前記比較的厚
   い絶縁層によって被覆されていない前記第１ドープ領域
   及び第２ドープ領域の部分の上と前記第１トープ領域及
   び第２ドープ領域の間に位置している前記基板の部分の
   上とに比較的薄い絶縁層を形成し、前記比較的薄い絶縁
   層上に複数個の導電性ゲート領域を形成し、前記第１ド
   ープ領域が前記各ＭＯ８ｉ−ランジスタの前記ソースを
   形成すると共に前記第２ドープ領域が前記各ＭＯＳトラ
   ンジスタの前記ドレインを形成し且つ前記各ゲート領域
   の下側の前記基板の部分がそれと関連したＭＯＳ　Ｉ−
   ランジスタのチャンネルとして機能し、前記第３ドープ
   領域が前記第１トランジスタのソースとして機能すると
   共に前記第４ドープ領域が前記第１１〜ランジスタのド
   レインとじて機能し、又前記第５ドープ領域が前記第２
   トランジスタのソースとして賎能すると共に前記第６ド
   ープ領域が前記Ｍ２トランジスタのドレインとして歳能
   することを特徴とする方法。 １０、第１導電型の半導体基板内に、第１導電型のチャ
   ンネルを有する第１トランジスタと、前記第１導電型と
   反対の第２導電型のチャンネルを有する第２トランジス
   タと、各セルがソースとドレインと制御ゲートとフロー
   ティングゲー１へとチャンネルとを持ったＭＯＳ　ｌ〜
   ランジスタを有すると共に各セルが１個の２進数をスト
   アすることが可能な複数個のセルとを有する集積回路メ
   モリ装置を製造する方法に於いて、前記基板内に前記第
   １Ｒ電型と反対の第２導電型の第１ドープ領域及び第２
   ドープ領域を形成し、前記第１ドープ領域及び第２ドー
   プ領域の選択部分の上と前記第１ドープ領域及び第２ド
   ープ領域の間に位置しでいる前記基板の部分との上に比
   較的薄い絶縁層を形成し、前記比較的薄い絶縁層上に複
   数個の導電性ゲート領域を形成し、前記基板内に前記第
   ２導電型のウェル領域を形成し、前記基板内に前記第２
   導電型の第３ドープ領域及び第４ドープ領域を形成し、
   前記ウェル領域内に前記第１導電型の第５ドープ領域及
   び第６ドープ領域を形成し、前記第１ドープ領域が前記
   各ＭＯ８ｔ−ランジスタのソースを形成すると共に前記
   第２ドープ領域が前記各ＭＯＳトランジスタのドレイン
   を形成し且つ前記各ゲート領域の下側の前記基板の部分
   がそれと関連したＭＯＳ　ｔ−ランジスタのチャンネル
   として機能し、又前記第３ドープ領域が前記第１トラン
   ジスタのソースとして機能すると共に前記第４ドープ領
   域が前記第１トランジスタのドレインとして機能し、更
   に前記第５ドープ領域が前記第２トランジスタのソース
   として機能すると共に前記第６ドープ領域が前記第２ト
   ランジスタのトレインとして機能することを特徴とする
   方法。 １１、第１導電型の半導体基板内に、第１導電型のチャ
   ンネルを有する第１トランジスタと、前記第１導電型と
   反対の第２導電型のチャンネルを有する第２トランジス
   タと、各セルがソースとドレインと制御ゲートとフロー
   ティングゲートとチャンネルとを持ったＭＯＳ　ｌ−ラ
   ンジスタを有すると共に各セルが１個の２進数をストア
   することが可能な複数個のセルとを有する集積回路メモ
   リ装置を製造する方法に於いて、前記基板の表面上にパ
   ターン形成したフィールド酸化層を形成し前記基板の選
   択部分から前記フィールド酸化膜を除去し、前記基板の
   選択部分内に前記第１導電型と反対の第２導電型の第１
   ドープ領域及び第２ドープ領域を形成し、前記第１ドー
   プ領域及び第２ドープ領域の大部分の上に比較的厚い絶
   縁層を形成し、前記基板内に前記第２導電型のウェル領
   域を形成し、前記基板内に前記第２導電型の第３ドープ
   領域及び第４ドープ領域を形成し、前記ウェル領域内に
   前記第１導電型の第５ドープ領域及び第６ドープ領域を
   形成し、前記比較的厚い絶縁層によって被覆されていな
   い前記第１ドープ領域及び第２ドープ領域の部分の上と
   前記第１ドープ領域及び第２ドープ領域の間に位置して
   いる前記基板の部分の上とに比較的薄い第１絶縁層を形
   成し、前記第１絶縁層上に複数個のフローティングゲー
   ト領域を形成し、前記比較的薄い絶縁層上に複数個の導
   電性ゲート領域を形成し、前記第１ドープ領域が前記各
   ＭＯＳトランジスタのソースを形成すると共に前記第２
   ドープ領域が前記各ＭＯ８Ｉ−ランジスタの前記ドレイ
   ンを形成し且つ前記各ゲート領域の下側の前記基板の部
   分がそれと関連するＭＯＳトランジスタのチャンネルと
   して機能し、又前記第３ドープ領域が前記第１トランジ
   スタのソースとして；幾能すると共に前記第４ドープ領
   域が前記第１トランジスタのドレインとして機能し、更
   に前記第５ドープ領域が前記第２トランジスタのソース
   として機能すると共に前記第６ドープ領域が前記第２ト
   ランジスタのトレインとして機能することを特徴とする
   方法。