JPH09181161A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09181161A JPH09181161A JP7350086A JP35008695A JPH09181161A JP H09181161 A JPH09181161 A JP H09181161A JP 7350086 A JP7350086 A JP 7350086A JP 35008695 A JP35008695 A JP 35008695A JP H09181161 A JPH09181161 A JP H09181161A
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Abstract
(57)【要約】
【課題】 冗長回路による不良部分の救済コストが低く
且つ微細な半導体装置を提供する。 【解決手段】 フィールドプレート電極としての多結晶
シリコン膜１４ｂと同一層から形成された多結晶シリコ
ン膜１４ａを浮遊ゲートとする不揮発性メモリ素子であ
るトランジスタ２６が設けられている。このため、不良
部分の検出、置換及び救済の確認を同一の検査装置で連
続的に行うことができる。しかも、多結晶シリコン膜１
４ａはフィールド領域と同時に形成することができる。
また、レーザ等による配線の切断等を行う必要がないの
で、レーザ等のビーム径によってトランジスタ２６の寸
法が制限されない。
且つ微細な半導体装置を提供する。 【解決手段】 フィールドプレート電極としての多結晶
シリコン膜１４ｂと同一層から形成された多結晶シリコ
ン膜１４ａを浮遊ゲートとする不揮発性メモリ素子であ
るトランジスタ２６が設けられている。このため、不良
部分の検出、置換及び救済の確認を同一の検査装置で連
続的に行うことができる。しかも、多結晶シリコン膜１
４ａはフィールド領域と同時に形成することができる。
また、レーザ等による配線の切断等を行う必要がないの
で、レーザ等のビーム径によってトランジスタ２６の寸
法が制限されない。
Description
【０００１】
【発明の属する技術分野】本発明は、不良部分を救済す
るための冗長回路を有する半導体装置及びその製造方法
に関するものである。
るための冗長回路を有する半導体装置及びその製造方法
に関するものである。
【０００２】
【従来の技術】近年、ＤＲＡＭ等の半導体装置において
は、素子の微細化に伴い総てのメモリセルを瑕疵のない
ように形成することが困難となってきた。そこで、半導
体装置中に冗長回路を予め設けておき、メモリセル等の
不良部分を冗長回路中の予備部分で置換して救済すると
いう手段が提案されている。この不良部分と予備部分と
の置換は、多結晶シリコン膜等で形成されている配線
（ヒューズ）をレーザ等の照射で溶断する方法を用いる
のが一般的である。
は、素子の微細化に伴い総てのメモリセルを瑕疵のない
ように形成することが困難となってきた。そこで、半導
体装置中に冗長回路を予め設けておき、メモリセル等の
不良部分を冗長回路中の予備部分で置換して救済すると
いう手段が提案されている。この不良部分と予備部分と
の置換は、多結晶シリコン膜等で形成されている配線
（ヒューズ）をレーザ等の照射で溶断する方法を用いる
のが一般的である。
【０００３】
【発明が解決しようとする課題】しかし、一般に、不良
部分の検出及び置換された予備部分によって不良部分が
救済されたことの確認を行う検査装置では、レーザ等の
照射による配線の溶断を行うことができない。
部分の検出及び置換された予備部分によって不良部分が
救済されたことの確認を行う検査装置では、レーザ等の
照射による配線の溶断を行うことができない。
【０００４】このため、従来の半導体装置では、半導体
装置中における不良部分の検出を行った後、レーザ等の
照射による配線の溶断を別の装置で行い、更に、置換さ
れた予備部分によって不良部分が救済されたことの確認
を行っていた。この結果、従来の半導体装置では、不良
部分を短時間では救済することができなくて、不良部分
の救済コストが高かった。
装置中における不良部分の検出を行った後、レーザ等の
照射による配線の溶断を別の装置で行い、更に、置換さ
れた予備部分によって不良部分が救済されたことの確認
を行っていた。この結果、従来の半導体装置では、不良
部分を短時間では救済することができなくて、不良部分
の救済コストが高かった。
【０００５】また、従来の半導体装置では、レーザ等の
照射で配線を溶断していたので、この配線の寸法がレー
ザ等のビーム径によって制限され、この配線の寸法をリ
ソグラフィ等の微細加工技術の限界まで縮小することが
できず、微細化が容易ではなかった。
照射で配線を溶断していたので、この配線の寸法がレー
ザ等のビーム径によって制限され、この配線の寸法をリ
ソグラフィ等の微細加工技術の限界まで縮小することが
できず、微細化が容易ではなかった。
【０００６】そこで、本発明は、冗長回路による不良部
分の救済を短時間で行うことができ且つ冗長回路との置
換のためのプログラム用素子を形成するための追加的な
製造工程も不要で、しかも、レーザ等のビーム径によっ
てプログラム用素子の寸法が制限されず、リソグラフィ
等の微細加工技術の限界までプログラム用素子を縮小す
ることができるようにして、不良部分の救済コストが低
く且つ微細な半導体装置及びその製造方法を提供するこ
とを目的としている。
分の救済を短時間で行うことができ且つ冗長回路との置
換のためのプログラム用素子を形成するための追加的な
製造工程も不要で、しかも、レーザ等のビーム径によっ
てプログラム用素子の寸法が制限されず、リソグラフィ
等の微細加工技術の限界までプログラム用素子を縮小す
ることができるようにして、不良部分の救済コストが低
く且つ微細な半導体装置及びその製造方法を提供するこ
とを目的としている。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、半導体基板の上に設けられ
たフィールドプレート電極によって素子分離が行われて
いる半導体装置において、前記半導体基板の表面部に形
成された第１の不純物拡散層と、前記フィールドプレー
ト電極と同一層であり且つ前記第１の不純物拡散層を取
り囲むように形成された導電膜と、前記第１の不純物拡
散層と同一導電型で且つ前記導電膜を取り囲むように形
成された第２の不純物拡散層とを具備する。
に、本発明の半導体装置は、半導体基板の上に設けられ
たフィールドプレート電極によって素子分離が行われて
いる半導体装置において、前記半導体基板の表面部に形
成された第１の不純物拡散層と、前記フィールドプレー
ト電極と同一層であり且つ前記第１の不純物拡散層を取
り囲むように形成された導電膜と、前記第１の不純物拡
散層と同一導電型で且つ前記導電膜を取り囲むように形
成された第２の不純物拡散層とを具備する。
【０００８】本発明の一態様においては、前記導電膜が
浮遊状態である。
浮遊状態である。
【０００９】本発明の一態様においては、前記第１及び
第２の不純物拡散層の間に電流を流して前記導電膜にキ
ャリアを注入することによって、前記第１及び第２の不
純物拡散層の間の抵抗値を制御し得るように構成されて
いる。
第２の不純物拡散層の間に電流を流して前記導電膜にキ
ャリアを注入することによって、前記第１及び第２の不
純物拡散層の間の抵抗値を制御し得るように構成されて
いる。
【００１０】本発明の一態様においては、前記第１及び
第２の不純物拡散層並びに前記導電膜からなる素子が、
冗長回路との置換のためのプログラム用の不揮発性メモ
リ素子として用いられている。
第２の不純物拡散層並びに前記導電膜からなる素子が、
冗長回路との置換のためのプログラム用の不揮発性メモ
リ素子として用いられている。
【００１１】また、本発明の半導体装置の製造方法は、
上記した半導体装置の製造方法において、半導体基板の
上に第１の絶縁膜と導電膜と第２の絶縁膜とを順次に形
成する工程と、前記半導体基板の第１の領域を取り囲む
パターンと、このパターンを包含する第２の領域を取り
囲むパターンとに、前記第２の絶縁膜及び前記導電膜を
加工する工程と、前記第２の絶縁膜及び前記導電膜の側
面を第３の絶縁膜で覆う工程と、前記第１、第２及び第
３の絶縁膜並びに前記導電膜をマスクにして前記第１及
び第２の領域に不純物を導入し、前記第１の領域に第１
の不純物拡散層を形成するとともに前記第２の領域に第
２の不純物拡散層を形成する工程とを有する。
上記した半導体装置の製造方法において、半導体基板の
上に第１の絶縁膜と導電膜と第２の絶縁膜とを順次に形
成する工程と、前記半導体基板の第１の領域を取り囲む
パターンと、このパターンを包含する第２の領域を取り
囲むパターンとに、前記第２の絶縁膜及び前記導電膜を
加工する工程と、前記第２の絶縁膜及び前記導電膜の側
面を第３の絶縁膜で覆う工程と、前記第１、第２及び第
３の絶縁膜並びに前記導電膜をマスクにして前記第１及
び第２の領域に不純物を導入し、前記第１の領域に第１
の不純物拡散層を形成するとともに前記第２の領域に第
２の不純物拡散層を形成する工程とを有する。
【００１２】本発明の半導体装置は、別の観点では、ゲ
ート電極として浮遊状態の導電膜のみを有するトランジ
スタが、冗長回路との置換のためのプログラム用に用い
られている。
ート電極として浮遊状態の導電膜のみを有するトランジ
スタが、冗長回路との置換のためのプログラム用に用い
られている。
【００１３】本発明の半導体装置及びその製造方法で
は、第１及び第２の不純物拡散層の間に電流を流して導
電膜に電子などのキャリアを注入することによって、こ
れら第１及び第２の不純物拡散層並びに導電膜からなる
素子を不揮発性メモリ素子にすることができるので、こ
の素子を冗長回路との置換のためのプログラム用に用い
ることができる。
は、第１及び第２の不純物拡散層の間に電流を流して導
電膜に電子などのキャリアを注入することによって、こ
れら第１及び第２の不純物拡散層並びに導電膜からなる
素子を不揮発性メモリ素子にすることができるので、こ
の素子を冗長回路との置換のためのプログラム用に用い
ることができる。
【００１４】このため、半導体装置中における不良部分
の検出、不良部分と冗長回路の予備部分との置換、及び
置換された予備部分によって不良部分が救済されたこと
の確認を、同一の装置で連続的に行うことができる。
の検出、不良部分と冗長回路の予備部分との置換、及び
置換された予備部分によって不良部分が救済されたこと
の確認を、同一の装置で連続的に行うことができる。
【００１５】しかも、不揮発性メモリ素子の浮遊ゲート
になっている導電膜はフィールドプレート電極と同一層
であるので、不揮発性メモリ素子の浮遊ゲートはフィー
ルド領域と同時に形成することができる。また、不揮発
性メモリ素子の不純物拡散層もトランジスタのソース／
ドレイン等と同時に形成することができる。従って、こ
の不揮発性メモリ素子を形成するために追加的な製造工
程が不要である。
になっている導電膜はフィールドプレート電極と同一層
であるので、不揮発性メモリ素子の浮遊ゲートはフィー
ルド領域と同時に形成することができる。また、不揮発
性メモリ素子の不純物拡散層もトランジスタのソース／
ドレイン等と同時に形成することができる。従って、こ
の不揮発性メモリ素子を形成するために追加的な製造工
程が不要である。
【００１６】また、不揮発性メモリ素子の第１及び第２
の不純物拡散層の間に電流を流して導電膜にキャリアを
注入することによって不良部分と予備部分との置換を電
気的に行うことができるので、レーザ等による配線の切
断等を行う必要がない。
の不純物拡散層の間に電流を流して導電膜にキャリアを
注入することによって不良部分と予備部分との置換を電
気的に行うことができるので、レーザ等による配線の切
断等を行う必要がない。
【００１７】また、冗長回路との置換のためのプログラ
ム用のトランジスタがゲート電極として浮遊状態の導電
膜しか有していない場合、不良部分を救済するためにこ
の不良部分と冗長回路中の予備部分との置換が一旦プロ
グラムされた後は、このプログラム用のトランジスタが
電気的に再プログラムされる危険性がない。
ム用のトランジスタがゲート電極として浮遊状態の導電
膜しか有していない場合、不良部分を救済するためにこ
の不良部分と冗長回路中の予備部分との置換が一旦プロ
グラムされた後は、このプログラム用のトランジスタが
電気的に再プログラムされる危険性がない。
【００１８】
【発明の実施の形態】以下、本発明をＤＲＡＭに適用し
た一実施形態を、図１〜７を参照しながら説明する。
た一実施形態を、図１〜７を参照しながら説明する。
【００１９】図１は、本実施形態の半導体装置において
冗長回路との置換のためのプログラム用の不揮発性メモ
リ素子部分の平面図であり、図２は図１のＩＩ−ＩＩ線
での断面図である。また、図３は、この不揮発性メモリ
素子の等価回路図である。
冗長回路との置換のためのプログラム用の不揮発性メモ
リ素子部分の平面図であり、図２は図１のＩＩ−ＩＩ線
での断面図である。また、図３は、この不揮発性メモリ
素子の等価回路図である。
【００２０】この不揮発性メモリ素子は、フィールドプ
レート電極１４ｂによって素子分離がなされた活性領域
に形成されており、シリコン基板１１の表面部に形成さ
れたＮ型の不純物拡散層２１ａ（第１の不純物拡散層）
と、フィールドプレート電極１４ｂと同一層であり且つ
不純物拡散層２１ａを取り囲むように形成された多結晶
シリコン膜１４ａ（導電膜）と、多結晶シリコン膜１４
ａを取り囲むように形成されたＮ型の不純物拡散層２１
ｂ（第２の不純物拡散層）とを備えたＮチャネルＭＯＳ
トランジスタ２６である。
レート電極１４ｂによって素子分離がなされた活性領域
に形成されており、シリコン基板１１の表面部に形成さ
れたＮ型の不純物拡散層２１ａ（第１の不純物拡散層）
と、フィールドプレート電極１４ｂと同一層であり且つ
不純物拡散層２１ａを取り囲むように形成された多結晶
シリコン膜１４ａ（導電膜）と、多結晶シリコン膜１４
ａを取り囲むように形成されたＮ型の不純物拡散層２１
ｂ（第２の不純物拡散層）とを備えたＮチャネルＭＯＳ
トランジスタ２６である。
【００２１】フィールドプレート電極１４ｂは、シリコ
ン基板１１の上にシールドゲート絶縁膜としてのシリコ
ン酸化膜１３を介して形成されており、その上面をキャ
ップ絶縁膜としてのシリコン酸化膜１５で覆われてお
り、側面をサイドウォール絶縁膜としてのシリコン酸化
膜１６で覆われている。このように、フィールドプレー
ト電極１４ｂがシリコン酸化膜１３、１５、１６で被覆
されることにより、フィールドシールド素子分離構造が
形成されており、このフィールドシールド素子分離構造
で取り囲まれた領域が活性領域となる。
ン基板１１の上にシールドゲート絶縁膜としてのシリコ
ン酸化膜１３を介して形成されており、その上面をキャ
ップ絶縁膜としてのシリコン酸化膜１５で覆われてお
り、側面をサイドウォール絶縁膜としてのシリコン酸化
膜１６で覆われている。このように、フィールドプレー
ト電極１４ｂがシリコン酸化膜１３、１５、１６で被覆
されることにより、フィールドシールド素子分離構造が
形成されており、このフィールドシールド素子分離構造
で取り囲まれた領域が活性領域となる。
【００２２】ＮチャネルＭＯＳトランジスタ２６のソー
ス・ドレインとなる不純物拡散層２１ａ、２１ｂは、シ
リコン基板１１の表面に形成されたＰウェル１２の内部
に形成されている。不純物拡散層２１ａは、シリコン酸
化膜２２に形成されたコンタクト孔２３ａにおいて不純
物拡散層２１ａと接続されたアルミ配線２４ａを介し
て、欠陥メモリセルと予備のメモリセルとを切り換える
回路（置換回路：後述する）に接続されている。また、
不純物拡散層２１ｂは、シリコン酸化膜２２に形成され
たコンタクト孔２３ｂにおいて不純物拡散層２１ｂと接
続されたアルミ配線２４ｂを介して、接地端子（Ｖss）
に接続されている。なお、アルミ配線２４ａ、２４ｂ上
にはシリコン酸化膜２５が形成されている。
ス・ドレインとなる不純物拡散層２１ａ、２１ｂは、シ
リコン基板１１の表面に形成されたＰウェル１２の内部
に形成されている。不純物拡散層２１ａは、シリコン酸
化膜２２に形成されたコンタクト孔２３ａにおいて不純
物拡散層２１ａと接続されたアルミ配線２４ａを介し
て、欠陥メモリセルと予備のメモリセルとを切り換える
回路（置換回路：後述する）に接続されている。また、
不純物拡散層２１ｂは、シリコン酸化膜２２に形成され
たコンタクト孔２３ｂにおいて不純物拡散層２１ｂと接
続されたアルミ配線２４ｂを介して、接地端子（Ｖss）
に接続されている。なお、アルミ配線２４ａ、２４ｂ上
にはシリコン酸化膜２５が形成されている。
【００２３】ＮチャネルＭＯＳトランジスタ２６のゲー
ト電極となる多結晶シリコン膜１４ａは、不純物拡散層
２１ａと２１ｂとの間において環状にパターン形成され
ている。リンがドープされた多結晶シリコン膜１４ａ
は、シリコン基板１１の上にゲート絶縁膜としてのシリ
コン酸化膜１３を介して形成されており、その上面をキ
ャップ絶縁膜としてのシリコン酸化膜１５で覆われてお
り、側面をサイドウォール絶縁膜としてのシリコン酸化
膜１６で覆われている。この多結晶シリコン膜１４ａ
は、いずれの配線とも接続されておらず、浮遊状態であ
る。
ト電極となる多結晶シリコン膜１４ａは、不純物拡散層
２１ａと２１ｂとの間において環状にパターン形成され
ている。リンがドープされた多結晶シリコン膜１４ａ
は、シリコン基板１１の上にゲート絶縁膜としてのシリ
コン酸化膜１３を介して形成されており、その上面をキ
ャップ絶縁膜としてのシリコン酸化膜１５で覆われてお
り、側面をサイドウォール絶縁膜としてのシリコン酸化
膜１６で覆われている。この多結晶シリコン膜１４ａ
は、いずれの配線とも接続されておらず、浮遊状態であ
る。
【００２４】Ｐウェル１２は、ＮチャネルＭＯＳトラン
ジスタ２６がディプリーション型となるように、すなわ
ちＮチャネルＭＯＳトランジスタ２６のゲート電極であ
る多結晶シリコン膜１４ａに電荷が蓄えられていないと
きに常時オン状態となるように、その表面不純物濃度が
制御されている。
ジスタ２６がディプリーション型となるように、すなわ
ちＮチャネルＭＯＳトランジスタ２６のゲート電極であ
る多結晶シリコン膜１４ａに電荷が蓄えられていないと
きに常時オン状態となるように、その表面不純物濃度が
制御されている。
【００２５】次に、本実施形態の不揮発性メモリ素子の
動作について説明する。
動作について説明する。
【００２６】ＮチャネルＭＯＳトランジスタ２６は、既
述のようにディプリーション型であり、浮遊ゲートであ
る多結晶シリコン膜１４ａに電子が注入されていなけれ
ば、導通状態であるので、図３の等価回路におけるＶ
out は接地電位（Ｖss）に等しくなる。なお、製造中に
浮遊ゲート１４ａに電子が注入されていれば、製造後に
紫外線を照射して、浮遊ゲート１４ａから電子を除去し
ておく。
述のようにディプリーション型であり、浮遊ゲートであ
る多結晶シリコン膜１４ａに電子が注入されていなけれ
ば、導通状態であるので、図３の等価回路におけるＶ
out は接地電位（Ｖss）に等しくなる。なお、製造中に
浮遊ゲート１４ａに電子が注入されていれば、製造後に
紫外線を照射して、浮遊ゲート１４ａから電子を除去し
ておく。
【００２７】一方、不純物拡散層２１ｂを接地電位（Ｖ
ss＝０Ｖ）に固定し且つアルミ配線２４ａに１０Ｖの電
圧を印加すると、不純物拡散層２１ａから不純物拡散層
２１ｂへ電流が流れ、ホットエレクトロン注入によって
多結晶シリコン膜１４ａに電子が注入されて、Ｎチャネ
ルＭＯＳトランジスタ２６のしきい値電圧が上昇する。
この結果、ＮチャネルＭＯＳトランジスタ２６が常時オ
フ状態のエンハンスメント型になり、このＮチャネルＭ
ＯＳトランジスタ２６が高抵抗になって、図３の等価回
路におけるＶout がハイインピーダンスになる。
ss＝０Ｖ）に固定し且つアルミ配線２４ａに１０Ｖの電
圧を印加すると、不純物拡散層２１ａから不純物拡散層
２１ｂへ電流が流れ、ホットエレクトロン注入によって
多結晶シリコン膜１４ａに電子が注入されて、Ｎチャネ
ルＭＯＳトランジスタ２６のしきい値電圧が上昇する。
この結果、ＮチャネルＭＯＳトランジスタ２６が常時オ
フ状態のエンハンスメント型になり、このＮチャネルＭ
ＯＳトランジスタ２６が高抵抗になって、図３の等価回
路におけるＶout がハイインピーダンスになる。
【００２８】しかも、多結晶シリコン膜１４ａは他の導
電層と絶縁されているので、アルミ配線２４ａに対する
電圧の印加を停止しても、浮遊状態の多結晶シリコン膜
１４ａに注入された電子が放出されなくて、Ｖout の値
は変わらない。従って、ＮチャネルＭＯＳトランジスタ
２６は電気的に書き込み可能な不揮発性メモリ素子にな
っている。
電層と絶縁されているので、アルミ配線２４ａに対する
電圧の印加を停止しても、浮遊状態の多結晶シリコン膜
１４ａに注入された電子が放出されなくて、Ｖout の値
は変わらない。従って、ＮチャネルＭＯＳトランジスタ
２６は電気的に書き込み可能な不揮発性メモリ素子にな
っている。
【００２９】次に、図１〜図３で説明した不揮発性メモ
リ素子を冗長回路との置換のためのプログラム用に用い
た場合を、図７に基づいて説明する。
リ素子を冗長回路との置換のためのプログラム用に用い
た場合を、図７に基づいて説明する。
【００３０】図７において、上側の回路は、通常のメモ
リセルの各ラインごとに設けられ、多数設けられたアド
レスデータを表すトランジスタＡ0 〜Ａ8 のオンオフを
切り換えることによりそのラインのアドレスを示すよう
に構成されている。例えばトランジスタＡ1 がオフであ
って他のトランジスタＡ0 、Ａ2 〜Ａ8 がすべてオンの
場合のアドレスは、Ａ0 ，Ａ1 ￣，Ａ2 ，Ａ3 ，……，
Ａ8 となる。この回路のワード線３１側にはＮチャネル
ＭＯＳトランジスタ２６が接続されている。また、下側
の回路は、予備のワード線３２に接続された予備ライン
であり、行および列にそれぞれ少数設けられて、２つで
一組のＮチャネルＭＯＳトランジスタ２６をオンオフす
ることにより、トランジスタＡ0 〜Ａ8 のオンオフを切
り換え、不良のメモリセルのあるラインに対応したアド
レスを表すように構成されている。
リセルの各ラインごとに設けられ、多数設けられたアド
レスデータを表すトランジスタＡ0 〜Ａ8 のオンオフを
切り換えることによりそのラインのアドレスを示すよう
に構成されている。例えばトランジスタＡ1 がオフであ
って他のトランジスタＡ0 、Ａ2 〜Ａ8 がすべてオンの
場合のアドレスは、Ａ0 ，Ａ1 ￣，Ａ2 ，Ａ3 ，……，
Ａ8 となる。この回路のワード線３１側にはＮチャネル
ＭＯＳトランジスタ２６が接続されている。また、下側
の回路は、予備のワード線３２に接続された予備ライン
であり、行および列にそれぞれ少数設けられて、２つで
一組のＮチャネルＭＯＳトランジスタ２６をオンオフす
ることにより、トランジスタＡ0 〜Ａ8 のオンオフを切
り換え、不良のメモリセルのあるラインに対応したアド
レスを表すように構成されている。
【００３１】そして、ワード線３１に接続されたあるメ
モリセル（図示せず）が不良であった場合、上側の回路
においては、そのメモリセルの属するラインのワード線
３１のＮチャネルＭＯＳトランジスタ２６を高抵抗にし
て、このラインを切り離すとともに、下側の回路におい
ては、各トランジスタＡ0 〜Ａ8 と直列に接続された多
数のＮチャネルＭＯＳトランジスタ２６をオンオフし、
不良があったラインと同じアドレスを表すようにして、
この予備のワード線３２が代替ラインとして機能するよ
うにする。例えば、上の例では、下側の回路のアドレス
がＡ0 ，Ａ1 ￣，Ａ2 ，Ａ3 ，……，Ａ8 となるように
ＮチャネルＭＯＳトランジスタ２６をオンオフする。す
なわち、トランジスタＡ0 に接続されているＮチャネル
ＭＯＳトランジスタ２６をオンとし、トランジスタＡ0
￣に接続されているＮチャネルＭＯＳトランジスタ２６
をオフとする。これにより、トランジスタＡ0 はグラン
ドに接続され、トランジスタＡ0 ￣はグランドに接続さ
れず、開放状態となる。よって、ここでは、アドレスは
Ａ0 となる。次に、トランジスタＡ1 に接続されている
ＮチャネルＭＯＳトランジスタ２６をオフとし、トラン
ジスタＡ1 ￣に接続されているＮチャネルＭＯＳトラン
ジスタ２６をオンとする。これにより、トランジスタＡ
1 はグランドに接続されず、開放状態となり、トランジ
スタＡ1 ￣はグランドに接続される。よって、ここで
は、アドレスはＡ1 ￣となる。以下、同様にして、トラ
ンジスタＡ2 〜Ａ8 に接続されたＮチャネルＭＯＳトラ
ンジスタ２６をオンオフさせることにより、所望のアド
レスを表すようにする。このように、ＮチャネルＭＯＳ
トランジスタ２６のオンオフを制御することによって、
予備のワード線３２をワード線３１の代替ラインとして
機能させることができ、不良メモリセルを予備メモリセ
ルへ置換することができる。
モリセル（図示せず）が不良であった場合、上側の回路
においては、そのメモリセルの属するラインのワード線
３１のＮチャネルＭＯＳトランジスタ２６を高抵抗にし
て、このラインを切り離すとともに、下側の回路におい
ては、各トランジスタＡ0 〜Ａ8 と直列に接続された多
数のＮチャネルＭＯＳトランジスタ２６をオンオフし、
不良があったラインと同じアドレスを表すようにして、
この予備のワード線３２が代替ラインとして機能するよ
うにする。例えば、上の例では、下側の回路のアドレス
がＡ0 ，Ａ1 ￣，Ａ2 ，Ａ3 ，……，Ａ8 となるように
ＮチャネルＭＯＳトランジスタ２６をオンオフする。す
なわち、トランジスタＡ0 に接続されているＮチャネル
ＭＯＳトランジスタ２６をオンとし、トランジスタＡ0
￣に接続されているＮチャネルＭＯＳトランジスタ２６
をオフとする。これにより、トランジスタＡ0 はグラン
ドに接続され、トランジスタＡ0 ￣はグランドに接続さ
れず、開放状態となる。よって、ここでは、アドレスは
Ａ0 となる。次に、トランジスタＡ1 に接続されている
ＮチャネルＭＯＳトランジスタ２６をオフとし、トラン
ジスタＡ1 ￣に接続されているＮチャネルＭＯＳトラン
ジスタ２６をオンとする。これにより、トランジスタＡ
1 はグランドに接続されず、開放状態となり、トランジ
スタＡ1 ￣はグランドに接続される。よって、ここで
は、アドレスはＡ1 ￣となる。以下、同様にして、トラ
ンジスタＡ2 〜Ａ8 に接続されたＮチャネルＭＯＳトラ
ンジスタ２６をオンオフさせることにより、所望のアド
レスを表すようにする。このように、ＮチャネルＭＯＳ
トランジスタ２６のオンオフを制御することによって、
予備のワード線３２をワード線３１の代替ラインとして
機能させることができ、不良メモリセルを予備メモリセ
ルへ置換することができる。
【００３２】次に、図１〜図３で説明した不揮発性メモ
リ素子を備えた半導体装置の製造方法について、図４〜
図６を参照して説明する。なお、これらの図４〜図６の
左半分が、欠陥を検出された不良メモリセルと冗長回路
中の予備メモリセルとを置換するための不揮発性メモリ
素子としてのＮチャネルＭＯＳトランジスタ２６を示し
ており、図１、２に対応している。また、図４〜図６の
右半分が、周辺回路等における通常のＮチャネルＭＯＳ
トランジスタ２７を示している。
リ素子を備えた半導体装置の製造方法について、図４〜
図６を参照して説明する。なお、これらの図４〜図６の
左半分が、欠陥を検出された不良メモリセルと冗長回路
中の予備メモリセルとを置換するための不揮発性メモリ
素子としてのＮチャネルＭＯＳトランジスタ２６を示し
ており、図１、２に対応している。また、図４〜図６の
右半分が、周辺回路等における通常のＮチャネルＭＯＳ
トランジスタ２７を示している。
【００３３】本実施形態の半導体装置を製造するには、
まず、図４（ａ）に示すように、Ｐ型のシリコン基板１
１の表面に、６０ｋｅＶの注入エネルギー及び５×１０
12ｃｍ-2のドーズ量でホウ素をイオン注入し、このホウ
素を１１００℃、６時間の熱処理で拡散及び活性化させ
て、Ｐウェル１２を形成する。そして、不揮発性メモリ
素子としてのＮチャネルＭＯＳトランジスタ２６をディ
プリーション型にするために、不揮発性メモリ素子の形
成領域つまり図面の左半分の領域にＮ型の不純物をイオ
ン注入する。
まず、図４（ａ）に示すように、Ｐ型のシリコン基板１
１の表面に、６０ｋｅＶの注入エネルギー及び５×１０
12ｃｍ-2のドーズ量でホウ素をイオン注入し、このホウ
素を１１００℃、６時間の熱処理で拡散及び活性化させ
て、Ｐウェル１２を形成する。そして、不揮発性メモリ
素子としてのＮチャネルＭＯＳトランジスタ２６をディ
プリーション型にするために、不揮発性メモリ素子の形
成領域つまり図面の左半分の領域にＮ型の不純物をイオ
ン注入する。
【００３４】次に、図４（ｂ）に示すように、シリコン
基板１１の表面を熱酸化して、膜厚が５０ｎｍ程度のシ
ールドゲート絶縁膜としてのシリコン酸化膜１３を形成
した後、膜厚が１５０ｎｍ程度の多結晶シリコン膜１４
をＣＶＤ法でシリコン酸化膜１３上に堆積させる。そし
て、多結晶シリコン膜１４にリンを熱拡散させてこの多
結晶シリコン膜１４を低抵抗化した後、膜厚が２５０ｎ
ｍ程度のキャップ絶縁膜としてのシリコン酸化膜１５を
ＣＶＤ法で多結晶シリコン膜１４上に堆積させる。
基板１１の表面を熱酸化して、膜厚が５０ｎｍ程度のシ
ールドゲート絶縁膜としてのシリコン酸化膜１３を形成
した後、膜厚が１５０ｎｍ程度の多結晶シリコン膜１４
をＣＶＤ法でシリコン酸化膜１３上に堆積させる。そし
て、多結晶シリコン膜１４にリンを熱拡散させてこの多
結晶シリコン膜１４を低抵抗化した後、膜厚が２５０ｎ
ｍ程度のキャップ絶縁膜としてのシリコン酸化膜１５を
ＣＶＤ法で多結晶シリコン膜１４上に堆積させる。
【００３５】その後、パターニングしたフォトレジスト
（図示せず）をマスクにして、図１にも示すパターンに
シリコン酸化膜１５及び多結晶シリコン膜１４をエッチ
ングして、浮遊ゲートとなる四角い枠状の多結晶シリコ
ン膜１４ａと、素子分離領域になるべき領域上のフィー
ルドプレート電極としての多結晶シリコン膜１４ｂとに
加工する。
（図示せず）をマスクにして、図１にも示すパターンに
シリコン酸化膜１５及び多結晶シリコン膜１４をエッチ
ングして、浮遊ゲートとなる四角い枠状の多結晶シリコ
ン膜１４ａと、素子分離領域になるべき領域上のフィー
ルドプレート電極としての多結晶シリコン膜１４ｂとに
加工する。
【００３６】次に、図５（ａ）に示すように、膜厚が２
００ｎｍ程度のシリコン酸化膜１６をＣＶＤ法で全面に
堆積させ、シリコン酸化膜１６の全面を異方性ドライエ
ッチングでエッチバックして、このシリコン酸化膜１６
からなるサイドウォール絶縁膜を多結晶シリコン膜１４
ａ、１４ｂ及びシリコン酸化膜１５の側面に形成する。
このときのエッチバックによって、多結晶シリコン膜１
４ａ、１４ｂ及びシリコン酸化膜１５に覆われていない
領域のシリコン酸化膜１３が除去されてシリコン基板１
１が露出する。
００ｎｍ程度のシリコン酸化膜１６をＣＶＤ法で全面に
堆積させ、シリコン酸化膜１６の全面を異方性ドライエ
ッチングでエッチバックして、このシリコン酸化膜１６
からなるサイドウォール絶縁膜を多結晶シリコン膜１４
ａ、１４ｂ及びシリコン酸化膜１５の側面に形成する。
このときのエッチバックによって、多結晶シリコン膜１
４ａ、１４ｂ及びシリコン酸化膜１５に覆われていない
領域のシリコン酸化膜１３が除去されてシリコン基板１
１が露出する。
【００３７】次に、図５（ｂ）に示すように、シリコン
酸化膜１３が除去されて露出しているシリコン基板１１
の表面を熱酸化して、膜厚が１５ｎｍ程度のゲート絶縁
膜としてのシリコン酸化膜１７をこの表面に形成する。
酸化膜１３が除去されて露出しているシリコン基板１１
の表面を熱酸化して、膜厚が１５ｎｍ程度のゲート絶縁
膜としてのシリコン酸化膜１７をこの表面に形成する。
【００３８】その後、膜厚が２００ｎｍ程度の多結晶シ
リコン膜１８をＣＶＤ法で堆積させ、リンを熱拡散させ
てこの多結晶シリコン膜１８を低抵抗化する。そして、
パターニングしたフォトレジスト（図示せず）をマスク
にして、多結晶シリコン膜１８を通常のＮチャネルＭＯ
Ｓトランジスタのゲート電極のパターンにエッチングす
る。
リコン膜１８をＣＶＤ法で堆積させ、リンを熱拡散させ
てこの多結晶シリコン膜１８を低抵抗化する。そして、
パターニングしたフォトレジスト（図示せず）をマスク
にして、多結晶シリコン膜１８を通常のＮチャネルＭＯ
Ｓトランジスタのゲート電極のパターンにエッチングす
る。
【００３９】次に、図６（ａ）に示すように、多結晶シ
リコン膜１４ａ、１４ｂ、１８とシリコン酸化膜１５、
１６とをマスクにして、６０ｋｅＶの注入エネルギー及
び５×１０15ｃｍ-2のドーズ量でシリコン基板１１に砒
素をイオン注入し、この砒素を熱処理で拡散及び活性化
させる。
リコン膜１４ａ、１４ｂ、１８とシリコン酸化膜１５、
１６とをマスクにして、６０ｋｅＶの注入エネルギー及
び５×１０15ｃｍ-2のドーズ量でシリコン基板１１に砒
素をイオン注入し、この砒素を熱処理で拡散及び活性化
させる。
【００４０】この結果、不揮発性メモリ素子としてのＮ
チャネルＭＯＳトランジスタ２６の形成領域には、浮遊
ゲートである多結晶シリコン膜１４ａに囲まれたＮ型の
不純物拡散層２１ａと多結晶シリコン膜１４ａを囲むＮ
型の不純物拡散層２１ｂとがＰウェル１２中に形成され
る。また、通常のＮチャネルＭＯＳトランジスタ２７の
形成領域にも、Ｎ型の不純物拡散層２１ｃがＰウェル１
２中に形成される。
チャネルＭＯＳトランジスタ２６の形成領域には、浮遊
ゲートである多結晶シリコン膜１４ａに囲まれたＮ型の
不純物拡散層２１ａと多結晶シリコン膜１４ａを囲むＮ
型の不純物拡散層２１ｂとがＰウェル１２中に形成され
る。また、通常のＮチャネルＭＯＳトランジスタ２７の
形成領域にも、Ｎ型の不純物拡散層２１ｃがＰウェル１
２中に形成される。
【００４１】次に、図６（ｂ）に示すように、層間絶縁
膜としてのシリコン酸化膜２２をＣＶＤ法で全面に堆積
させ、不純物拡散層２１ａ、２１ｂ、２１ｃに達するコ
ンタクト孔２３ａ、２３ｂ、２３ｃをシリコン酸化膜２
２、１７に開孔する。そして、スパッタ法でＡｌ膜を堆
積させ、不純物拡散層２１ａ、２１ｂ、２１ｃにそれぞ
れコンタクトするアルミ配線２４ａ、２４ｂ、２４ｃの
パターンにエッチング加工する。
膜としてのシリコン酸化膜２２をＣＶＤ法で全面に堆積
させ、不純物拡散層２１ａ、２１ｂ、２１ｃに達するコ
ンタクト孔２３ａ、２３ｂ、２３ｃをシリコン酸化膜２
２、１７に開孔する。そして、スパッタ法でＡｌ膜を堆
積させ、不純物拡散層２１ａ、２１ｂ、２１ｃにそれぞ
れコンタクトするアルミ配線２４ａ、２４ｂ、２４ｃの
パターンにエッチング加工する。
【００４２】アルミ配線２４ａは、上述したように、欠
陥が検出された不良メモリセルを冗長回路中の予備メモ
リセルに置換するための回路に接続される。また、アル
ミ配線２４ｂは、接地端子（Ｖss）に接続される。その
後、層間絶縁膜としてのシリコン酸化膜２５をＣＶＤ法
で全面に堆積させる。
陥が検出された不良メモリセルを冗長回路中の予備メモ
リセルに置換するための回路に接続される。また、アル
ミ配線２４ｂは、接地端子（Ｖss）に接続される。その
後、層間絶縁膜としてのシリコン酸化膜２５をＣＶＤ法
で全面に堆積させる。
【００４３】以上のようにして、ソース・ドレインとし
ての不純物拡散層２１ａ、２１ｂと浮遊ゲートとしての
多結晶シリコン膜１４ａとを有する不揮発性メモリ素子
であるＮチャネルＭＯＳトランジスタ２６と、ソース・
ドレインとしての不純物拡散層２１ｃとゲート電極とし
ての多結晶シリコン膜１８とを有する通常のＮチャネル
ＭＯＳトランジスタ２７とが形成される。
ての不純物拡散層２１ａ、２１ｂと浮遊ゲートとしての
多結晶シリコン膜１４ａとを有する不揮発性メモリ素子
であるＮチャネルＭＯＳトランジスタ２６と、ソース・
ドレインとしての不純物拡散層２１ｃとゲート電極とし
ての多結晶シリコン膜１８とを有する通常のＮチャネル
ＭＯＳトランジスタ２７とが形成される。
【００４４】なお、以上の実施形態はフィールドシール
ド素子分離方式のＤＲＡＭに本発明を適用したものであ
り、浮遊ゲートである多結晶シリコン膜１４ａをフィー
ルドプレート電極である多結晶シリコン膜１４ｂから電
気的に分離するために、図１に示したように多結晶シリ
コン膜１４ａを枠状のパターンに形成した。しかし、Ｌ
ＯＣＯＳ法のような誘電体素子分離方式を採用すれば、
浮遊ゲートが素子分離領域上にまで延在していてもよい
ので、この浮遊ゲートを必ずしも枠状のパターンにする
必要はない。
ド素子分離方式のＤＲＡＭに本発明を適用したものであ
り、浮遊ゲートである多結晶シリコン膜１４ａをフィー
ルドプレート電極である多結晶シリコン膜１４ｂから電
気的に分離するために、図１に示したように多結晶シリ
コン膜１４ａを枠状のパターンに形成した。しかし、Ｌ
ＯＣＯＳ法のような誘電体素子分離方式を採用すれば、
浮遊ゲートが素子分離領域上にまで延在していてもよい
ので、この浮遊ゲートを必ずしも枠状のパターンにする
必要はない。
【００４５】また、以上の実施形態はメモリセルの欠陥
を救済するために不良メモリセルと冗長回路の予備メモ
リセルとの置換を行うＤＲＡＭに本発明を適用したもの
であるが、ＤＲＡＭ以外のメモリＬＳＩや不良ロジック
回路と予備ロジック回路との置換を行うロジックＬＳＩ
等にも本発明を適用することができる。
を救済するために不良メモリセルと冗長回路の予備メモ
リセルとの置換を行うＤＲＡＭに本発明を適用したもの
であるが、ＤＲＡＭ以外のメモリＬＳＩや不良ロジック
回路と予備ロジック回路との置換を行うロジックＬＳＩ
等にも本発明を適用することができる。
【００４６】
【発明の効果】本発明によると、不良部分の検出、不良
部分と冗長回路の予備部分との置換、及び置換された予
備部分によって不良部分が救済されたことの確認を、同
一の装置で連続的に行うことができるので、冗長回路に
よる不良部分の救済を短時間で行うことができる。しか
も、冗長回路との置換のためのプログラム用の不揮発性
メモリ素子を形成するために追加的な製造工程が不要で
ある。従って、不良部分の救済コストが低い半導体装置
を提供することができる。
部分と冗長回路の予備部分との置換、及び置換された予
備部分によって不良部分が救済されたことの確認を、同
一の装置で連続的に行うことができるので、冗長回路に
よる不良部分の救済を短時間で行うことができる。しか
も、冗長回路との置換のためのプログラム用の不揮発性
メモリ素子を形成するために追加的な製造工程が不要で
ある。従って、不良部分の救済コストが低い半導体装置
を提供することができる。
【００４７】また、不良部分と冗長回路の予備部分との
置換を電気的に行うことができて、レーザ等による配線
の切断等を行う必要がないので、レーザ等のビーム径に
よってプログラム用の不揮発性メモリ素子の寸法が制限
されず、リソグラフィ等の微細加工技術の限界までプロ
グラム用の不揮発性メモリ素子を縮小することができ
て、微細な半導体装置を提供することができる。
置換を電気的に行うことができて、レーザ等による配線
の切断等を行う必要がないので、レーザ等のビーム径に
よってプログラム用の不揮発性メモリ素子の寸法が制限
されず、リソグラフィ等の微細加工技術の限界までプロ
グラム用の不揮発性メモリ素子を縮小することができ
て、微細な半導体装置を提供することができる。
【００４８】また、不良部分を救済するためにこの不良
部分と冗長回路中の予備部分との置換が一旦プログラム
された後は、このプログラム用のトランジスタが電気的
に再プログラムされる危険性がないので、信頼性の高い
半導体装置を提供することができる。
部分と冗長回路中の予備部分との置換が一旦プログラム
された後は、このプログラム用のトランジスタが電気的
に再プログラムされる危険性がないので、信頼性の高い
半導体装置を提供することができる。
【図１】本発明の一実施形態の半導体装置の要部を示す
平面図である。
平面図である。
【図２】図１のＩＩ−ＩＩ線での断面図である。
【図３】図１の等価回路図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
工程順に示す断面図である。
工程順に示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
工程順に示す断面図である。
工程順に示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を
工程順に示す断面図である。
工程順に示す断面図である。
【図７】本発明の一実施形態が用いられている部分を示
す等価回路図である。
す等価回路図である。
１１ シリコン基板 １３ シリコン酸化膜（第１の絶縁膜） １４ 多結晶シリコン膜 １４ａ 多結晶シリコン膜（導電膜） １４ｂ 多結晶シリコン膜（フィールドプレート電極） １５ シリコン酸化膜（第２の絶縁膜） １６ シリコン酸化膜（第３の絶縁膜） ２１ａ 不純物拡散層（第１の不純物拡散層） ２１ｂ 不純物拡散層（第２の不純物拡散層）
Claims (6)
- 【請求項１】 半導体基板の上に設けられたフィールド
プレート電極によって素子分離が行われている半導体装
置において、 前記半導体基板の表面部に形成された第１の不純物拡散
層と、 前記フィールドプレート電極と同一層であり且つ前記第
１の不純物拡散層を取り囲むように形成された導電膜
と、 前記第１の不純物拡散層と同一導電型で且つ前記導電膜
を取り囲むように形成された第２の不純物拡散層とを具
備することを特徴とする半導体装置。 - 【請求項２】 前記導電膜が浮遊状態であることを特徴
とする請求項１に記載の半導体装置。 - 【請求項３】 前記第１及び第２の不純物拡散層の間に
電流を流して前記導電膜にキャリアを注入することによ
って、前記第１及び第２の不純物拡散層の間の抵抗値を
制御し得るように構成されていることを特徴とする請求
項１に記載の半導体装置。 - 【請求項４】 前記第１及び第２の不純物拡散層並びに
前記導電膜からなる素子が、冗長回路との置換のための
プログラム用の不揮発性メモリ素子として用いられてい
ることを特徴とする請求項３に記載の半導体装置。 - 【請求項５】 請求項１に記載の半導体装置の製造方法
において、 半導体基板の上に第１の絶縁膜と導電膜と第２の絶縁膜
とを順次に形成する工程と、 前記半導体基板の第１の領域を取り囲むパターンと、こ
のパターンを包含する第２の領域を取り囲むパターンと
に、前記第２の絶縁膜及び前記導電膜を加工する工程
と、 前記第２の絶縁膜及び前記導電膜の側面を第３の絶縁膜
で覆う工程と、 前記第１、第２及び第３の絶縁膜並びに前記導電膜をマ
スクにして前記第１及び第２の領域に不純物を導入し、
前記第１の領域に第１の不純物拡散層を形成するととも
に前記第２の領域に第２の不純物拡散層を形成する工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項６】 ゲート電極として浮遊状態の導電膜のみ
を有するトランジスタが、冗長回路との置換のためのプ
ログラム用に用いられていることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7350086A JPH09181161A (ja) | 1995-12-22 | 1995-12-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7350086A JPH09181161A (ja) | 1995-12-22 | 1995-12-22 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09181161A true JPH09181161A (ja) | 1997-07-11 |
Family
ID=18408147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7350086A Withdrawn JPH09181161A (ja) | 1995-12-22 | 1995-12-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09181161A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6373096B1 (en) | 1999-01-22 | 2002-04-16 | Nec Corporation | Method of manufacturing semiconductor device, nonvolatile semiconductor memory device and method of manufacturing the same |
-
1995
- 1995-12-22 JP JP7350086A patent/JPH09181161A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6373096B1 (en) | 1999-01-22 | 2002-04-16 | Nec Corporation | Method of manufacturing semiconductor device, nonvolatile semiconductor memory device and method of manufacturing the same |
| US6770533B2 (en) | 1999-01-22 | 2004-08-03 | Nec Electronics Corporation | Method of manufacturing semiconductor device, nonvolatile semiconductor memory device and method of manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030304 |