JP3335876B2 - 半導体装置の製造方法及び半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法及び半導体装置に関し、より詳しくは、半導体基板が
トリプルウェル構造を有する半導体装置の製造方法及び
半導体装置に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】近年、
ＣＭＯＳ、ＤＲＡＭ、フラッシュメモリ等の半導体装置
が開発されており、例えば、フラッシュメモリは、Ｐ型
半導体基板上の不揮発性記憶装置部において、浮遊ゲー
トと制御ゲートとの２層ポリシリコン構造（層間膜には
ＳｉＯ₂又はＳｉＯ₂／ＳｉＮ／ＳｉＯ₂等の絶縁膜を使
用）を採っており、浮遊ゲート内部に電荷を蓄積し、そ
の電荷量で異なったしきい値を取り得る個々のトランジ
スタを構成している。

【０００３】このトランジスタは、浮遊ゲートへの電荷
の注入や放出のために、制御ゲートへの高電圧印加が必
要となる。特に、不揮発性記憶部の縮小化がすすんでい
る場合には、電荷を放出する際にソース／ドレイン領域
に正の高電圧を印加するよりも、制御ゲートに負電圧を
印加する方が、浮遊ゲートからの電荷の放出効率が良
く、ゲート絶縁膜へのダメージが少ないことから有効で
ある。

【０００４】一方、周辺回路部において、浮遊ゲートか
ら電荷を放出させて記憶状態を消去するため、制御ゲー
トに高い負電圧を印加するトランジスタをすべて同種導
電型チャネル部を有するＭＯＳ型電界効果トランジスタ
（例えば、Ｐ型半導体基板上ならばＰＭＯＳトランジス
タ）だけで構成した場合には、レイアウト面積が大きく
なることが知られている。

【０００５】そこで、レイアウト面積を小さくするため
に従来の両ウェル構成のＣＭＯＳで、消去用デコーダを
構成することが検討されている。しかし、例えば、消去
用デコーダのＮＭＯＳトランジスタを構成するＰ型ウェ
ルの電位は、消去時には負電圧にしておく必要がある
が、一般的なＰ型半導体基板上の両ウェル構造では、不
揮発性記憶部のＰ型ウェルと消去用デコーダのＮＭＯＳ
トランジスタのＰ型ウェルが電気的につながっているた
め、消去用デコーダのＮＭＯＳトランジスタを構成する
Ｐ型ウェルのみの電位を負電圧にすることができない。

【０００６】また、Ｎ型半導体基板を用いた場合には、
両ウェル構造を有していても複数のＰ型ウェルは電気的
に分離しているため上述の消去時の問題はなくなるが、
その一方で、書き込み用デコーダのＰＭＯＳトランジス
タを構成するＮ型ウェルと別用途のＰＭＯＳトランジス
タを構成するＮ型ウェルとが電気的につながってしまう
ため、書き込み時にすべてのＮ型ウェルに高電圧が印加
されることになり、やはり問題となる。

【０００７】さらに、負電圧をＮＭＯＳトランジスタの
ドレインに印加すると、ドレインと基板間のＰＮ接合が
順方向となるが、これを防止するために負電圧阻止ＰＭ
ＯＳトランジスタがワードデコーダ回路とワード線との
間に必要となり、そのためにワードデコーダ回路の面積
を大きくしていた。また、正電圧の信号を負電圧に変換
する構成にした場合には、ＰＭＯＳトランジスタだけで
回路を構成しなければならないため、回路が複雑になる
という問題もあった。

【０００８】上記のような問題に対して、複数の独立し
たＰ型ウェル及びＮ型ウェルを構成するトリプルウェル
構造（２重ウェル構造）が採用されてきている。例え
ば、特開平５−２８３６２９号公報で提案されている浮
遊ゲート電極及び制御ゲート電極を有する不揮発性記憶
装置部と、ゲート電極を有する周辺回路部とが同一の半
導体基板上に形成される不揮発性半導体記憶装置を製造
する際のトリプルウェル構造について説明する。

【０００９】まず、図２（ａ）に示したように、Ｐ型半
導体基板１１上の所定の領域にＬＯＣＯＳ膜（図示せ
ず）を形成して、活性領域と素子分離領域とを形成す
る。活性領域上には、通常注入保護膜として酸化膜が存
在している。次に、得られた半導体基板１１上に、所望
の形状のレジストパターン１７を形成し、このレジスト
パターン１７をマスクとして用いて、プロファイルを均
一にするために、燐イオンを２５０ｋｅＶで２．０×１
０¹²／ｃｍ²のドーズ及び１．２ＭｅＶで３．０×１０
¹³ｃｍ²のドーズで注入し、Ｎ型ウェル１５、１４を形
成する。

【００１０】続いて、図２（ｂ）に示したように、得ら
れた半導体基板１１上に、所望の形状のレジストパター
ン１８を形成し、このレジストパターン１８をマスクと
して用いて、ボロンイオンを６０ｋｅＶで２．０×１０
¹²／ｃｍ²のドーズ、４００ｋｅＶで２．０×１０¹²／
ｃｍ² のドーズ、９００ｋｅＶで２．０×１０¹³／ｃｍ
²のドーズで注入し、Ｐ型ウェル１３、１２を形成す
る。なお、ここで、通常のＣＭＯＳ用ウェル形成が完了
している。

【００１１】次に、図２（ｃ）に示したように、得られ
た半導体基板１１上に、所望の形状のレジストパターン
１９を形成し、このレジストパターン１９をマスクとし
て用いて、燐イオンを３．０ＭｅＶで２．０×１０¹³／
ｃｍ²注入することにより、Ｐ型ウェル１３領域下の深
いところにＮ型ウェル１６を形成する。このように、最
終的に図２（ｄ）に示したように、周辺回路用のＮ型ウ
ェル１４、１５と、Ｐ型半導体基板１１に電気的につな
がっている通常のＰ型ウェル１２と、Ｐ型基板１から電
気的に分離されたＰ型ウェル１３と、Ｐ型ウェル１２及
びＰ型ウェル１３を分離する深いＮ型ウェル１６が形成
されて、さらにこれらウェル上にメモリセル、周辺回
路、配線等がそれぞれ形成される。

【００１２】なお、この深いＮ型ウェル１６は、Ｐ型ウ
ェル１３を取り囲むように作られているＮ型ウェル１５
と電気的につながっており、不純物のピーク濃度は１．
０×１０¹⁸／ｃｍ³前後である。上述したトリプルウェ
ル構造の作製方法においては、不純物注入用のマスク
が、通常のＣＭＯＳウェルでは２枚であるのに対して、
Ｎ型ウェル１５内部に浅いＰ型ウェル１３を形成するた
めに、あるいはＰ型ウェル１３直下に高エネルギーイオ
ン注入法によるＮ型ウェル１６を形成するために１枚追
加せざるを得ないという問題がある。

【００１３】これに対して、例えば、図３（ａ）〜図３
（ｂ）に示したように２枚のマスクパターンを使用して
トリプルウェル構造を製造する方法が、特開平７−１４
２６０５号公報において提案されている。このトリプル
ウェル構造は、図３（ａ）に示したように、第１導電型
半導体基板として、例えば、Ｐ型半導体基板３１上に、
所望の形状のレジストパターン３７を形成し、このレジ
ストパターン３７をマスクとして利用して、第２導電型
ウェル領域としてＮ型ウェル３４、３５を形成する。

【００１４】次いで、図３（ｂ）に示したように、得ら
れた半導体基板３１上に、所望の形状のレジストパター
ン３８を形成し、このレジストパターン３８をマスクと
して利用して、カウンター注入により、Ｎ型ウェル３５
内に浅いＰ型ウェル３３とＰ型半導体基板３１につなが
るウェル領域３２とを形成する。このトリプルウェル構
造においては、Ｐ型半導体基板３１につながるウェル領
域３２とウェル領域３３とが電気的に分離されているた
め、電気的に独立した複数の同じ導電型のウェル領域
を、Ｎ型、Ｐ型のいずれの導電型でも、２枚の不純物注
入用のマスクで３種類のウェルを作ることができるとい
う利点を有している。

【００１５】しかし、上記のカウンター注入法では、浅
いＰ型ウェル３３は、Ｎ型不純物とＰ型不純物との２種
類の異なった不純物が相殺した領域となり、半導体基板
３１内部に結晶欠陥ができやすく、リーク電流の増大を
もたらす原因となる。また、浅いＰ型ウェル３３は、Ｎ
型ウェル３５領域とＰ型半導体基板３１との各々に同時
に同じ注入条件で注入されているため、異なった濃度プ
ロファイルを有することになり、同じ濃度プロファイル
を有するウェルを形成することができない。

【００１６】そこで、浅いＰ型ウェル３３形成領域にＮ
型不純物ができるだけ入らないように、Ｎ型ウェル形成
時のイオン注入を高エネルギーで行う方法が提案されて
いる。この方法は、例えば図４（ａ）に示したように、
Ｐ型半導体基板２１上に、所望の形状のレジストパター
ン２７を形成し、このレジストパターン２７をマスクと
して利用して、第２導電型ウェル領域としてＮ型ウェル
２４、２５を形成する。

【００１７】次いで、図４（ｂ）に示したように、得ら
れた半導体基板２１上に、所望の形状のレジストパター
ン２８を形成し、このレジストパターン２８をマスクと
して利用して、Ｐ型ウェル２２、２３を形成した後、レ
ジストパターン２８を深いＮ型ウェル形成用の注入マス
クと兼ね、このレジストパターン２８を用いてＮ型ウェ
ル２６を形成する。

【００１８】この方法により、イオン注入用マスクを増
加させることなく、かつＮ型ウェル３５領域とＰ型半導
体基板３１との各々にほぼ同じ濃度プロファイルのＰ型
ウェルを形成することができる。しかし、図４（ｃ）に
示したように、Ｐ型半導体基板２１と電気的につながっ
たＰ型ウェルを形成することができなくなるとともに、
図４（ｃ）中のＡに示したように、Ｎ型ウェルがすべて
つながってしまうという問題もある。

【００１９】本発明は上記課題に鑑みなされたものであ
り、ウェル形成用のマスクを追加することなく、基板と
同じ導電型であって、基板と電気的に分離又は接続され
た複数のウェルを形成することができるとともに、基板
と異なる導電型であって、所望の領域に独立的又は連結
した複数のウェルを形成することができる半導体装置の
製造方法及びこのような方法により所望のウェルを複数
備えた半導体装置を提供することを目的としている。

【００２０】

【課題を解決するための手段】本発明によれば、第１導
電型半導体基板表面に、少なくとも２つの独立した第２
導電型ウェルと、該第２導電型ウェル内に配置されて前
記基板と電気的に分離された少なくとも１つの第１導電
型ウェルと、前記基板と電気的に接続された少なくとも
１つの第１導電型ウェルとを有する半導体装置の製造方
法であって、 (i) 第２導電型ウェル形成領域に開口部を有する第１注
入マスクを形成し、該マスクを用いて第２導電型不純物
を注入して複数の第２導電型ウェルを形成する工程と、 (ii)前記第２導電型ウェルと、前記基板と電気的に接続
された第１導電型ウェル形成領域の外周領域とを被覆す
る第２注入マスクを形成し、該マスクを用いて第１導電
型不純物を注入して複数の第１導電型ウェルを形成する
工程と、 (iii) 前記第２注入マスクを用いて第２導電型不純物を
注入して前記第１導電型ウェルの直下に第２導電型埋め
込み領域を形成することにより、前記第１導電型ウェル
を取り囲むことによって、第２導電型ウェル内に基板と
電気的に分離された第１導電型ウェルを形成するととも
に、前記第１導電型ウェルの外周領域を通じて前記基板
と電気的に接続された第１導電型ウェルを形成する工程
とを含み、工程(i) 、工程(ii)及び(iii)の順、工程(i)
、工程(iii) 及び工程(ii)の順、工程(ii)、(iii)及び
工程(i)の順又は工程(iii)、工程(ii)及び工程(i)の順
で行う半導体装置の製造方法が提供される。

【００２１】また、本発明によれば、第１導電型半導体
基板表面に、少なくとも２つの独立して形成された第２
導電型ウェルと、該第２導電型ウェル内に配置されて前
記基板と電気的に分離された少なくとも１つの第１導電
型ウェルと、前記基板と電気的に接続された少なくとも
１つの第１導電型ウェルと、前記基板と電気的に接続さ
れた第１導電型ウェル直下に形成された第２導電型埋め
込み領域とからなり、前記基板と電気的に分離された第
１導電型ウェルが、該第１導電型ウェルを取り囲み、該
第１導電型ウェル直下に形成された第２導電型埋め込み
領域と連結した第２導電型ウェルにより前記基板と電気
的に分離され、前記基板と電気的に接続された第１導電
型ウェルが、該第１導電型ウェル外周領域に配置した非
イオン注入領域を通じて前記基板と電気的に接続されて
いる半導体装置が提供される。

【００２２】

【発明の実施の形態】本発明の半導体装置の製造方法に
おいては、第１導電型半導体基板に、少なくとも１つの
独立した第２導電型ウェルと、少なくとも１つの前記基
板と電気的に分離された第１導電型ウェルと、少なくと
も１つの前記基板と電気的に接続された第１導電型ウェ
ルとを有する半導体装置を形成するものであるが、ここ
で第１導電型とは、Ｐ型又はＮ型のいずれかを意味し、
第２導電型とはＮ型又はＰ型のいずれかを意味する。よ
って、第１導電型をＰ型、かつ第２導電型をＮ型とした
場合、第１導電型をＮ型、かつ第２導電型をＰ型とした
場合のいずれも本発明に包含される。

【００２３】まず、本発明の半導体装置の製造方法の工
程(i) において、第１導電型半導体基板上に、第２導電
型ウェル形成領域に開口部を有する第１注入マスクを形
成する。ここで用いる半導体基板は、予め第１導電型の
不純物がドーピングされた基板であり、その種類は特に
限定されるものではなく、例えばシリコン基板が挙げら
れる。このような基板上に、第２導電型ウェルを形成し
ようとする領域上に第１注入マスクを形成する。このマ
スクは、レジスト等の公知の材料をスピンコート法等の
公知の方法により、適当な膜厚を有するように形成する
ことができ、フォトリソグラフィ及びエッチング法等の
公知の方法により開口部を形成することができる。開口
部は、例えば、最終的に独立した第２導電型ウェル、後
工程で形成する第１導電型ウェルを基板から分離するた
めにのみ用いる第２導電型ウェル、その他種々の用途に
使用することができる第２導電型ウェル等を形成するた
めに形成されるものであり、形成しようとする半導体装
置等の大きさ、特性、用途等により、その数及び大きさ
は、適宜調整することができる。

【００２４】次いで、上記第１注入マスクを用いて、第
２導電型不純物を注入して第２導電型ウェルを形成す
る。この際の注入は、第２導電型がＮ型の場合にはリン
イオン、砒素イオン等を用いることができ、Ｐ型の場合
にはボロンイオン、ＢＦ₂ イオン等を用いることができ
る。また、不純物注入は、同じエネルギーにて１回で行
ってもよいし、深さ方向に均一なプロファイルを有する
ようにエネルギーを連続的に変化させて１回で行っても
よいし、異なるエネルギーにて複数回で行ってもよい。
なかでも、２〜４回程度の複数回で行うことが好まし
い。注入量は、注入深さ、エネルギー、注入回数、得よ
うとするウェルの特性等により適宜調節することができ
るが、例えば、２回で注入する場合には１００〜４００
ｋｅＶのエネルギーにて、リンイオンを１．０×１０¹²
〜１．０×１０¹³／ｃｍ² 、５００〜１５００ｋｅＶの
エネルギーにてリンイオンを５．０×１０¹²〜５．０×
１０¹³／ｃｍ² で行うことが好ましい。

【００２５】なお、上記不純物注入が終了した際には、
公知の方法、例えばＯ₂ −プラズマ処理、アッシング処
理、有機薬液処理（アセトン等）等のいずれかにより第
１注入マスクを除去する。このように形成される第２導
電型ウェルは、特に限定されるものではないが、例えば
２．０〜３．０μｍ程度の深さ、１．０×１０¹⁶〜１．
０×１０¹⁷／ｃｍ ³ 程度の不純物濃度で形成されること
が好ましい。

【００２６】さらに、工程(ii)においては、得られた半
導体基板上に第２注入マスクを形成する。この際のマス
クの形成方法、材料等は上記と同様に行うことができ
る。この第２注入マスクは、第１導電型ウェルを形成す
る領域上に開口部を有するように形成するものであり、
上記で形成した第２導電型ウェルの全てを被覆するとと
もに、半導体基板上であって第１及び第２導電型ウェル
を形成しない領域をも被覆していてもよい。また、第１
導電型ウェルのうち、基板と電気的に接続された第１導
電型ウェルを形成しようとする領域の外周領域も被覆さ
れるものである。言い換えれば、第２注入マスクは、実
質的には第１注入マスクと反転した領域をマスクするパ
ターンを有するものであるが、基板と電気的に接続され
た第１導電型ウェルを形成しようとする領域の外周領域
は、第１注入マスク及び第２注入マスクのいずれにも被
覆されるように形成されるものである。この外周領域の
幅は、特に限定されるものではないが、例えば１μｍ以
上、好ましくは１〜５μｍ程度が挙げられる。

【００２７】次いで、上記第２注入マスクを用いて、第
１導電型不純物を注入して第１導電型ウェルを形成す
る。この際の注入は、第１導電型がＰ型の場合にはボロ
ンイオン、ＢＦ₂ イオン等を用いることができ、Ｎ型の
場合にはリンイオン、砒素イオン等を用いることができ
る。また、不純物注入は、同じエネルギーにて１回で行
ってもよいし、深さ方向に均一なプロファイルを有する
ようにエネルギーを連続的に変化させて１回で行っても
よいし、異なるエネルギーにて複数回で行ってもよい
が、この注入は２〜４回程度の複数回で行うことが好ま
しい。注入量は、注入深さ、エネルギー、注入回数、得
ようとするウェルの特性等により適宜調節することがで
きるが、例えば、３回で注入する場合には、２０〜１０
０ｋｅＶのエネルギーにてボロンイオンを１．０×１０
¹²〜１．０×１０¹³／ｃｍ² で、１００〜６００ｋｅＶ
のエネルギーにてボロンイオンを１．０×１０¹²〜１．
０×１０¹³／ｃｍ² 、６００〜１２００ｋｅＶのエネル
ギーにてボロンイオンを５．０×１０¹²〜５．０×１０
¹³／ｃｍ² で行うことが好ましい。

【００２８】なお、上記不純物注入が終了した際には、
公知の方法、例えばＯ₂ −プラズマ処理又はアッシング
処理等により第２注入マスクを除去する。このように形
成される第１導電型ウェルは、特に限定されるものでは
ないが、例えば１．０〜２．０μｍ程度の深さで形成さ
れることが好ましく、先に形成した第２導電型ウェルよ
りも浅く形成されることが好ましい。また、第１導電型
ウェルは、最終的に１．０×１０¹⁶〜１．０×１０¹⁷／
ｃｍ³ 程度の不純物濃度で形成されることが好ましい。

【００２９】さらに、工程(iii) において、第２導電型
不純物を注入して、第２導電型埋め込み領域を形成す
る。この際の注入マスクは第２注入マスクを利用する。
ここでの第２導電型不純物は、上記で形成した第１導電
型ウェルを貫通し、第１導電型ウェルの直下に到達する
ように注入される。注入される不純物としては、上記で
述べたものと同様のイオン種を用いることができる。ま
た、この際の注入は、２．０〜４．０ＭｅＶ程度のエネ
ルギーで、１回、５．０×１０¹⁶〜５．０×１０ ¹⁷／ｃ
ｍ² の注入量で行うことが好ましい。

【００３０】これにより、上記で形成された第１導電型
ウェルに第２導電型ウェルが接触して形成されている場
合（第１導電型ウェルの周囲を第２導電型ウェルが取り
囲んでいる場合）には、この第１導電型ウェルの直下に
形成される第２導電型埋め込み領域が、第１導電型ウェ
ルに接触している第２導電型ウェルとともに、第１導電
型ウェルを基板から電気的に分離することができる。ま
た、上記で形成された第１導電型ウェルに第１及び第２
注入マスクで被覆されて不純物が注入されてない外周領
域が接触している場合（第１導電型ウェルの周囲を未不
純物注入の外周領域が取り囲んでいる場合）には、この
第１導電型ウェルの直下に第２導電型埋め込み領域が形
成されていても、第１導電型ウェルが、外周領域を通じ
て基板と電気的に接続させることができる。

【００３１】なお、上記工程(i) 〜工程(iii) のイオン
注入が行われた後に、それぞれ８００〜１１００℃程度
の温度範囲、２０〜２００分間程度熱処理を行ってもよ
いし、各工程で熱処理を行わずに、工程(iii) が終了し
た後に、一括して上記と同じ条件下で熱処理を行っても
よい。また、上記説明においては工程(i) 〜工程(iii)
が順に行われる場合について説明しているが、工程(i)
、工程(iii) 及び工程(ii)の順序、工程(ii)、工程(ii
i) 及び工程(i) の順序、工程(iii) 、工程(ii)及び工
程(i) の順のいずれの順序で行ってもよい。

【００３２】さらに、本発明の半導体装置は、上記工程
によって形成された複数のウェルを備える半導体基板を
用いたものである。つまり、第１導電型半導体基板表面
に、主として１以上の独立して形成された第２導電型ウ
ェルと、１以上の基板と電気的に分離された第１導電型
ウェルと、１以上の基板と電気的に接続された第１導電
型ウェルと、１以上の第１導電型ウェル直下に形成され
た第２導電型埋め込み領域とを有する半導体基板を用い
たものである。

【００３３】ここで、独立して形成された第２導電型ウ
ェルは、例えば第２導電型不純物が１．０×１０¹⁶〜
１．０×１０¹⁷／ｃｍ³ 程度の濃度で含有され、基板表
面から２．０〜３．０μｍ程度の深さを有しているウェ
ルであり、その周辺は第１導電型基板又は第１導電型不
純物領域（ウェル等）に取り囲まれて、このウェル単独
で機能するものである。

【００３４】また、基板と電気的に分離された第１導電
型ウェルは、例えば第１導電型不純物が１．０×１０¹⁶
〜１．０×１０¹⁷／ｃｍ³ 程度の濃度で含有され、基板
表面から１．０〜２．０μｍ程度の深さを有しているウ
ェルであり、その周辺は第２導電型領域（ウェル等）及
び第２導電型埋め込み領域に完全に取り囲まれており、
半導体基板とは直接電気的に接続されていないウェルを
意味する。

【００３５】また、基板と電気的に接続された第１導電
型ウェルは、上記基板と電気的に分離された第１導電型
ウェルと同様の第１導電型不純物濃度及び深さを有して
いるウェルであり、その周辺は直接的に第２導電型ウェ
ルとは接触しておらず、１．０〜５．０μｍ程度の幅を
有し、第１導電型及び第２導電型不純物が注入されてい
ない外周領域に取り囲まれており、この外周領域によ
り、第１導電型半導体基板と電気的に接続されたウェル
を意味する。

【００３６】さらに、第１導電型ウェル直下に形成され
た第２導電型埋め込み領域は、例えば第２導電型不純物
が１．０×１０¹⁶〜１．０×１０¹⁷／ｃｍ³ 程度の濃度
で含有され、基板表面から１．０〜４．０μｍ程度の深
さの位置において、１．０〜３．０μｍ程度の深さを有
しており、第１導電型半導体基板内部で独立的に形成さ
れているウェルである。

【００３７】なお、本発明の半導体装置においては、上
記独立して形成された第２導電型ウェルが複数形成され
ている場合には、そのうちの数個は、上記第２導電型埋
め込み領域の複数のうちの１個又は数個と第１導電型半
導体基板内部で連結して形成されていてもよく、このよ
うに連結する場合には、第２導電型ウェルを基板から電
気的に分離することが実現される。

【００３８】また、本発明の半導体装置は、上記のよう
な複数のウェルを備える半導体基板上、特に少なくとも
独立して形成された第２導電型ウェル上、基板と電気的
に分離された第１導電型ウェル上又は基板と電気的に接
続された第１導電型ウェル上に、絶縁型ゲート電界効果
トランジスタ又は不揮発性メモリ等の種々の素子が形成
されることにより形成することができる。ここで、半導
体基板上（ウェル上）に形成される種々の素子は、公知
の素子及びそれら素子からなる回路、メモリセル等のす
べてを包含するものであり、得ようとする半導体装置の
特性、用途等に応じて適宜調整することができる。

【００３９】このように、本発明においては、トリプル
ウェル構造、ことに基板と電気的に分離された第１導電
型ウェル及び基板と電気的に接続された第１導電型ウェ
ルとを２枚のマスクで形成することができる。また、基
板と電気的に分離された第１導電型ウェル及び基板と電
気的に接続された第１導電型ウェルとが同じ不純物濃度
プロファイルを有し、かつ深さ方向においても同じ不純
物濃度プロファイルを有するように形成することができ
る。さらに、第１導電型ウェルは、第１導電型不純物と
第２導電型不純物との相殺により形成されるものではな
いため、半導体基板の結晶欠陥を低減でき、リーク電流
の増大を防止することができることとなる。

【００４０】以下に本発明の半導体装置の製造方法を図
面に基づいて説明する。まず、図１（ａ）に示したよう
に、Ｐ型半導体基板１上の所定の領域にＬＯＣＯＳ膜
（図示せず）を形成して、活性領域と素子分離領域とを
形成する。次に、得られた半導体基板１上に、所望の形
状のレジストパターン７を形成し、このレジストパター
ン７をマスクとして用いて、プロファイルを均一にする
ために、燐イオンを２５０ｋｅＶで２．０×１０¹²／ｃ
ｍ²のドーズ及び１．２ＭｅＶで３．０×１０¹³ｃｍ²の
ドーズで注入し、Ｎ型ウェル５、４を形成する。

【００４１】続いて、図１（ｂ）に示したように、得ら
れた半導体基板１上に、所望の形状のレジストパターン
８を形成し、このレジストパターン８をマスクとして用
いて、ボロンイオンを６０ｋｅＶで２．０×１０¹²／ｃ
ｍ²のドーズ、３００ｋｅＶで２．０×１０¹²／ｃｍ²
のドーズ、６００ｋｅＶで２．０×１０¹²／ｃｍ²のド
ーズで注入し、Ｐ型ウェル３、２を形成する。さらに、
同じレジストパターン８をマスクとして用いて、燐イオ
ンを３．０ＭｅＶで３．５×１０¹²／ｃｍ² のドーズで
注入し、深いＮ型埋め込み領域６及び６ａを形成する。

【００４２】ここで用いるレジストパターン８は、Ｐ型
ウェルの形成領域上に開口部を有するものであるが、Ｎ
型ウェル４、５に取り囲まれない、半導体基板１と電気
的につながった状態のＰ型ウェルの形成領域上において
は、所望の大きさよりもやや小さめの開口部が形成され
ている。この実施例に場合には、例えば、Ｐ型ウェルの
形成領域から１μｍ程度縮小した開口部を有している。

【００４３】また、この際の注入は、従来の３枚マスク
での方法と同じように基板表面部分には燐をほとんど残
さず、燐イオン濃度を２．０μｍの深さをピークに１．
０〜３．０μｍの深さに分布させることができるため、
Ｐ型ウェル３、２が形成される基板１表面部分にカウン
ター注入領域ができない。よって、リーク電流の要因と
なる結晶欠陥を抑制することができる。

【００４４】次いで、これらのイオン注入の後に、９０
０℃で３０分間程度ウェル形成用のアニール処理を行
う。このように、最終的に図１（ｃ）に示したように、
トリプルウェル構造が完成する。このトリプルセル構造
においては、周辺回路用のＮ型ウェル４、５、Ｐ型半導
体基板１に電気的につながっている通常のＰ型ウェル
２、Ｐ型基板１から電気的に分離されたＰ型ウェル３及
びＰ型ウェル３をＰ型基板１から分離する深いＮ型埋め
込み領域６を形成することができるとともに、深いＮ型
埋め込み領域６と同程度の深さであって、Ｐ型ウェル２
の直下にＮ型埋め込み領域６ａが形成されることとな
る。なお、この深いＮ型埋め込み領域６は、Ｐ型ウェル
３を取り囲むように作られているＮ型ウェル５と電気的
につながっており、不純物のピーク濃度は７．０×１０
¹⁶／ｃｍ³前後である。また、Ｐ型ウェル２直下のＮ型
埋め込み領域６ａは、電気的には浮遊状態で特別な機能
を持たず、かつ半導体装置に悪影響を与えない。

【００４５】そして、Ｐ型ウェル２及びＰ型ウェル３上
のいずれか一方に、不純物がドープされたポリシリコン
からなる浮遊ゲートを有するＮチャネル型メモリセルト
ランジスタを形成するとともに、他方に、Ｎチャネル型
周辺回路トランジスタを形成する。また、Ｎ型ウェル４
上にはＰチャネル型周辺回路トランジスタを形成する。
ただし、書き込み用中耐圧トランジスタや低電圧ロジッ
クトランジスタは電気的に分離されたＮ型ウェル内に、
それぞれ独立して作製する必要がある。

【００４６】なお、Ｎ型ウェル５上には配線層とのコン
タクトが形成されており、Ｐ型基板１表面でウェル注入
が行われていない領域１も同様に、配線層とのコンタク
トが形成されている。以上のように、従来は、第１注入
マスク（Ｎ型ウェル形成マスク）と第２注入マスク（Ｐ
型ウェル形成マスク）とは、意味のある重なり領域を持
たず、マスクアライメントのずれで、未注入領域もしく
はカウンター注入領域が若干形成される程度だった。こ
れに対して、上記実施例による発明によれば、Ｐ型ウェ
ル２が、その周辺部に位置するイオン注入されていない
領域１により、十分低い抵抗にて半導体基板１と接続す
ることができ、トリプルウェル構造を２枚のマスクによ
って形成することができる。

【００４７】

【発明の効果】本発明によれば、トリプルウェル構造、
ことに基板と電気的に分離された第１導電型ウェル及び
基板と電気的に接続された第１導電型ウェルとを２枚の
マスクで形成することができる。また、基板と電気的に
分離された第１導電型ウェル及び基板と電気的に接続さ
れた第１導電型ウェルとが同じ不純物濃度プロファイル
を有し、かつ深さ方向においても同じ不純物濃度プロフ
ァイルを有するように形成することができる。

【００４８】さらに、第１導電型ウェルは、第１導電型
不純物と第２導電型不純物との相殺により形成されるも
のではないため、半導体基板の結晶欠陥を低減でき、リ
ーク電流の増大を防止することができることとなり、信
頼性の高い半導体装置を、より簡素化された工程により
製造することが可能となる。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造方法を説明するため
の要部の概略断面工程図である。

【図２】従来の３枚マスクによりトリプルウェルを形成
する方法を説明するための要部の概略断面工程図であ
る。

【図３】従来の２枚マスクによりトリプルウェルを形成
する別の方法を説明するための要部の概略断面工程図で
ある。

【図４】従来の２枚マスクによりトリプルウェルを形成
する別の方法を説明するための要部の概略断面工程図で
ある。

【符号の説明】

１ Ｐ型半導体基板（第１導電型半導体基板） １ａ 外周領域 ２ Ｐ型ウェル（第１導電型ウェル） ３ Ｐ型ウェル（第１導電型ウェル） ４ Ｎ型ウェル（第２導電型ウェル） ５ Ｎ型ウェル（第２導電型ウェル） ６ Ｎ型埋め込み領域（第２導電型埋め込み領域） ６ａ Ｎ型埋め込み領域（第２導電型埋め込み領域） ７ 第１注入マスク ８ 第２注入マスク ８ａ Ｐ型ウェルの外周領域を被覆するマスク部分（第
１導電型ウェルの外周領域を被覆するマスク部分）

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電型半導体基板表面に、少なくと
   も２つの独立した第２導電型ウェルと、該第２導電型ウ
   ェル内に配置されて前記基板と電気的に分離された少な
   くとも１つの第１導電型ウェルと、前記基板と電気的に
   接続された少なくとも１つの第１導電型ウェルとを有す
   る半導体装置の製造方法であって、 (i) 第２導電型ウェル形成領域に開口部を有する第１注
   入マスクを形成し、該マスクを用いて第２導電型不純物
   を注入して複数の第２導電型ウェルを形成する工程と、 (ii)前記第２導電型ウェルと、前記基板と電気的に接続
   された第１導電型ウェル形成領域の外周領域とを被覆す
   る第２注入マスクを形成し、該マスクを用いて第１導電
   型不純物を注入して複数の第１導電型ウェルを形成する
   工程と、 (iii) 前記第２注入マスクを用いて第２導電型不純物を
   注入して前記第１導電型ウェルの直下に第２導電型埋め
   込み領域を形成することにより、前記第１導電型ウェル
   を取り囲むことによって、第２導電型ウェル内に基板と
   電気的に分離された第１導電型ウェルを形成するととも
   に、前記第１導電型ウェルの外周領域を通じて前記基板
   と電気的に接続された第１導電型ウェルを形成する工程
   とを含み、 工程(i) 、工程(ii)及び(iii)の順、工程(i) 、工程(ii
   i) 及び工程(ii)の順、工程(ii)、(iii)及び工程(i)の
   順又は工程(iii)、工程(ii)及び工程(i)の順で行う半導
   体装置の製造方法。
2. 【請求項２】 第１導電型半導体基板表面に、少なくと
   も２つの独立して形成された第２導電型ウェルと、該第
   ２導電型ウェル内に配置されて前記基板と電気的に分離
   された少なくとも１つの第１導電型ウェルと、前記基板
   と電気的に接続された少なくとも１つの第１導電型ウェ
   ルと、前記基板と電気的に接続された第１導電型ウェル
   直下に形成された第２導電型埋め込み領域とからなり、 前記基板と電気的に分離された第１導電型ウェルが、該
   第１導電型ウェルを取り囲み、該第１導電型ウェル直下
   に形成された第２導電型埋め込み領域と連結した第２導
   電型ウェルにより前記基板と電気的に分離され、 前記基板と電気的に接続された第１導電型ウェルが、該
   第１導電型ウェル外周領域に配置した非イオン注入領域
   を通じて前記基板と電気的に接続されていることを特徴
   とする半導体装置。
3. 【請求項３】 非イオン注入領域が、第２導電型ウェル
   を形成する際に用いたマスクと第１導電型ウェルを形成
   する際に用いたマスクとの両マスクにより被覆されるこ
   とにより形成されてなる請求項２記載の半導体装置。
4. 【請求項４】 少なくとも独立して形成された第２導電
   型ウェル上、基板と電気的に分離された第１導電型ウェ
   ル上又は基板と電気的に接続された第１導電型ウェル上
   に、絶縁型ゲート電界効果トランジスタが形成されてな
   る請求項２記載の半導体装置。
5. 【請求項５】 少なくとも独立して形成された第２導電
   型ウェル上、基板と電気的に分離された第１導電型ウェ
   ル上又は基板と電気的に接続された第１導電型ウェル上
   に、不揮発性メモリが形成されてなる請求項２記載の半
   導体装置。