CN108091658B - 闪存的工艺集成结构和方法 - Google Patents

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Abstract

本发明公开了一种闪存的工艺集成结构，闪存单元的栅极结构包括由第一栅氧化层、多晶硅浮栅、第二ONO层和多晶硅控制栅形成的叠加结构；在闪存单元阵列中的有源区和多晶硅浮栅的俯视面尺寸相同且自对准。在各多晶硅控制栅两侧的有源区中分别形成有对应源区和漏区，漏区的顶部通过接触孔连接对应列的位线上；在多晶硅栅行的表面依次形成有第三氧化硅层和第四氮化硅层。本发明还公开了一种闪存的工艺集成方法。本发明器件在多晶硅控制栅表面覆盖第四氮化硅层能减少漏区接触孔和多晶硅控制栅之间的漏电从而有利于器件尺寸缩小，同时能消除氮化硅在多晶硅控制栅的表面引入的应力缺陷以及消除逻辑区的多晶硅栅表面缺陷。

Description

闪存的工艺集成结构和方法
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种闪存的工艺集成结构；本发明还涉及一种闪存的工艺集成方法。
背景技术
闪存由于其具有高密度，低价格，和电可编程，擦除的优点已被广泛作为非易失性记忆体应用的最优选择。目前闪存单元主要是在65纳米技术节点进行，随着对大容量闪存的要求，利用现有技术节点，每片硅片上的芯片数量将会减少。同时新的技术节点的日益成熟，也促使闪存单元用高节点的技术进行生产。意味着需要将闪存单元的尺寸进行缩减，按照原有结构进行的闪存单元的有源区宽度和沟道的长度的缩减，会影响闪存单元之间的互扰，同时由于尺寸的缩减，原有结构已经不能满足要求。现在发展的45纳米闪存单元使用自对准的有源区，将浮栅极和有源区做成同样的尺寸，从而可以实现降低的闪存单元之间的互扰，从而为进一步缩减提供了可能性。在闪存单元本身缩减的同时，接触孔(CT)到控制栅极的距离缩减带来漏电的问题，现在的技术是通过对于控制栅极用氮化硅进行包围的方法来进行改善的。
通过在多晶硅栅极上形成氮化硅，后续在需要连接的区域，用单独的一张掩模版将氮化硅打开，在多晶硅表面形成难熔硅化物层，用接触孔接出，从而实现被保护的多晶硅和连接的需要。
现在使用的氮化硅直接覆盖在多晶硅栅极的结构，可以实现闪存单元区域较好的保护机制，但是氮化硅的应力较大，直接与多晶硅接触，经过后续工艺过程，可能会引起氮化硅与多晶硅的分离。
同时对于逻辑区，在氮化硅去除时，对于多晶硅表面可能造成损伤。
发明内容
本发明要解决的技术问题是提供一种闪存的工艺集成结构，能在存储区中采用和多晶硅浮栅自对准的有源区从而能减少闪存单元之间的互扰以有利于器件缩小，同时能在器件缩小的情形下实现减少器件的多晶硅控制栅和漏区的接触孔之间的漏电并能保证在多晶硅控制栅的表面形成良好的能够消除应力的覆盖结构以及能避免在逻辑区的多晶硅栅表面形成损坏。为此，本发明还提供一种闪存的工艺集成方法。
为解决上述技术问题，本发明的闪存的工艺集成结构中的闪存包括集成在同一芯片上的逻辑区和存储区。
所述存储区包括由多个闪存单元排列形成的闪存单元阵列。
各所述闪存单元的栅极结构包括由第一栅氧化层、多晶硅浮栅、第二ONO层和多晶硅控制栅形成的叠加结构。
在所述闪存单元阵列中，在所述芯片的半导体衬底表面形成有由场氧隔离出的有源区，所述有源区的俯视面尺寸和所述多晶硅浮栅的俯视面尺寸相同且所述有源区自对准形成于所述多晶硅浮栅的底部，同一列的所述闪存单元都位于同一所述有源区上，同一列的所述多晶硅浮栅的多晶硅组成多晶硅列；同一行的各所述闪存单元的所述多晶硅控制栅的多晶硅都连接在一起组成多晶硅栅行。
所述多晶硅栅行和所述多晶硅列相叠加的区域组成各所述闪存单元的栅极结构。
在各所述栅极结构的所述多晶硅控制栅两侧的所述有源区中分别形成有对应的闪存单元的源区和漏区，各所述闪存单元的漏区的顶部通过接触孔连接对应列的位线上。
在所述多晶硅栅行的表面依次形成有第三氧化硅层和第四氮化硅层，通过所述第四氮化硅层包覆在所述多晶硅栅行对应的所述多晶硅控制栅的表面来防止所述多晶硅控制栅和对应的所述漏区顶部的接触孔之间的漏电，以有利于所述多晶硅控制栅和对应的所述漏区顶部的接触孔之间间距的缩小，提高所述闪存的芯片的集成度；通过所述第三氧化硅层的设置来防止所述第四氮化硅层和所述多晶硅栅之间产生分离。
进一步的改进是，引出所述多晶硅控制栅的接触孔形成于延伸到所述场氧上的所述多晶硅栅行的顶部，在所述多晶硅控制栅的接触孔形成区域的所述多晶硅栅行顶部的所述第三氧化硅层和所述第四氮化硅层被去除，使得所述多晶硅控制栅的接触孔直接和底部的所述多晶硅栅行的多晶硅表面接触。
进一步的改进是，各所述闪存单元中，被对应的所述栅极结构覆盖的有源区表面形成用于沟道，各所述闪存单元的沟道的长度方向沿所述有源区的长度方向且大小为所述多晶硅栅行的宽度；各所述闪存单元的沟道的宽度方向沿所述有源区的宽度方向且大小为所述有源区的宽度方向；所述闪存采用45纳米以下工艺，所述沟道的长度为45纳米以下。
进一步的改进是，所述逻辑区位于所述存储区的外围，所述逻辑区包括MOS晶体管，所述MOS晶体管的栅极结构包括：第五栅氧化层和第三多晶硅栅。
进一步的改进是，所述第三多晶硅栅和所述存储区的所述多晶硅栅行由同一层多晶硅光刻刻蚀形成。
进一步的改进是，所述第三多晶硅栅顶部的所述第四氮化硅层被去除，在去除所述第三多晶硅栅顶部的所述第四氮化硅层的过程中所述第三氧化硅层作为所述第四氮化硅层的刻蚀阻挡层，防止所述第三多晶硅栅表面的损伤。
进一步的改进是，所述MOS晶体管包括NMOS晶体管和PMOS晶体管。
进一步的改进是，在所述多晶硅控制栅的接触孔和底部的所述多晶硅栅行的多晶硅表面接触位置处形成有金属硅化物。
为解决上述技术问题，本发明提供的闪存的工艺集成方法包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体表面形成场氧并由所述场氧隔离出有源区。
闪存包括集成在同一芯片上的逻辑区和存储区。
所述存储区包括由多个闪存单元排列形成的闪存单元阵列。
步骤二、形成各所述闪存单元的栅极结构所包括的第一栅氧化层和多晶硅浮栅。
在所述闪存单元阵列中，所述有源区的俯视面尺寸和所述多晶硅浮栅的俯视面尺寸相同且所述有源区自对准形成于所述多晶硅浮栅的底部，同一列的所述闪存单元都位于同一所述有源区上，同一列的所述多晶硅浮栅的多晶硅组成多晶硅列。
步骤三、形成第二ONO层，所述第二ONO层位于所述存储区中。
步骤四、形成第五栅氧化层，所述第五栅氧化层位于所述逻辑区中。
步骤五、形成第二多晶硅层，所述第二多晶硅层覆盖在所述存储区的所述第二ONO层表面以及所述逻辑区中的所述第五栅氧化层表面。
步骤六、在所述第二多晶硅层的表面依次形成第三氧化硅层和第四氮化硅层。
步骤七、采用刻蚀工艺去除所述逻辑区中的所述第四氮化硅层；去除所述第四氮化硅层时以所述第三氧化硅层作为刻蚀阻挡层用以保护所述逻辑区的所述逻辑区的第三多晶硅栅的表面。
步骤八、光刻打开引出所述多晶硅控制栅的接触孔的形成区域的所述第四氮化硅层和所述第三氧化硅层；引出所述多晶硅控制栅的接触孔位于延伸到所述场氧上的所述多晶硅栅行的顶部。
步骤九、采用光刻刻蚀工艺对所述第四氮化硅层、所述第三氧化硅层和所述第二多晶硅层进行刻蚀同时形成所述存储区的多晶硅控制栅和所述逻辑区的第三多晶硅栅。
各所述闪存单元的栅极结构包括由第一栅氧化层、多晶硅浮栅、第二ONO层和多晶硅控制栅形成的叠加结构。
在所述闪存单元阵列中，同一行的各所述闪存单元的所述多晶硅控制栅的多晶硅都连接在一起组成多晶硅栅行。
所述多晶硅栅行和所述多晶硅列相叠加的区域组成各所述闪存单元的栅极结构；
步骤十、进行源漏注入在各所述栅极结构的所述多晶硅控制栅两侧的所述有源区中分别形成有对应的闪存单元的源区和漏区。
步骤十一、形成层间膜和形成穿过所述层间膜的接触孔。
接触孔包括所述存储区中位于各所述闪存单元的漏区的顶部的接触孔，各所述闪存单元的漏区通过顶部的接触孔连接对应列的位线上；通过所述第四氮化硅层包覆在所述多晶硅栅行对应的所述多晶硅控制栅的表面来防止所述多晶硅控制栅和对应的所述漏区顶部的接触孔之间的漏电，以有利于所述多晶硅控制栅和对应的所述漏区顶部的接触孔之间间距的缩小，提高所述闪存的芯片的集成度；通过所述第三氧化硅层的设置来防止所述第四氮化硅层和所述多晶硅栅之间产生分离。
接触孔还包括位于延伸到所述场氧上的所述多晶硅栅行的顶部的用于引出所述多晶硅控制栅的接触孔，所述多晶硅控制栅的接触孔直接和底部的所述多晶硅栅行的多晶硅表面接触。
进一步的改进是，各所述闪存单元中，被对应的所述栅极结构覆盖的有源区表面形成用于沟道，各所述闪存单元的沟道的长度方向沿所述有源区的长度方向且大小为所述多晶硅栅行的宽度；各所述闪存单元的沟道的宽度方向沿所述有源区的宽度方向且大小为所述有源区的宽度方向；所述闪存采用45纳米以下工艺，所述沟道的长度为45纳米以下。
进一步的改进是，所述逻辑区位于所述存储区的外围，所述逻辑区包括MOS晶体管，所述MOS晶体管的栅极结构包括：第五栅氧化层和第三多晶硅栅。
进一步的改进是，所述MOS晶体管包括NMOS晶体管和PMOS晶体管。
进一步的改进是，在所述多晶硅控制栅的接触孔和底部的所述多晶硅栅行的多晶硅表面接触位置处形成有金属硅化物。
进一步的改进是，所述金属硅化物在所述多晶硅控制栅的接触孔的开口形成后以及金属填充前形成于所述多晶硅控制栅的接触孔的开口底部的多晶硅表面。
进一步的改进是，各所述闪存单元中，所述有源区由P型阱区组成，在被对应的所述栅极结构覆盖的有源区表面还形成有阈值电压调节区；步骤八中所述闪存单元的源区和漏区都为N+掺杂，对应的源漏注入为N+离子注入。
本发明闪存的工艺集成结构由于在存储区中采用了和多晶硅浮栅自对准的有源区结构，从而能减少闪存单元之间的互扰以有利于器件缩小；而本发明同时采用了包括氮化硅即第四氮化硅层来实现对多晶硅行也即多晶硅控制栅的表面进行覆盖，从而能在器件缩小的情形下实现减少器件的多晶硅控制栅和漏区的接触孔1之间的漏电；而且，本发明还在第四氮化硅层和底部的多晶硅之间设置了氧化硅层即第三氧化硅层，第三氧化硅层能避免第四氮化硅层和多晶硅行的多晶硅直接接触时产生的应力问题，能缓解第四氮化硅层带来的应力影响，从而能提高闪存单元的可靠性。同时，在逻辑区中，第三氧化硅层还能作为逻辑区中的第四氮化硅层去除时的刻蚀阻挡层，从而能防止在逻辑区中的多晶硅表面形成损坏结构；所以，本发明闪存的工艺集成结构能很好的应用于45纳米工艺中，并消除现有45纳米闪存的工艺集成结构由引入氮化硅所带来的应力缺陷和在逻辑区去除氮化硅层时对逻辑区的多晶硅栅表面的损伤缺陷。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是闪存的存储区的版图结构；
图2A-图2E是现有闪存的工艺集成方法各步骤中的器件结构图；
图3A-图3E是本发明实施例闪存的工艺集成方法各步骤中的器件结构图。
具体实施方式
现有闪存的工艺集成结构是通过对现有技术进行分析的击穿上形成的，故在详细描述现有闪存的工艺集成结构前先对现有闪存的工艺集成结构和对应的工艺集成方法分别进行如下介绍：
现有闪存的工艺集成结构：
如图1所示，是闪存的存储区202的版图结构；如图2A至图2E所示，是现有闪存的工艺集成方法各步骤中的器件结构图；现有闪存的工艺集成结构中的闪存包括集成在同一芯片上的逻辑区201和存储区202。
所述存储区202包括由多个闪存单元排列形成的闪存单元阵列。闪存单元阵列请参考图1所示。
各所述闪存单元的栅极结构包括由第一栅氧化层8、多晶硅浮栅9、第二ONO层10和多晶硅控制栅12a形成的叠加结构。图2E中，第一栅氧化层8也采用了TOX表示，多晶硅浮栅9也采用了FG表示，多晶硅控制栅12a也采用了CG表示；图2D中第二ONO层10也采用ONO表示。
在所述闪存单元阵列中，在所述芯片的半导体衬底1表面形成有由场氧6隔离出的有源区，所述有源区的俯视面尺寸和所述多晶硅浮栅9的俯视面尺寸相同且所述有源区自对准形成于所述多晶硅浮栅9的底部，同一列的所述闪存单元都位于同一所述有源区上，同一列的所述多晶硅浮栅9的多晶硅组成多晶硅列103；同一行的各所述闪存单元的所述多晶硅控制栅12a的多晶硅都连接在一起组成多晶硅栅行101。多晶硅列103和多晶硅栅行101请参考图1所示。
所述多晶硅栅行101和所述多晶硅列103相叠加的区域组成各所述闪存单元的栅极结构。
在各所述栅极结构的所述多晶硅控制栅12a两侧的所述有源区中分别形成有对应的闪存单元的源区和漏区，各所述闪存单元的漏区的顶部通过接触孔104连接对应列的位线上。各所述源区都和对应行的源极线102相连。
在所述多晶硅栅行101的表面依次形成有第四氮化硅层13，通过所述第四氮化硅层13包覆在所述多晶硅栅行101对应的所述多晶硅控制栅12a的表面来防止所述多晶硅控制栅12a和对应的所述漏区顶部的接触孔104之间的漏电，以有利于所述多晶硅控制栅12a和对应的所述漏区顶部的接触孔104之间间距的缩小，提高所述闪存的芯片的集成度。在图2D中第四氮化硅层13也采用SiN进行了表示。
如图2D所示，图2D为沿图1中的AA线的剖面图，具体为图2D是沿图1的虚线框301所示区域中的沿AA线的剖面图，引出所述多晶硅控制栅12a的接触孔304形成于延伸到所述场氧6上的所述多晶硅栅行101的顶部，在所述多晶硅控制栅12a的接触孔304形成区域的所述多晶硅栅行101顶部的所述第四氮化硅层13被去除，使得所述多晶硅控制栅12a的接触孔304直接和底部的所述多晶硅栅行101的多晶硅表面接触。
图2E中，线CC左侧标记201所对应的区域为逻辑区201，标记202所对应的区域为存储区202。图2E是由存储区中的沿图1中的BB线的剖面图和延伸到存储区外的逻辑区201中的剖面图；所述逻辑区201位于所述存储区202的外围，所述逻辑区201包括MOS晶体管，所述MOS晶体管的栅极结构包括：第五栅氧化层11和第三多晶硅栅12b。图2E中第五栅氧化层11还采用LVOX表示。
所述第三多晶硅栅12b和所述存储区202的所述多晶硅栅行101由同一层多晶硅12光刻刻蚀形成。
所述第三多晶硅栅12b顶部的所述第四氮化硅层13被去除。
所述MOS晶体管包括NMOS晶体管和PMOS晶体管。
在所述多晶硅控制栅12a的接触孔304和底部的所述多晶硅栅行101的多晶硅表面接触位置处形成有金属硅化物305。接触孔304和104都是同时形成且都穿过层间膜303。
所述芯片形成于半导体衬底如P型硅衬底1上，图2E中P型硅衬底1还用了英文字母P-SUB表示。在所述存储区202的所述硅衬底1的表面形成有深N阱2和高压P阱3组成的有源区，在有源区即高压P阱3的表面形成有阈值电压调节区7。在逻辑区201的所述硅衬底1的表面形成有由低压N阱4组成的有源区和由低压P阱5组成的有源区。NMOS晶体管对应的有源区由低压P阱5组成，PMOS晶体管对应的有源区由低压N阱4组成。在图2E中，深N阱2还用DNW表示，高压P阱还用HVPW表示，阈值电压调节区7还用CELL VT表示，低压N阱4还用lvNW表示，低压P阱5还用lvPW表示。
各所述闪存单元中，被对应的所述栅极结构覆盖的有源区表面形成用于沟道，各所述闪存单元的沟道的长度方向沿所述有源区的长度方向且大小为所述多晶硅栅行101的宽度；各所述闪存单元的沟道的宽度方向沿所述有源区的宽度方向且大小为所述有源区的宽度方向。所述闪存采用45纳米以下工艺，所述沟道的长度为45纳米以下。也即现有工艺能将器件的关键尺寸缩小到45纳米以下，但是当将器件的工艺关键尺寸缩小到45纳米以下时，由于需要在所述多晶硅控制栅12a的表面覆盖所述第四氮化硅层13，所述第四氮化硅层13的引入虽然能够实现在器件的尺寸缩小时实现对所述多晶硅控制栅12a的顶部进行很好的保护，防止漏区的接触孔104和多晶硅控制栅12a之间产生漏电，但是第四氮化硅层13的引入同时还会在所述第四氮化硅层13和所述多晶硅控制栅12a之间产生应力，这种应力会带来所述第四氮化硅层13和所述多晶硅控制栅12a相分离的缺陷，这种缺陷如图2E的标记401所示。另外，由于在逻辑区201中不需要采用第四氮化硅层3来覆盖多晶硅栅12b，故在逻辑区201中的第四氮化硅层3需要被去除，但是由于第四氮化硅层3和底部的多晶硅栅12b直接接触，这会在去除逻辑区201中的第四氮化硅层3时带来图2E的标记402所示的损伤缺陷。
现有闪存的工艺集成方法：
如图2A至图2E所示，是现有闪存的工艺集成方法各步骤中的器件结构图，其中，图2C和图2D都是沿图1的虚线框301所示区域中的沿AA线的剖面图；图2A、图2B和图2E都是沿图1中BB线的剖面图。现有闪存的工艺集成方法包括如下步骤：
步骤一、如图2A所示，提供一半导体衬底1，在所述半导体表面形成场氧6并由所述场氧6隔离出有源区。
闪存包括集成在同一芯片上的逻辑区201和存储区202。
所述存储区202包括由多个闪存单元排列形成的闪存单元阵列。
在现有方法中，在所述存储区202的所述硅衬底1的表面形成有深N阱(DNW)2和高压P阱(HVPW)3组成的有源区，在有源区即高压P阱3的表面形成有阈值电压调节区7。在逻辑区201的所述硅衬底1的表面形成有由低压N阱(lvNW)4组成的有源区和由低压P阱(lvPW)5组成的有源区。NMOS晶体管对应的有源区由低压P阱5组成，PMOS晶体管对应的有源区由低压N阱4组成。
步骤二、如图2A所示，形成各所述闪存单元的栅极结构所包括的第一栅氧化层8和多晶硅浮栅9。
在所述闪存单元阵列中，所述有源区的俯视面尺寸和所述多晶硅浮栅9的俯视面尺寸相同且所述有源区自对准形成于所述多晶硅浮栅9的底部，同一列的所述闪存单元都位于同一所述有源区上，同一列的所述多晶硅浮栅9的多晶硅组成多晶硅列103。
步骤三、如图2A所示，形成第二ONO层10，所述第二ONO层10位于所述存储区202中。
步骤四、如图2A所示，形成第五栅氧化层11，所述第五栅氧化层11位于所述逻辑区201中。
步骤五、如图2A所示，形成第二多晶硅层12，所述第二多晶硅层12覆盖在所述存储区202的所述第二ONO层10表面以及所述逻辑区201中的所述第五栅氧化层11表面。
步骤六、如图2A所示，在所述第二多晶硅层12的表面形成第四氮化硅层13。
之后再在所述第四氮化硅层13的表面形成氧化硅盖帽层14。图2A中，氧化硅盖帽层14还用英文字母CAP oxide表示。
步骤七、如图2B所示，采用刻蚀工艺去除所述逻辑区201中的所述第四氮化硅层13。现有方法中，在去除所述逻辑区201中的所述第四氮化硅层13时容易在所述逻辑区201的第三多晶硅栅12b的表面产生如图2E中的标记402所示的损伤缺陷。
步骤八、如图2C所示，光刻打开引出所述多晶硅控制栅12a的接触孔304的形成区域的所述第四氮化硅层13；引出所述多晶硅控制栅12a的接触孔304位于延伸到所述场氧6上的所述多晶硅栅行101的顶部。
步骤九、请直接参考图2E所示，采用光刻刻蚀工艺对所述第四氮化硅层13和所述第二多晶硅层12进行刻蚀同时形成所述存储区202的多晶硅控制栅12a和所述逻辑区201的第三多晶硅栅12b。由于，存储区202中的多晶硅控制栅12a直接和第四氮化硅层13接触，故会产生如图2E的标记401所示的由应力引起的多晶硅和氮化硅剥离的缺陷。
各所述闪存单元的栅极结构包括由第一栅氧化层8、多晶硅浮栅9、第二ONO层10和多晶硅控制栅12a形成的叠加结构。
在所述闪存单元阵列中，同一行的各所述闪存单元的所述多晶硅控制栅12a的多晶硅都连接在一起组成多晶硅栅行101。
所述多晶硅栅行101和所述多晶硅列103相叠加的区域组成各所述闪存单元的栅极结构。
各所述闪存单元中，被对应的所述栅极结构覆盖的有源区表面形成用于沟道，各所述闪存单元的沟道的长度方向沿所述有源区的长度方向且大小为所述多晶硅栅行101的宽度；各所述闪存单元的沟道的宽度方向沿所述有源区的宽度方向且大小为所述有源区的宽度方向；所述闪存采用45纳米以下工艺，所述沟道的长度为45纳米以下。
所述逻辑区201位于所述存储区202的外围，所述逻辑区201包括MOS晶体管，所述MOS晶体管的栅极结构包括：第五栅氧化层11和第三多晶硅栅12b。所述MOS晶体管包括NMOS晶体管和PMOS晶体管。
步骤十、进行源漏注入在各所述栅极结构的所述多晶硅控制栅12a两侧的所述有源区中分别形成有对应的闪存单元的源区和漏区。
所述闪存单元的源区和漏区都为N+掺杂，对应的源漏注入为N+离子注入。
步骤十一、形成层间膜303和形成穿过所述层间膜303的接触孔。图2E中简化了层间膜和接触孔的示意图，层间膜303的结构请参考图2D所示。
接触孔包括所述存储区202中位于各所述闪存单元的漏区的顶部的接触孔104，各所述闪存单元的漏区通过顶部的接触孔104连接对应列的位线上；通过所述第四氮化硅层13包覆在所述多晶硅栅行101对应的所述多晶硅控制栅12a的表面来防止所述多晶硅控制栅12a和对应的所述漏区顶部的接触孔104之间的漏电，以有利于所述多晶硅控制栅12a和对应的所述漏区顶部的接触孔104之间间距的缩小，提高所述闪存的芯片的集成度。
接触孔还包括位于延伸到所述场氧6上的所述多晶硅栅行101的顶部的用于引出所述多晶硅控制栅12a的接触孔304，所述多晶硅控制栅12a的接触孔304直接和底部的所述多晶硅栅行101的多晶硅表面接触。
在所述多晶硅控制栅12a的接触孔304和底部的所述多晶硅栅行101的多晶硅表面接触位置处形成有金属硅化物305。
所述金属硅化物305在所述多晶硅控制栅12a的接触孔304的开口302形成后以及金属填充前形成于所述多晶硅控制栅12a的接触孔304的开口302底部的多晶硅表面。
本发明实施例闪存的工艺集成结构：
如图1所示，是闪存的存储区202的版图结构；如图3E所示，是本发明实施例闪存的工艺集成结构的示意图；本发明实施例闪存的工艺集成结构中的闪存包括集成在同一芯片上的逻辑区201和存储区202。
所述存储区202包括由多个闪存单元排列形成的闪存单元阵列。闪存单元阵列请参考图1所示。
各所述闪存单元的栅极结构包括由第一栅氧化层8、多晶硅浮栅9、第二ONO层10和多晶硅控制栅12a形成的叠加结构。图3E中，第一栅氧化层8也采用了TOX表示，多晶硅浮栅9也采用了FG表示，多晶硅控制栅12a也采用了CG表示；图3D中第二ONO层10也采用ONO表示。
在所述闪存单元阵列中，在所述芯片的半导体衬底1表面形成有由场氧6隔离出的有源区，所述有源区的俯视面尺寸和所述多晶硅浮栅9的俯视面尺寸相同且所述有源区自对准形成于所述多晶硅浮栅9的底部，同一列的所述闪存单元都位于同一所述有源区上，同一列的所述多晶硅浮栅9的多晶硅组成多晶硅列103；同一行的各所述闪存单元的所述多晶硅控制栅12a的多晶硅都连接在一起组成多晶硅栅行101。多晶硅列103和多晶硅栅行101请参考图1所示。
所述多晶硅栅行101和所述多晶硅列103相叠加的区域组成各所述闪存单元的栅极结构。
在各所述栅极结构的所述多晶硅控制栅12a两侧的所述有源区中分别形成有对应的闪存单元的源区和漏区，各所述闪存单元的漏区的顶部通过接触孔104连接对应列的位线上。各所述源区都和对应行的源极线102相连。
在所述多晶硅栅行101的表面依次形成有第三氧化硅层15和第四氮化硅层13，通过所述第四氮化硅层13包覆在所述多晶硅栅行101对应的所述多晶硅控制栅12a的表面来防止所述多晶硅控制栅12a和对应的所述漏区顶部的接触孔104之间的漏电，以有利于所述多晶硅控制栅12a和对应的所述漏区顶部的接触孔104之间间距的缩小，提高所述闪存的芯片的集成度；通过所述第三氧化硅层15的设置来防止所述第四氮化硅层13和所述多晶硅栅之间产生分离。在图3D中第四氮化硅层13也采用SiN进行了表示。
如图3D所示，图3D为沿图1中的AA线的剖面图，具体为图3D是沿图1的虚线框301所示区域中的沿AA线的剖面图，引出所述多晶硅控制栅12a的接触孔304形成于延伸到所述场氧6上的所述多晶硅栅行101的顶部，在所述多晶硅控制栅12a的接触孔304形成区域的所述多晶硅栅行101顶部的所述第三氧化硅层15和所述第四氮化硅层13被去除，使得所述多晶硅控制栅12a的接触孔304直接和底部的所述多晶硅栅行101的多晶硅表面接触。
各所述闪存单元中，被对应的所述栅极结构覆盖的有源区表面形成用于沟道，各所述闪存单元的沟道的长度方向沿所述有源区的长度方向且大小为所述多晶硅栅行101的宽度；各所述闪存单元的沟道的宽度方向沿所述有源区的宽度方向且大小为所述有源区的宽度方向；所述闪存采用45纳米以下工艺，所述沟道的长度为45纳米以下。
图3E中，线CC左侧标记201所对应的区域为逻辑区201，标记202所对应的区域为存储区202。图3E是由存储区中的沿图1中的BB线的剖面图和延伸到存储区外的逻辑区201中的剖面图；所述逻辑区201位于所述存储区202的外围，所述逻辑区201包括MOS晶体管，所述MOS晶体管的栅极结构包括：第五栅氧化层11和第三多晶硅栅12b。图3E中第五栅氧化层11还采用LVOX表示。
所述第三多晶硅栅12b和所述存储区202的所述多晶硅栅行101由同一层多晶硅12光刻刻蚀形成。
所述第三多晶硅栅12b顶部的所述第四氮化硅层13被去除，在去除所述第三多晶硅栅12b顶部的所述第四氮化硅层13的过程中所述第三氧化硅层15作为所述第四氮化硅层13的刻蚀阻挡层，防止所述第三多晶硅栅12b表面的损伤。
所述MOS晶体管包括NMOS晶体管和PMOS晶体管。
在所述多晶硅控制栅12a的接触孔304和底部的所述多晶硅栅行101的多晶硅表面接触位置处形成有金属硅化物305。接触孔304和104都是同时形成且都穿过层间膜303。
本发明实施例中，所述芯片形成于半导体衬底如P型硅衬底1上，图3E中P型硅衬底1还用了英文字母P-SUB表示。在所述存储区202的所述硅衬底1的表面形成有深N阱2和高压P阱3组成的有源区，在有源区即高压P阱3的表面形成有阈值电压调节区7。在逻辑区201的所述硅衬底1的表面形成有由低压N阱4组成的有源区和由低压P阱5组成的有源区。NMOS晶体管对应的有源区由低压P阱5组成，PMOS晶体管对应的有源区由低压N阱4组成。在图3E中，深N阱2还用DNW表示，高压P阱还用HVPW表示，阈值电压调节区7还用CELL VT表示，低压N阱4还用lvNW表示，低压P阱5还用lvPW表示。
本发明实施例闪存的工艺集成结构由于在存储区202中采用了和多晶硅浮栅9自对准的有源区结构，从而能减少闪存单元之间的互扰以有利于器件缩小；而本发明实施例同时采用了包括氮化硅即第四氮化硅层13来实现对多晶硅行101也即多晶硅控制栅12a的表面进行覆盖，从而能在器件缩小的情形下实现减少器件的多晶硅控制栅12a和漏区的接触孔104之间的漏电；而且，本发明实施例还在第四氮化硅层13和底部的多晶硅之间设置了氧化硅层即第三氧化硅层15，第三氧化硅层15能避免第四氮化硅层13和多晶硅行101的多晶硅直接接触时产生的应力问题，能缓解第四氮化硅层13带来的应力影响，也即本发明实施例结构能消除图2E的标记401所示的缺陷，从而能提高闪存单元的可靠性。同时，在逻辑区201中，第三氧化硅层15还能作为逻辑区201中的第四氮化硅层13去除时的刻蚀阻挡层，从而能防止在逻辑区201中的多晶硅表面形成损坏结构；也即本发明实施例结构能消除图2E的标记402所示的缺陷。
本发明实施例闪存的工艺集成方法：
如图3A至图3E所示，是本发明实施例闪存的工艺集成方法各步骤中的器件结构图，其中，图3C和图3D都是沿图1的虚线框301所示区域中的沿AA线的剖面图；图3A、图3B和图3E都是沿图1中BB线的剖面图。本发明实施例闪存的工艺集成方法包括如下步骤：
步骤一、如图3A所示，提供一半导体衬底1，在所述半导体表面形成场氧6并由所述场氧6隔离出有源区。
闪存包括集成在同一芯片上的逻辑区201和存储区202。
所述存储区202包括由多个闪存单元排列形成的闪存单元阵列。
在本发明实施例方法中，在所述存储区202的所述硅衬底1的表面形成有深N阱(DNW)2和高压P阱(HVPW)3组成的有源区，在有源区即高压P阱3的表面形成有阈值电压调节区7。在逻辑区201的所述硅衬底1的表面形成有由低压N阱(lvNW)4组成的有源区和由低压P阱(lvPW)5组成的有源区。NMOS晶体管对应的有源区由低压P阱5组成，PMOS晶体管对应的有源区由低压N阱4组成。
步骤二、如图3A所示，形成各所述闪存单元的栅极结构所包括的第一栅氧化层8和多晶硅浮栅9。
在所述闪存单元阵列中，所述有源区的俯视面尺寸和所述多晶硅浮栅9的俯视面尺寸相同且所述有源区自对准形成于所述多晶硅浮栅9的底部，同一列的所述闪存单元都位于同一所述有源区上，同一列的所述多晶硅浮栅9的多晶硅组成多晶硅列103。
步骤三、如图3A所示，形成第二ONO层10，所述第二ONO层10位于所述存储区202中。
步骤四、如图3A所示，形成第五栅氧化层11，所述第五栅氧化层11位于所述逻辑区201中。
步骤五、如图3A所示，形成第二多晶硅层12，所述第二多晶硅层12覆盖在所述存储区202的所述第二ONO层10表面以及所述逻辑区201中的所述第五栅氧化层11表面。
步骤六、如图3A所示，在所述第二多晶硅层12的表面依次形成第三氧化硅层15和第四氮化硅层13。本发明实施例方法中，通过在第四氮化硅层13形成之前形成第三氧化硅层15，能减少第四氮化硅层13和底部的第二多晶硅层12之间的应力；同时还能作为后续对第四氮化硅层13进行刻蚀时的刻蚀阻挡层，从而能防止刻蚀第四氮化硅层13时对底部的第二多晶硅层12的表面的损坏。
之后再在所述第四氮化硅层13的表面形成氧化硅盖帽层14。图3A中，氧化硅盖帽层14还用英文字母CAP oxide表示。
步骤七、如图3B所示，采用刻蚀工艺去除所述逻辑区201中的所述第四氮化硅层13；去除所述第四氮化硅层13时以所述第三氧化硅层15作为刻蚀阻挡层用以保护所述逻辑区201的所述逻辑区201的第三多晶硅栅12b的表面。
步骤八、如图3C所示，光刻打开引出所述多晶硅控制栅12a的接触孔304的形成区域的所述第四氮化硅层13和所述第三氧化硅层15；引出所述多晶硅控制栅12a的接触孔304位于延伸到所述场氧6上的所述多晶硅栅行101的顶部。
步骤九、请直接参考图3E所示，采用光刻刻蚀工艺对所述第四氮化硅层13、所述第三氧化硅层15和所述第二多晶硅层12进行刻蚀同时形成所述存储区202的多晶硅控制栅12a和所述逻辑区201的第三多晶硅栅12b。
各所述闪存单元的栅极结构包括由第一栅氧化层8、多晶硅浮栅9、第二ONO层10和多晶硅控制栅12a形成的叠加结构。
在所述闪存单元阵列中，同一行的各所述闪存单元的所述多晶硅控制栅12a的多晶硅都连接在一起组成多晶硅栅行101。
所述多晶硅栅行101和所述多晶硅列103相叠加的区域组成各所述闪存单元的栅极结构。
各所述闪存单元中，被对应的所述栅极结构覆盖的有源区表面形成用于沟道，各所述闪存单元的沟道的长度方向沿所述有源区的长度方向且大小为所述多晶硅栅行101的宽度；各所述闪存单元的沟道的宽度方向沿所述有源区的宽度方向且大小为所述有源区的宽度方向；所述闪存采用45纳米以下工艺，所述沟道的长度为45纳米以下。
所述逻辑区201位于所述存储区202的外围，所述逻辑区201包括MOS晶体管，所述MOS晶体管的栅极结构包括：第五栅氧化层11和第三多晶硅栅12b。所述MOS晶体管包括NMOS晶体管和PMOS晶体管。
步骤十、进行源漏注入在各所述栅极结构的所述多晶硅控制栅12a两侧的所述有源区中分别形成有对应的闪存单元的源区和漏区。
所述闪存单元的源区和漏区都为N+掺杂，对应的源漏注入为N+离子注入。
步骤十一、形成层间膜303和形成穿过所述层间膜303的接触孔。图3E中简化了层间膜和接触孔的示意图，层间膜303的结构请参考图3D所示。
接触孔包括所述存储区202中位于各所述闪存单元的漏区的顶部的接触孔104，各所述闪存单元的漏区通过顶部的接触孔104连接对应列的位线上；通过所述第四氮化硅层13包覆在所述多晶硅栅行101对应的所述多晶硅控制栅12a的表面来防止所述多晶硅控制栅12a和对应的所述漏区顶部的接触孔104之间的漏电，以有利于所述多晶硅控制栅12a和对应的所述漏区顶部的接触孔104之间间距的缩小，提高所述闪存的芯片的集成度；通过所述第三氧化硅层15的设置来防止所述第四氮化硅层13和所述多晶硅栅之间产生分离。
接触孔还包括位于延伸到所述场氧6上的所述多晶硅栅行101的顶部的用于引出所述多晶硅控制栅12a的接触孔304，所述多晶硅控制栅12a的接触孔304直接和底部的所述多晶硅栅行101的多晶硅表面接触。
在所述多晶硅控制栅12a的接触孔304和底部的所述多晶硅栅行101的多晶硅表面接触位置处形成有金属硅化物305。
所述金属硅化物305在所述多晶硅控制栅12a的接触孔304的开口302形成后以及金属填充前形成于所述多晶硅控制栅12a的接触孔304的开口302底部的多晶硅表面。
以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (13)

1.一种闪存的工艺集成结构，其特征在于，闪存包括集成在同一芯片上的逻辑区和存储区；
所述存储区包括由多个闪存单元排列形成的闪存单元阵列；
各所述闪存单元的栅极结构包括由第一栅氧化层、多晶硅浮栅、第二ONO层和多晶硅控制栅形成的叠加结构；
在所述闪存单元阵列中，在所述芯片的半导体衬底表面形成有由场氧隔离出的有源区，所述有源区的俯视面尺寸和所述多晶硅浮栅的俯视面尺寸相同且所述有源区自对准形成于所述多晶硅浮栅的底部，同一列的所述闪存单元都位于同一所述有源区上，同一列的所述多晶硅浮栅的多晶硅组成多晶硅列；同一行的各所述闪存单元的所述多晶硅控制栅的多晶硅都连接在一起组成多晶硅栅行；
所述多晶硅栅行和所述多晶硅列相叠加的区域组成各所述闪存单元的栅极结构；
在各所述栅极结构的所述多晶硅控制栅两侧的所述有源区中分别形成有对应的闪存单元的源区和漏区，各所述闪存单元的漏区的顶部通过接触孔连接对应列的位线上；
在所述多晶硅栅行的表面依次形成有第三氧化硅层和第四氮化硅层，通过所述第四氮化硅层包覆在所述多晶硅栅行对应的所述多晶硅控制栅的表面来防止所述多晶硅控制栅和对应的所述漏区顶部的接触孔之间的漏电，以有利于所述多晶硅控制栅和对应的所述漏区顶部的接触孔之间间距的缩小，提高所述闪存的芯片的集成度；通过所述第三氧化硅层的设置来防止所述第四氮化硅层和所述多晶硅控制栅之间产生分离；
所述逻辑区位于所述存储区的外围，所述逻辑区包括MOS晶体管，所述MOS晶体管的栅极结构包括：第五栅氧化层和第三多晶硅栅；
所述第三多晶硅栅顶部的所述第四氮化硅层被去除，在去除所述第三多晶硅栅顶部的所述第四氮化硅层的过程中所述第三氧化硅层作为所述第四氮化硅层的刻蚀阻挡层，防止所述第三多晶硅栅表面的损伤。
2.如权利要求1所述的闪存的工艺集成结构，其特征在于：引出所述多晶硅控制栅的接触孔形成于延伸到所述场氧上的所述多晶硅栅行的顶部，在所述多晶硅控制栅的接触孔形成区域的所述多晶硅栅行顶部的所述第三氧化硅层和所述第四氮化硅层被去除，使得所述多晶硅控制栅的接触孔直接和底部的所述多晶硅栅行的多晶硅表面接触。
3.如权利要求1所述的闪存的工艺集成结构，其特征在于：各所述闪存单元中，被对应的所述栅极结构覆盖的有源区表面形成用于沟道，各所述闪存单元的沟道的长度方向沿所述有源区的长度方向且大小为所述多晶硅栅行的宽度；各所述闪存单元的沟道的宽度方向沿所述有源区的宽度方向且大小为所述有源区的宽度方向；所述闪存采用45纳米以下工艺，所述沟道的长度为45纳米以下。
4.如权利要求1所述的闪存的工艺集成结构，其特征在于：所述第三多晶硅栅和所述存储区的所述多晶硅栅行由同一层多晶硅光刻刻蚀形成。
5.如权利要求1所述的闪存的工艺集成结构，其特征在于：所述MOS晶体管包括NMOS晶体管和PMOS晶体管。
6.如权利要求2所述的闪存的工艺集成结构，其特征在于：在所述多晶硅控制栅的接触孔和底部的所述多晶硅栅行的多晶硅表面接触位置处形成有金属硅化物。
7.一种闪存的工艺集成方法，其特征在于，包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成场氧并由所述场氧隔离出有源区；
闪存包括集成在同一芯片上的逻辑区和存储区；
所述存储区包括由多个闪存单元排列形成的闪存单元阵列；
步骤二、形成各所述闪存单元的栅极结构所包括的第一栅氧化层和多晶硅浮栅；
在所述闪存单元阵列中，所述有源区的俯视面尺寸和所述多晶硅浮栅的俯视面尺寸相同且所述有源区自对准形成于所述多晶硅浮栅的底部，同一列的所述闪存单元都位于同一所述有源区上，同一列的所述多晶硅浮栅的多晶硅组成多晶硅列；
步骤三、形成第二ONO层，所述第二ONO层位于所述存储区中；
步骤四、形成第五栅氧化层，所述第五栅氧化层位于所述逻辑区中；
步骤五、形成第二多晶硅层，所述第二多晶硅层覆盖在所述存储区的所述第二ONO层表面以及所述逻辑区中的所述第五栅氧化层表面；
步骤六、在所述第二多晶硅层的表面依次形成第三氧化硅层和第四氮化硅层；
步骤七、采用刻蚀工艺去除所述逻辑区中的所述第四氮化硅层；去除所述第四氮化硅层时以所述第三氧化硅层作为刻蚀阻挡层用以保护所述逻辑区的第三多晶硅栅的表面；
步骤八、光刻打开引出多晶硅控制栅的接触孔的形成区域的所述第四氮化硅层和所述第三氧化硅层；引出所述多晶硅控制栅的接触孔位于延伸到所述场氧上的多晶硅栅行的顶部；
步骤九、采用光刻刻蚀工艺对所述第四氮化硅层、所述第三氧化硅层和所述第二多晶硅层进行刻蚀同时形成所述存储区的多晶硅控制栅和所述逻辑区的第三多晶硅栅；
各所述闪存单元的栅极结构包括由第一栅氧化层、多晶硅浮栅、第二ONO层和多晶硅控制栅形成的叠加结构；
在所述闪存单元阵列中，同一行的各所述闪存单元的所述多晶硅控制栅的多晶硅都连接在一起组成多晶硅栅行；
所述多晶硅栅行和所述多晶硅列相叠加的区域组成各所述闪存单元的栅极结构；
步骤十、进行源漏注入在各所述栅极结构的所述多晶硅控制栅两侧的所述有源区中分别形成有对应的闪存单元的源区和漏区；
步骤十一、形成层间膜和形成穿过所述层间膜的接触孔；
接触孔包括所述存储区中位于各所述闪存单元的漏区的顶部的接触孔，各所述闪存单元的漏区通过顶部的接触孔连接对应列的位线上；通过所述第四氮化硅层包覆在所述多晶硅栅行对应的所述多晶硅控制栅的表面来防止所述多晶硅控制栅和对应的所述漏区顶部的接触孔之间的漏电，以有利于所述多晶硅控制栅和对应的所述漏区顶部的接触孔之间间距的缩小，提高所述闪存的芯片的集成度；通过所述第三氧化硅层的设置来防止所述第四氮化硅层和所述多晶硅控制栅之间产生分离；
接触孔还包括位于延伸到所述场氧上的所述多晶硅栅行的顶部的用于引出所述多晶硅控制栅的接触孔，所述多晶硅控制栅的接触孔直接和底部的所述多晶硅栅行的多晶硅表面接触。
8.如权利要求7所述的闪存的工艺集成方法，其特征在于：各所述闪存单元中，被对应的所述栅极结构覆盖的有源区表面形成用于沟道，各所述闪存单元的沟道的长度方向沿所述有源区的长度方向且大小为所述多晶硅栅行的宽度；各所述闪存单元的沟道的宽度方向沿所述有源区的宽度方向且大小为所述有源区的宽度方向；所述闪存采用45纳米以下工艺，所述沟道的长度为45纳米以下。
9.如权利要求7所述的闪存的工艺集成方法，其特征在于：所述逻辑区位于所述存储区的外围，所述逻辑区包括MOS晶体管，所述MOS晶体管的栅极结构包括：第五栅氧化层和第三多晶硅栅。
10.如权利要求9所述的闪存的工艺集成方法，其特征在于：所述MOS晶体管包括NMOS晶体管和PMOS晶体管。
11.如权利要求7所述的闪存的工艺集成方法，其特征在于：在所述多晶硅控制栅的接触孔和底部的所述多晶硅栅行的多晶硅表面接触位置处形成有金属硅化物。
12.如权利要求11所述的闪存的工艺集成方法，其特征在于：所述金属硅化物在所述多晶硅控制栅的接触孔的开口形成后以及金属填充前形成于所述多晶硅控制栅的接触孔的开口底部的多晶硅表面。
13.如权利要求8所述的闪存的工艺集成方法，其特征在于：各所述闪存单元中，所述有源区由P型阱区组成，在被对应的所述栅极结构覆盖的有源区表面还形成有阈值电压调节区；步骤八中所述闪存单元的源区和漏区都为N+掺杂，对应的源漏注入为N+离子注入。
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