KR102554249B1 - 비휘발성 기억소자 및 그 제조방법 - Google Patents

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Abstract

비휘발성 메모리 어레이는 기판 상에 형성된 터널링 산화막, 상기 터널링 산화막 상에 제1 방향을 따라 복수 개로 배열된 부유 게이트, 상기 부유 게이트의 측벽에 위치하며 상기 제1 방향으로 연장되며 선택 게이트로 기능하는 상호 이격된 측벽 게이트들 및 상기 부유 게이트와 상기 측벽 게이트 사이에 개재된 게이트 유전막을 갖는 게이트 구조물, 상기 기판의 상부에, 상기 측벽 게이트와 교차하도록 제2 방향으로 연장된 비트 라인들, 상기 기판의 상부 표면에 상기 비트 라인들 각각과 중첩되도록 형성되고 상기 비트 라인과 전기적으로 연결된 드레인 영역 및 상기 측벽 게이트들 사이에 상기 제1 방향을 따라 연장되며, 상기 기판 내에 매립되도록 구비된 소스 라인을 포함한다.

Description

비휘발성 기억소자 및 그 제조방법{NON-VOLATILE MEMORY DEVICE, METHOD OF FABRICATING THE SAME}
본 발명은 반도체 소자, 그 동작 방법 및 제조방법에 관한 것으로써, 더 구체적으로는 비휘발성 기억소자와 그 동작 방법 및 제조방법에 관한 것이다.
전기적으로 절연된 저장소에 정보를 저장하는 비휘발성 기억소자는 대표적으로 스택 게이트 기억소자(stack gate memory), 스플리트 게이트 기억소자(split gate memory) 및 이이피롬(EEPROM)으로 분류할 수 있다.
종래의 EEPROM은 부유 게이트와 측벽 게이트를 포함하는 게이트 구조물, 행으로 연장된 복수의 워드 라인들, 상기 워드 라인들과 교차하도록 형성되고, 하나의 부유 게이트에 대응되도록 비트 라인 및 소스 라인 한 세트를 포함한다. 이때, 상기 비트 라인 및 소스 라인은 열 방향을 따라 연장되며 상호 이격되도록 구비된다. 예를 들면, 상기 비트 라인 및 상기 소스 라인은 상기 기판의 상부에 서로 평행하게 구비된 금속 배선에 해당할 수 있다.
이 경우, 상기 비트 라인 및 상기 소스 라인에 연결되기 위한 각각의 컨택 플러그가 요구된다. 또한, 상기 측벽 게이트 및 상기 컨택 플러그 간의 상호 영향을 억제하기 위하여, 상기 측벽 게이트의 측벽에 스페이서가 요구된다.
따라서, 상기 금속 배선, 상기 금속 배선과의 연결을 위한 상기 컨택 플러그 및 상기 스페이서가 차지하는 공간으로 인하여 상기 이이피롬의 집적화에 어려움이 있다.
본 발명의 일 목적은 상술한 개선된 집적도를 갖는 비휘발성 메모리 어레이를 제공하는 데 있다.
본 발명의 다른 목적은 상술한 개선된 집적도를 갖는 비휘발성 메모리 어레이의 제조 방법을 제공하는 데 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 비휘발성 메모리 어레이는 기판 상에 형성된 터널링 산화막, 상기 터널링 산화막 상에 제1 방향을 따라 복수 개로 배열된 부유 게이트, 상기 부유 게이트의 측벽을 둘러싸도록 위치하며 상기 제1 방향으로 연장되며 선택 게이트로 기능하는 상호 이격된 측벽 게이트들 및 상기 부유 게이트와 상기 측벽 게이트 사이에 개재된 게이트 유전막을 갖는 게이트 구조물, 상기 기판의 상부에, 상기 측벽 게이트와 교차하도록 제2 방향으로 연장된 비트 라인들, 상기 기판의 상부 표면에 상기 비트 라인들 각각과 중첩되도록 형성되고 상기 비트 라인과 전기적으로 연결된 드레인 영역 및 상기 측벽 게이트들 사이에 상기 제1 방향을 따라 연장되며, 상기 기판 내에 매립되도록 구비된 소스 라인을 포함한다.
본 발명의 일 실시예에 있어서, 상기 소스 라인은 평면적으로 볼 때 상기 측벽 게이트에 부분적으로 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 상기 소스 라인은 n형 도펀트를 포함할 수 있다.
본 발명의 일 실시예에 있어서,상기 비트 라인 및 상기 드레인 영역을 전기적으로 연결시키는 제1 콘택 플그들가 추가적으로 구비될 수 있다.
여기서, 상기 게이트 유전막은 순차적으로 적층된 산화물 박막-질화물 박막-산화물 박막을 포함하는 ONO 구조를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 구조물은 상기 측벽 게이트의 측벽에 스페이서를 더 포함할 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 비휘발성 메모리 어레이의 제조 방법에 있어서, 기판 상에 터널링 산화막을 형성한 후, 상기 터널링 산화막 상에 상에 상호 이격되고 제1 방향으로 배열된 복수의 부유 게이트들을 형성한다. 이후, 상기 부유 게이트들을 각각 둘러싸도록 복수의 게이트 유전막을 형성한다. 상기 상기 부유 게이트들 및 상기 게이트 유전막을 마스크로 이용하는 자기 정렬된 제1 이온 주입 공정을 수행하여, 상기 제1 방향을 따라 연장되고 상기 기판 내에 매립된 소스 라인을 형성한다. 상기 부유 게이트의 측벽을 둘러싸게 위치하도록 상기 제1 방향으로 연장되며 선택 게이트로 동시에 기능하는 상호 이격된 측벽 게이트들을 형성한 후, 상기 기판의 상부에 상기 제2 방향으로 연장되고, 평면적으로 볼 때 상기 측벽 게이트들 사이에 위치하는 비트 라인들을 형성한다.
본 발명의 일 실시예에 있어서, 상기 부유 게이트들 및 상기 측벽 게이트들을 마스크로 이용하는 자기 정렬된 제2 이온 주입 공정을 수행하여, 상호 인접하는 상기 측벽 게이트들 사이에 저농도 이온주입 영역을 형성하는 공정이 추가적으로 수행될 수 있다.
본 발명의 일 실시예에 있어서, 상기 측벽 게이트의 측벽에 스페이서를 형성하고, 상기 스페이서, 상기 측벽 게이트를 마스크로 이용하는 제3 이온 주입 공정을 수행하여, 상기 저농도 이온 주입 영역의 상부에 드레인 영역을 형성한 후, 상기 드레인 영역 상에 상기 비트 라인들 각각과 전기적으로 연결되도록 수직 방향으로 연장된 제1 콘택 플러그를 형성하는 공정이 추가적으로 수행될 수 있다.
본 발명의 일 실시예에 있어서, 상기 소스 라인은 n형 도펀트를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 소스 라인은 평면적으로 볼 때 상기 측벽 게이트에 부분적으로 중첩되도록 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 유전막은, 산화물 박막-질화물 박막-산화물 박막을 순차적으로 적층하는 단계를 포함하는 ONO 구조를 갖도록 형성될 수 있다.
상술한 것과 같이 본 발명의 실시예들에 따른 비휘발성 메모리 어레이에 따르면, 소스 라인들이 비트 라인의 연장 방향인 제2 방향이 아닌 상기 측벽 게이트들 사이에 제1 방향으로 연장되고 상기 기판의 내부에 매립형으로 구비된다. 따라서, 상기 소스 라인들은 별도의 콘택 플러그를 요구하지 않을 수 있다. 이로써, 비휘발성 메모리 어레이의 고집적화가 구현될 수 있다. 나아가, 콘택 플러그 및 측벽 게이트 사이에 요구되는 스페이서가 생략될 수 있음으로써, 추가적으로 비휘발성 메모리 어레이의 고집적화가 구현될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 어레이를 설명하기 위한 평면도이다.
도 2는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 3 내지 도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 어레이의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 어레이를 설명하기 위한 평면도이다. 도 2는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 어레이(100)는, 기판(101), 게이트 구조물(130), 비트 라인들(120), 드레인 영역(102b) 및 소스 라인(150)을 포함한다. 상기 비휘발성 메모리 어레이(100)는 부유 게이트(131)의 측벽에 위치하는 선택 게이트(133)를 포함함으로써, 측벽 선택 트랜지스터(sidewall selective transistor) 셀 구조를 가질 수 있다. 이로써, 종래와 같이 선택 트랜지스터 및 메모리 트랜지스터를 서로 다른 기판의 영역에 구비함으로써 상대적으로 넓은 영역을 차지하여 고집적화에 어려운 종래 기술의 문제가 해결될 수 있다.
상기 기판(101)은 제1 도전형을 갖는 실리콘 기판일 수 있다. 예를 들면, 상기 제1 도전형은 p형일 수 있다. 따라서, 상기 기판(101)에는 붕소와 같은 3족 원소의 불순물이 도핑될 수 있다. 상기 기판(101) 상에는 에피택셜 공정을 통하여 형성된 에피택셜층(105)이 구비될 수 있다.
상기 게이트 구조물(130)은, 기판(101) 상에 위치한다. 상기 게이트 구조물(130)은 기판(101) 중 활성 영역 상에 위치할 수 있다. 상기 게이트 구조물(130)은 내부에 전하를 인입시키거나, 상기 전하를 방출함으로써 데이터를 소거하나 쓰거나 읽을 수 있다.
상기 게이트 구조물(130)은, 터널링 산화막(137), 부유 게이트(131), 측벽 게이트(133) 및 게이트 유전막(132)을 포함한다.
상기 터널링 산화막(137)은 상기 기판(101) 상에 구비된다. 상기 터널링 산화막(137)은 상기 활성 영역 내에 형성된다. 상기 터널링 산화막(137)은 산화물로 이루어질 수 있다.
상기 터널링 산화막(137)을 통하여, FN 터널링(Fowler-Nordheim tunneling)에 의해 상기 부유 게이트(131) 내로 전하가 이동하거나, 상기 부유 게이트(131)로부터 전하가 방출될 수 있다.
상기 부유 게이트(131)는, 상기 터널링 산화막(137) 상에 형성된다. 상기 부유 게이트(131)는 제1 방향을 따라 복수 개로 배열될 수 있다. 즉, 상기 부유 게이트(131)는 행 방향을 따라 복수로 배열되고, 상기 행들은 복수로 상호 이격되며, 상기 행들 각각은 상기 제1 방향에 대응된다. 상기 부유 게이트(131)는 폴리실리콘으로 이루어질 수 있다.
상기 부유 게이트(131)는 전기적으로 플로팅 상태를 유지하며, 그 내부에 전하를 인입시키거나 그 내부로부터 전하를 배출할 수 있다.
상기 측벽 게이트들(133)은 상기 부유 게이트들(131) 각각의 측벽을 둘러싸도록 배치된다. 상기 측벽 게이트들(133)은 제1 방향을 따라 연장된다. 즉, 상기 측벽 게이트(133)는 상기 제1 방향으로 배열된 부유 게이트들(131)을 따라 연장된다.
상기 측벽 게이트들(133)는 워드 라인에 해당할 수 있다. 이로써, 상기 워드 라인에 따라 측벽 게이트들(133)에 인가되는 전압에 따라 상기 부유 게이트(131) 내의 전하량을 조절할 수 있다.
상기 게이트 유전막(132)은 상기 부유 게이트(131)를 덮도록 형성된다. 즉, 상기 게이트 유전막(132)은 상기 부유 게이트(131) 및 상기 측벽 게이트(133) 사이에 개재될 수 있다. 따라서, 상기 게이트 유전막(132)은 상기 플로팅 게이트(131)를 보호할 수 있다.
상기 게이트 유전막(132)은 ONO 구조를 가질 수 있다. 즉, 상기 게이트 유전막(132)이 ONO 구조를 가짐에 따라, 소자의 리텐션 특성을 개선하고, 소자의 신뢰성이 확보될 수 있다. 즉, 상기 게이트 유전막(132)은, 산화막, 질화막 및 산화막이 순차적으로 적층된 스택 구조를 가질 수 있다.
상기 비트 라인들(120)은 상기 기판(101)의 상부에 위치한다. 상기 비트 라인들(120)은 상기 측벽 게이트(133)와 교차하도록 제2 방향으로 연장된다. 예를 들면, 상기 비트 라인들(120)은 상기 측벽 게이트(133)의 연장 방향인 제1 방향에 대하여 서로 수직한 제2 방향으로 연장될 수 있다.
상기 비트 라인들(120)은 예를 들면, 금속 배선에 해당할 수 있다. 상기 비트 라인들(120)은 후술하는 드레인 영역(102b)과 전기적으로 연결될 수 있다. 따라서, 상기 비트 라인(120)을 통하여 상기 드레인 영역(102b)에 드레인 전압이 인가될 수 있다.
상기 드레인 영역(102b)은, 상기 기판(101)의 상부 표면에 형성된다. 상기 드레인 영역(102b)은 상기 비트 라인들(120)과 평면적으로 볼 때 부분적으로 중첩되도록 위치한다. 상기 드레인 영역(102)은 상기 기판(101)의 상부 표면을 고농도 도펀트로 도핑함으로써 형성될 수 있다. 상기 고농도 도펀트는 제2 도전형, 예를 들면 n형 도전형을 가질 수 있다. 따라서, 상기 고농도 도펀트는 인, 비소, 안티몬 등과 같은 5족 원소에 해당할 수 있다.
상기 드레인 영역(102b)은 상기 비트 라인(120)과 전기적으로 연결된다. 예를 들면, 상기 드레인 영역(102b)은 제1 콘택 플러그(125)를 통하여 상기 비트 라인(120)에 연결될 수 있다.
상기 소스 라인(150)은 상기 측벽 게이트들(133) 사이에 상기 제1 방향을 따라 연장된다. 상기 소스 라인(150)은 상기 기판(101) 내에 매립되도록 구비된다. 즉, 상기 소스 라인(150)은 매립형 졍션 타입을 가진다.
한편, 상기 소스 라인(150)은 제2 도전형의 도펀트를 포함할 수 있다. 즉, 상기 소스 라인은 제2 도전형, 예를 들면 n형 도전형을 가질 수 있다. 따라서, 상기 고농도 도펀트는 인, 비소, 안티몬 등과 같은 5족 원소에 해당할 수 있다.
종래와 같이 소스 라인이 비트 라인과 평행하게 연장되고 기판의 상부에 별도의 금속 배선으로 형성될 경우, 상호 이격된 상기 소스 라인 및 상기 비트 라인이 기판의 상당한 영역을 차지한다. 나아가, 상기 소스 라인 및 비트 라인을 연결시키는 별도의 콘택 플러그들이 요구됨에 따라 상기 콘택 플러그들이 일정 영역의 크기를 갖도록 구비되어야 한다. 나아가, 상기 콘택 플러그들이 형성될 경우, 콘택 플러그 및 측벽 게이트 사이에 스페이서가 요구된다. 따라서, 종래의 비휘발성 메모리 어레이를 이루는 셀들 간의 피치를 줄이는 데 한계가 있었다.
하지만, 본 발명의 실시예들에 따르면, 상기 소스 라인들(150)이 상기 비트 라인(120)의 연장 방향인 제2 방향이 아닌 상기 측벽 게이트들(133) 사이에 제1 방향으로 연장되고 상기 기판(101)의 내부에 매립형으로 구비된다. 상기 소스 라인들은 별도의 콘택 플러그를 요구하지 않을 수 있다. 이로써, 비휘발성 메모리 어레이(100)의 고집적화가 구현될 수 있다. 나아가, 콘택 플러그 및 측벽 게이트 사이에 요구되는 스페이서가 생략될 수 있음으로써, 추가적으로 비휘발성 메모리 어레이의 고집적화가 구현될 수 있다.
상기 소스 라인(150)은 평면적으로 볼 때 상기 측벽 게이트(133)에 부분적으로 충첩되도록 형성될 수 있다. 이로써, 상기 소스 라인(150) 및 상기 측벽 게이트(133) 사이의 터널링 효과에 의하여 전하들이 상기 소스 라인(150) 및 상기 측벽 게이트(133) 사이를 이동할 수 있다.
상기 소스 라인(150)을 중심으로 인접하는 측벽 게이트들(133) 중 어느 하나만이 상기 소스 라인(150)에 의하여 제어하도록 구비된다. 따라서 나머지 하나의 측벽 게이트(133)는 선택 게이트로서 기능하지 않는다.
본 발명의 일 실시예에 있어서, 상기 비트 라인(120) 및 상기 드레인 영역(102b)을 전기적으로 연결시키는 제1 콘택 플러그들(125)이 구비될 수 있다. 상기 제1 콘택 플러그(125)는 상기 게이트 구조물(130)을 덮도록 상기 기판(105)의 전면에 구비된 피엠디(pre metal dielectric; PMD)막(미도시)을 관통하는 관통홀을 금속 물질로 매립하여 형성된다.
본 발명의 일 실시예에 있어서, 상기 게이트 구조물(130)은 상기 측벽 게이트(133)의 측벽에 스페이서(135)를 더 포함할 수 있다. 상기 스페이서(135)는, 상기 소스 라인(150)을 그 사이에 두고 상기 측벽 게이트(133)의 일 측들 각각에 구비될 수 있다. 또한, 상기 스페이서(135)는 상기 제1 콘택 플러그(125)를 사이에 두고 상기 측벽 게이트(133)의 타측들 각각에 구비될 수 있다.
도 3 내지 도 6는 본 발명의 일 실시예에 따른 비휘발성 메모리 어레이의 제조 방법을 설명하기 위한 단면도들이다.
도 3를 참조하면, 기판(101) 상에 소자 분리막(미도시)을 형성하여 복수개의 활성영역을 한정한다.
이후, 상기 활성 영역 내에 상기 기판(101) 상에 터널링 산화막(137)을 형성한다. 이후, 상기 기판(101)의 전면에 부유 게이트 도전막(미도시)를 형성한다. 상기 부유 게이트 도전막은 제1 폴리실리콘막으로 형성할 수 있고, 불순물을 주입하여 도전성을 개선할 수 있다. 상기 제1 폴리실리콘막을 패터닝하여, 부유 게이트들(131)을 형성한다. 상기 부유 게이트(131)는 상기 활성 영역 내에 격리된다. 상기 부유 게이트들(131)은 상호 이격되고 제1 방향을 따라 배열된다.
이어서, 상기 부유 게이트들(131)이 형성된 기판(101)의 전면에 예비 게이트 유전막(미도시)을 형성한다. 상기 예비 게이트 유전막은 화학 기상 증착 공정을 통하여 형성될 수 있다.
상기 예비 게이트 유전막은 산화막, 질화막 및 산화막을 순차적으로 형성하여 ONO 구조를 갖도록 형성될 수 있다. 이로써, 상기 예비 게이트 유전막을 패터닝하여 형성될 게이트 유전막(132)은, 상기 측벽 게이트(131)에 인가되는 바이어스를 통하여 플로팅 게이트(131)에 커플링 바이어스가 인가될 때, 충분한 항복 전압이 유지될 수 있도록 한다.
상기 예비 게이트 유전막을 패터닝하여, 상기 부유 게이트(131)의 측벽에 게이트 유전막(132)을 형성한다. 상기 예비 게이트 유전막을 패터닝하기 위하여 에치백 공정이 수행될 수 있다. 상기 게이트 유전막(132)을 상기 부유 게이트(130)의 측면을 따라 스페이서 형태로 형성될 수 다.
상기 게이트 유전막(132)을 마스크로 이용하는 제1 이온 주입 공정을 수행하여 상기 기판(101)의 상부 표면에 소스 라인(150)을 형성한다. 이때, 상기 게이트 유전막(132)은 마스크로 이용됨으로써, 상기 소스 라인(150)은 자기 정렬된다. 상기 소스 라인(150)은 상기 부유 게이트(133)의 배열 방향과 동일하게 제1 방향을 따라 연장되도록 형성된다. 상기 소스 라인(150)은 제2 도전형, 예를 들면 n형 도펀트를 이용하여 형성될 수 있다.
상기 소스 라인(150)은 평면적으로 볼 때 후속하여 형성될 측벽 게이트(133, 도 4 참조)에 부분적으로 중첩될 수 있다.
상기 제1 이온 주입 공정 전, 상기 부유 게이트(133)의 상부를 덮는 하드 마스크 패턴(134)이 형성될 수 있다. 상기 하드 마스크 패턴(134) 및 상기 부유 게이트(133, 도 4 참조) 사이에는 게이트 유전막(132)이 개재될 수 있다.
또한, 별도의 마스크 패턴, 예를 들면 포토레지스트 패턴(110)이 추가적으로 형성될 수 있다. 이로써, 상기 게이트 유전막(132) 및 상기 마스크 패턴(110)을 마스크로 이용하여 상기 제1 이온 주입 공정이 수행될 수 있다.
도 4를 참조하면, 상기 부유 게이트(131)의 측벽에 위치하도록 상기 제1 방향으로 연장되며 선택 게이트로 기능하는 상호 이격된 측벽 게이트들(133)을 형성한다.
상기 측벽 게이트들(133)을 형성하기 위하여, 먼저 포토레지스트 패턴(110)을 제거한 후, 상기 게이트 유전막(132)의 측벽을 따라 전체적으로 균일한 제2 폴리실리콘 막(미도시)을 형성한다. 이후, 상기 제2 폴리실리콘막에 대한 이방성 식각 공정을 수행하여 상기 게이트 유전막(132)의 측벽에 측벽 게이트(133)를 형성한다. 상기 측벽 게이트(133)는 상기 제1 방향을 따라 배열된 복수의 부유 게이트들(131)을 덮도록 형성된다. 이때, 상기 측벽 게이트들(133)는 상기 부유 게이트(131)가 배열된 제1 방향을 따라 연장된다. 이로써, 부유 게이트((131), 게이트 유전막(132) 및 측벽 게이트(133)을 포함하는 게이트 구조물(130)이 형성된다.
이어서, 상기 게이트 구조물(130)를 마스크로 이용하여 제2 이온 주입 공정이 수행된다. 이로써, 상기 상호 인접하는 상기 측벽 게이트들(133) 사이에 저농도 이온주입 영역(102a)을 형성한다.
도 5를 참조하면, 상기 측벽 게이트(133)의 측벽에 스페이서(135)를 형성한다. 보다 상세하게는, 상기 측벽 게이트(133)를 갖는 기판(101) 전면에 절연막(미도시)을 형성한 후, 상기 절연막에 대한 이방성 식각 공정을 통하여 상기 스페이서(135)가 형성될 수 있다.
이어서, 상기 스페이서(135)를 포함하는 게이트 구조물(130)를 마스크로 이용하는 제3 이온 주입 공정을 수행하여, 상기 저농도 이온 주입 영역(102a)의 상부에 드레인 영역(102b)을 형성한다.
도 6을 참조하면, 상기 부유 게이트(131), 측벽 게이트(133) 및 스페이서(135)를 포함하는 기판 전면을 덮도록 PMD 막(미도시)을 형성한 후, 상기 PMD 막의 일부에 상기 드레인 영역(102b)을 노출시키는 관통홀(미도시)을 형성한다. 상기 관통홀을 매립하는 제1 콘택 플러그(125)를 형성한다. 상기 제1 콘택 플러그(125)는, 상기 드레인 영역(102b)과 전기적으로 연결되도록 수직 방향으로 연장되도록 형성된다.
도 7을 참조하면, 이후, 상기 PMD 막 상에 금속 배선에 해당하는 비트 라인(120)을 형성한다. 상기 비트 라인(120)은, 상기 기판(101)의 상부에 상기 제2 방향으로 연장되고, 평면적으로 볼 때 상기 측벽 게이트들(133) 사이에 위치한다.
이로써, 상기 기판(101), 게이트 구조물(130), 비트 라인들(120), 드레인 영역(102b) 및 소스 라인(150)을 포함하는 비휘발성 메모리 어레이가 제조된다.
본 발명에 따른 비휘발성 메모리 어레이는 이이피롬(EEPROM) 소자에 적용될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
101 : 기판 102a : 저농도 불순물 영역
102b : 드레인 영역 105 : 에피택셜 층
110 : 포토레지스트 패턴 120 : 비트 라인들
130 : 게이트 구조물 131 : 부유 게이트
132 : 게이트 유전막 133 : 측벽 게이트
135 : 스페이서 137 : 스페이서
150 : 소스 라인

Claims (12)

  1. 기판 상에 형성된 터널링 산화막, 상기 터널링 산화막 상에 제1 방향을 따라 복수 개로 배열된 부유 게이트, 상기 부유 게이트의 측벽을 둘러싸도록 위치하며 상기 제1 방향으로 연장되며 선택 게이트로 기능하는 상호 이격된 측벽 게이트들 및 상기 부유 게이트와 상기 측벽 게이트 사이에 개재된 게이트 유전막을 갖는 게이트 구조물;
    상기 기판의 상부에, 상기 측벽 게이트와 교차하도록 제2 방향으로 연장된 비트 라인들;
    상기 기판의 상부 표면에 상기 비트 라인들 각각과 중첩되도록 형성되고 상기 비트 라인과 전기적으로 연결된 드레인 영역; 및
    상호 인접하는 상기 측벽 게이트들 사이에 상기 제1 방향을 따라 연장되며, 상기 기판 내에 매립되도록 구비된 소스 라인을 포함하고,
    상기 소스 라인은 평면적으로 볼 때 상기 측벽 게이트에 부분적으로 중첩됨으로써, 상기 소스 라인 및 상기 측벽 게이트들 사이에 전하들이 상기 소스 라인 및 상기 측벽 게이트들 사이로 이동할 수 있고,
    상기 게이트 구조물은 상기 측벽 게이트의 측벽에 스페이서를 더 포함하고,
    상기 스페이서는, 상기 소스 라인의 상부 위치에 해당하는 터널링 산화막의 일부 상에 배치되는 것을 특징으로 하는 비휘발성 메모리 어레이.
  2. 삭제
  3. 제1항에 있어서, 상기 소스 라인은 n형 도펀트를 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이.
  4. 제1항에 있어서,
    상기 비트 라인 및 상기 드레인 영역을 전기적으로 연결시키는 제1 콘택 플러그들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이.
  5. 제4항에 있어서, 상기 게이트 유전막은 순차적으로 적층된 산화물 박막-질화물 박막-산화물 박막을 포함하는 ONO 구조를 갖는 비휘발성 메모리 어레이.
  6. 삭제
  7. 기판 상에 터널링 산화막을 형성하는 단계;
    상기 터널링 산화막 상에 상에 상호 이격되고 제1 방향으로 배열된 복수의 부유 게이트들을 형성하는 단계;
    상기 부유 게이트들을 각각 둘러싸도록 복수의 게이트 유전막을 형성하는 단계;
    상기 부유 게이트들 및 상기 게이트 유전막을 마스크로 이용하는 자기 정렬된 제1 이온 주입 공정을 수행하여, 상기 제1 방향을 따라 연장되고 상기 기판 내에 매립된 소스 라인을 형성하는 단계;
    상기 부유 게이트의 측벽을 둘러싸게 위치하도록 상기 제1 방향으로 연장되며 선택 게이트로 동시에 기능하는 상호 이격된 측벽 게이트들을 형성하는 단계; 및
    상기 기판의 상부에 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 평면적으로 볼 때 상기 측벽 게이트들 사이에 위치하는 비트 라인들을 형성하는 단계;를 포함하고,
    상기 소스 라인은 상호 인접하는 상기 측벽 게이트들 사이에 상기 제1 방향을 따라 연장되고,
    상기 소스 라인은 평면적으로 볼 때 상기 측벽 게이트에 부분적으로 중첩됨으로써, 상기 소스 라인 및 상기 측벽 게이트들 사이에 전하들이 상기 소스 라인 및 상기 측벽 게이트들 사이로 이동할 수 있고,
    상기 부유 게이트들 및 상기 측벽 게이트들을 마스크로 이용하는 자기 정렬된 제2 이온 주입 공정을 수행하여, 상호 인접하는 상기 측벽 게이트들 사이에 저농도 이온주입 영역을 형성하는 단계;
    상기 측벽 게이트의 측벽에 스페이서를 형성하는 단계:
    상기 스페이서 및 상기 측벽 게이트를 마스크로 이용하는 제3 이온 주입 공정을 수행하여, 상기 저농도 이온 주입 영역의 상부에 드레인 영역을 형성하는 단계;및
    상기 드레인 영역 상에 상기 비트 라인들 각각과 전기적으로 연결되도록 수직 방향으로 연장된 제1 콘택 플러그를 형성하는 단계를 더 포함하고,
    상기 스페이서는, 상기 소스 라인의 상부 위치에 해당하는 터널링 산화막의 일부 상에 형성되는 것을 특징으로 하는 비휘발성 메모리 어레이의 제조 방법.
  8. 삭제
  9. 삭제
  10. 제7항에 있어서, 상기 소스 라인은 n형 도펀트를 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이의 제조 방법.
  11. 삭제
  12. 제7항에 있어서, 상기 게이트 유전막을 형성하는 단계는 산화물 박막-질화물 박막-산화물 박막을 순차적으로 적층하는 단계를 포함하는 ONO 구조를 갖는 비휘발성 메모리 어레이의 제조 방법.
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