JP5947361B2 - 低閾値電圧アンチヒューズデバイス - Google Patents
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Description
本出願は、2008年4月4日出願の米国仮特許出願第61/042,511号の優先権の利益を主張し、その出願は、その全体において参照により本明細書に援用される。
本発明は、一般に不揮発性メモリに関する。特に、本発明は、アンチヒューズデバイスに関する。
以下の説明において、用語MOSは、任意のFETもしくはMISトランジスタ、ハーフトランジスタ(half−transistor)またはコンデンサ構造を示すために用いられる。実施形態の説明を簡略化するために、以下、ゲート酸化物への言及は、誘電体材料、酸化物、または酸化物および誘電体材料の組み合わせを含むものと理解されたい。
本発明の目的は、前述のアンチヒューズメモリデバイスの少なくとも1つの不都合を防止または軽減することである。
本発明の実施形態は、コア回路プロセス製造技術と無関係に、低閾値電圧を備えたアンチヒューズデバイスを有する一回限りプログラム可能メモリセル(ワンタイムプログラマブルメモリ)を説明する。パストランジスタおよびアンチヒューズデバイスを有する2トランジスタメモリセル、または二重厚さゲート酸化物を有する単一トランジスタスプリットチャネルメモリセルが、高電圧トランジスタを形成するために用いられる高電圧ウェルに形成される。アンチヒューズデバイスの閾値電圧は、メモリデバイスのコア回路における任意のトランジスタの閾値電圧と異なるが、しかしコア回路におけるトランジスタと同じゲート酸化物厚さを有する。パストランジスタは、どのコア回路トランジスタの閾値電圧とも異なる閾値電圧を有し、かつコア回路におけるどのトランジスタとも異なるゲート酸化物厚さを有する。
Claims (30)
- 複数のアンチヒューズメモリセルを含むメモリアレイであって、
前記複数のアンチヒューズメモリセルのそれぞれは、
高電圧ウェルプロファイルを有する高電圧ウェルに形成された厚いゲート酸化物を有するアクセストランジスタであって、前記高電圧ウェルが、n型およびp型のうちの1つである、アクセストランジスタ、および、
前記高電圧ウェルに形成された薄いゲート酸化物を有するアンチヒューズデバイスであって、前記薄いゲート酸化物が、前記厚いゲート酸化物より薄い厚さを有する、アンチヒューズデバイス、を含むメモリアレイと、
前記薄いゲート酸化物に厚さにおいて対応するゲート酸化物を有するコアトランジスタであって、前記コアトランジスタは、前記高電圧ウェルと同じ型を有する低電圧ウェルに形成され、前記低電圧ウェルは、前記高電圧ウェルプロファイルとは異なる低電圧ウェルプロファイルを有し、前記低電圧ウェルは、前記高電圧ウェルよりも高い濃度を有する、コアトランジスタと、
を含むメモリデバイス。 - 型およびドーピングプロファイルにおいて、前記高電圧ウェルと実質的に同一の別のウェルに形成された入力/出力トランジスタをさらに含む、請求項1に記載のメモリデバイス。
- 前記アンチヒューズデバイスが、前記コアトランジスタより低い閾値電圧を有する、請求項1に記載のメモリデバイス。
- 前記厚いゲート酸化物が、中間酸化物、および前記中間酸化物上に堆積された前記薄いゲート酸化物を含む、請求項1に記載のメモリデバイス。
- 前記薄いゲート酸化物は、前記高電圧ウェルの基板表面に形成された熱酸化膜である、請求項1に記載のメモリデバイス。
- 前記厚いゲート酸化物が、中間酸化物、および前記中間酸化物と前記基板表面との間に形成された熱酸化膜を含む、請求項5に記載のメモリデバイス。
- 前記アクセストランジスタが、ビット線に電気的に接続された第1の拡散領域、および前記アンチヒューズデバイスに電気的に接続された第2の拡散領域を含む、請求項1に記載のメモリデバイス。
- 前記アクセストランジスタが、前記コアトランジスタおよび前記アンチヒューズデバイスより大きな閾値電圧を有する、請求項7に記載のメモリデバイス。
- 前記アンチヒューズデバイスが、前記薄いゲート酸化物に対応する薄い部分および前記厚いゲート酸化物に対応する厚い部分を有する可変厚ゲート酸化物を有し、前記可変厚ゲート酸化物が、単一ポリシリコンゲートの下に形成される、請求項8に記載のメモリデバイス。
- 前記可変厚ゲート酸化物の前記厚い部分および前記アクセストランジスタの厚いゲート酸化物の下のチャネル領域が、実質的に同じVtインプラントを有する、請求項9に記載のメモリデバイス。
- 前記アクセストランジスタの厚いゲート酸化物が、可変厚ゲート酸化物の厚い部分に対応し、前記アンチヒューズデバイスの薄いゲート酸化物が、前記可変厚ゲート酸化物の薄い部分に対応し、前記可変厚ゲート酸化物が、単一ポリシリコンゲートの下に形成される、請求項1に記載のメモリデバイス。
- 前記アンチヒューズデバイスが、前記アクセストランジスタおよび前記コアトランジスタより低い閾値電圧を有する、請求項11に記載のメモリデバイス。
- メモリデバイスを製造するための方法であって、
メモリアレイ回路エリアに第1のウェルを注入するステップであって、前記第1のウェルが、n型およびp型のうちの1つである、ステップと、
コア回路エリアに第2のウェルを注入するステップであって、前記第2のウェルが、前記第1のウェルと同じ型であり、前記第2のウェルが前記第1のウェルよりも高い濃度を有する、ステップと、
前記メモリアレイ回路エリアの前記第1のウェルにアクセストランジスタ用の第1の酸化物を形成するステップと、
前記コア回路エリアの前記第2のウェルにおけるコアトランジスタ用に、およびメモリアレイ回路エリアの前記第1のウェルにおけるアンチヒューズデバイス用に第2の酸化物を同時に形成するステップと、
を含む方法。 - 前記第1のウェルが高電圧ウェルであり、前記第2のウェルが低電圧ウェルである、請求項13に記載の方法。
- 前記同時に形成するステップが、前記第2の酸化物が形成されているときに前記第1の酸化物の厚さを増加させるステップを含み、前記第2の酸化物が、前記アンチヒューズデバイスの薄いゲート酸化物に対応する、請求項13に記載の方法。
- 前記増加させるステップが、基板表面上および前記第1の酸化物上に前記第2の酸化物を同時に堆積するステップを含み、前記第1の酸化物および前記第2の酸化物の組み合わせが、前記アクセストランジスタの厚いゲート酸化物を形成する、請求項15に記載の方法。
- 前記増加させるステップが、基板表面上および前記第1の酸化物の下に前記第2の酸化物を熱によって同時に成長させるステップを含み、前記第1の酸化物および前記第2の酸化物の組み合わせが、前記アクセストランジスタの厚いゲート酸化物を形成する、請求項15に記載の方法。
- 前記アンチヒューズデバイスが前記アクセストランジスタの閾値電圧より低い閾値電圧を有するように前記アクセストランジスタおよび前記アンチヒューズデバイスの閾値電圧を調整するために、前記第1のウェルを高閾値電圧調整インプラントにさらすステップをさらに含む、請求項13に記載の方法。
- 前記アクセストランジスタおよび前記アンチヒューズデバイスの閾値電圧を調整するために、前記第1のウェルを高閾値電圧調整インプラントにさらす一方で、前記高閾値電圧調整インプラントの注入を防止するために、前記アンチヒューデバイスの薄い酸化物に対応する前記第2の酸化物の下のチャネル領域をマスクするステップをさらに含む、請求項13に記載の方法。
- 前記コアトランジスタの閾値電圧を調整するために、前記第2のウェルを低閾値電圧調整インプラントにさらす一方で、前記低閾値電圧調整インプラントに前記アンチヒューズデバイスをさらすのを防止するステップをさらに含む、請求項13に記載の方法。
- 前記第1のウェルを注入する前記ステップが、入力/出力回路エリアに前記第1のウェルを同時に注入するステップを含む、請求項16に記載の方法。
- 第1の酸化物を形成する前記ステップが、前記入力/出力回路エリアの前記第1のウェルに入力/出力トランジスタの前記第1の酸化物を同時に形成するステップを含む、請求項21に記載の方法。
- 前記増加させるステップが、前記入力/出力トランジスタの前記第1の酸化物上に前記第2の酸化物を堆積するステップを含み、前記第1の酸化物および前記第2の酸化物の組み合わせが、前記入力/出力トランジスタの厚いゲート酸化物を形成する、請求項22に記載の方法。
- 前記アンチヒューズデバイスが、前記アクセストランジスタおよび前記入力/出力トランジスタの閾値電圧より低い閾値電圧を有するように前記アクセストランジスタ、前記アンチヒューズデバイスおよび前記入力/出力トランジスタの閾値電圧を調整するために、前記第1のウェルを高閾値電圧調整インプラントにさらすステップを更に含む、請求項22に記載の方法。
- 前記コアトランジスタの閾値電圧を調整するために、前記第2のウェルを低閾値電圧調整インプラントにさらすステップをさらに含む、請求項24に記載の方法。
- メモリアレイ回路エリアの第1のウェルにおけるアンチヒューズメモリセルであって、前記第1のウェルがn型およびp型のうちの1つであり、かつ、第1のウェルプロファイルを有する、アンチヒューズメモリセルと、
入力/出力エリアの前記第1のウェルにおける入力/出力トランジスタと、
コア回路エリアの第2のウェルにおけるコアトランジスタであって、前記第2のウェルが前記第1のウェルと同じ型を有し、かつ、前記第1のウェルプロファイルとは異なる第2のウェルプロファイルを有し、前記第2のウェルプロファイルは、前記第1のウェルプロファイルよりも高い濃度を有する、コアトランジスタと、
を含むメモリデバイス。 - 前記アンチヒューズメモリセルのそれぞれが、アクセストランジスタおよびアンチヒューズデバイスを含む、請求項26に記載のメモリデバイス。
- 前記アクセストランジスタおよび前記入力/出力トランジスタが、第1の厚さを備えたゲート酸化物を有する、請求項27に記載のメモリデバイス。
- 前記アンチヒューズデバイスおよび前記コアトランジスタが、前記第1の厚さより小さい第2の厚さを備えたゲート酸化物を有する、請求項28に記載のメモリデバイス。
- 前記アクセストランジスタおよび前記入力/出力トランジスタが、第1の閾値電圧を有し、前記アンチヒューズデバイスが、前記第1の閾値電圧より低い第2の閾値電圧を有し、前記コアトランジスタが、前記第1の閾値電圧より低く、かつ前記第2の閾値電圧と異なる第3の閾値電圧を有する、請求項29に記載のメモリデバイス。
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