KR20110014581A - 저 문턱값 전압 안티-퓨즈 장치 - Google Patents

저 문턱값 전압 안티-퓨즈 장치 Download PDF

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Abstract

코어 회로 공정 제조 기술과 독립적인 저 문턱값 전압을 갖는 안티-퓨즈 장치를 구비한 OTP(one time programmable) 메모리 셀이 제시된다. 두개의 트랜지스터 메모리 셀은 패스 트랜지스터와 안티-퓨즈 장치를 구비하거나, 단일의 트랜지스터 메모리 셀은 이중 두께 게이트 산화물을 구비하고, 고 전압 트랜지스터에 형성된 고 전압 웰에 형성된다. 안티-퓨즈 장치의 문턱값 전압은 메모리 장치의 코어 회로에서의 임의의 트랜지스터의 문턱값 전압과 상이하지만, 코어 회로에서의 트랜지스터와 동일한 게이트 산화물 두께를 갖는다. 패스 트랜지스터는 코어 회로에서의 임의의 트랜지스터의 문턱값 전압과 상이한 문턱값 전압을 가지며, 코어 회로에서의 임의의 트랜지스터와 상이한 게이트 산화물 두께를 갖는다. I/O 회로에서 제조된 고 전압 트랜지스터에 사용되는 수개 또는 모든 문턱값 조정 임플란트를 생략시킴으로써 안티-퓨즈 장치의 문턱값 전압이 낮아질 수 있다.

Description

저 문턱값 전압 안티-퓨즈 장치{LOW THRESHOLD VOLTAGE ANTI-FUSE DEVICE}
본 발명은 전반적으로 비-휘발성 메모리에 관한 것이다. 보다 상세하게는, 본 발명은 안티-퓨즈 장치에 관한 것이다.
아래 기재에 있어서, MOS이라는 표현은 임의의 FET 트랜지스터나 MIS 트랜지스터, 할프(half)-트랜지스터 또는 커패시터 구조를 나타내는데 사용되었다. 실시예의 기재를 간략하게 하기 위하여, 아래 기재된 사항으로부터 게이트 산화물과 관련된 사항은 유전체 재료, 산화물, 또는 산화물과 유전체 재료의 조합을 포함하는 것을 알 수 있다.
지난 30년 동안에, 안티-퓨즈 기술은 수많은 발명가, IC 설계자 및 생산자에게 상당한 관심의 대상이었다. 안티-퓨즈는 전도 상태를 변경할 수 있는 구조체, 즉, 전도되지 않는 상태로부터 전도되는 상태로의 변경시키는 전자 장치이다. 이와 같이, 2개의 상태는 프로그래밍 전압이나 전류와 같은 전기 스트레스에 응답하는 고 저항 상태와 저 저항 중 어느 하나의 상태일 수 있다. 안티-퓨즈 장치가 메모리 어레이에 배치되어, OTP(one-time-programmable) 메모리로 알려진 것과 같은 것을 통상적으로 형성한다.
현재의 안티-퓨즈 개발은 3-차원 박막 구조와 특정 내부-금속 재료에 집중되었다. 이러한 안티-퓨즈 기술은 표준 CMOS 공정에서 이용되지 않는 추가 처리 단계를 필요로 하며, 전형적인 VLSI 설계와 ASIC 설계에서 안티-퓨즈 사용이 금지되면, 프로그램작동성(programmability)은 장치 라이프 사이클의 감소와 칩 개발 비용의 지속적인 증가와 같은 문제점을 극복하는데 도움이 될 것이다. 따라서, 표준 CMOS 공정을 사용하는 신뢰할만한 안티-퓨즈 구조가 산업계에 필요함은 명백하다.
표준 CMOS 공정으로 제조가능한 한 타입의 안티-퓨즈 메모리 셀이 미국특허문헌 제6,667,902호(Peng)에 개시되어 있다. 상기 미국특허문헌 제6,667,902호는 커패시터와 연결되고 워드 라인과 평행한 "로우(row) 프로그램 라인"을 유도함으로써 종래의 평상의 DRAM-형 안티-퓨즈 어레이를 개량시킨다. 로우(row) 프로그램 라인이 디코드된다면, 상기 로우 프로그램 라인은 고 프로그래밍 전압에 대한 액세스 트랜지스터의 노출을 최소화하고, 이는 다른 점에서 이미 프로그램된 셀을 통해 발생할 것이다. 상기 미국특허문헌 제6,667,902호는 가변 전압 제어 프로그래밍 전류를 부가함으로써 미국특허문헌 제6,671,040호에 기재된 어레이를 더욱 향상시키고, 이른바 게이트 산화물의 파손 정도를 제어하여, 멀티레벨이나 아날로그 저장 사용을 허용한다.
도 1은 상기 미국특허문헌 제6,667,902호에 개시된 안티-퓨즈 메모리 셀의 회로 다이어그램이고, 도 2 및 도 3은 각각 도 1에 도시된 안티-퓨즈 메모리 셀의 평면도와 단면도이다. 도 1의 안티-퓨즈 메모리 셀은 비트라인(BL)을 안티-퓨즈 장치(12)의 바닥 플레이트에 연결하기 위한 패스 트랜지스터, 즉 액세스 트랜지스터(10)를 포함한다. 안티-퓨즈 장치(12)는 안티-퓨즈 장치에 기초한 게이트 절연 파괴라 여겨진다. 워드라인(WL)이 트랜지스터(10)의 게이트에 연결되어 터언 온되고, 셀 플레이트 전압(Vcp)이 안티-퓨즈 장치(12)를 프로그래밍하는 안티-퓨즈 장치(12)의 상부 플레이트에 연결된다.
도 2 및 도 3에서 알 수 있는 바와 같이, 액세스 트랜지스터(10)와 안티-퓨즈 장치(12)의 레이아웃은 매우 복잡하지 않으며 간단하다. 액세스 트랜지스터(10)의 게이트(14)와 안티-퓨즈 장치(12)의 상부 플레이트(16)는 동일한 층의 폴리실리콘으로 구성되고, 활성 영역(18)을 가로질러 뻗어있다. 게이트 유전체로 알려진 얇은 게이트 산화물(20)이 폴리실리콘과 활성 영역 아래를 전기 절연시키기 위하여, 각각의 폴리실리콘 층 아래의 활성 영역(18)에 형성된다. 게이트(14)의 어느 한 면에 확산 구역(22 및 24)이 형성되며, 이 경우 확산 구역(24)이 비트라인에 연결된다. 비록 도시되지는 않았지만, 당업자라면 측벽 스페이서 성형, LDD(lightly doped diffusions)과 확산 및 게이트 실리콘화합물화(silicidation)와 같은 표준 CMOS 공정이 적용가능하다는 것을 알 수 있을 것이다. 종래의 단일의 트랜지스터와 커패시터 셀 구성이 다양하게 사용되는 한편, 트랜지스터-온리 안티-퓨즈 셀은 고-밀도 사용에 대해 얻어질 수 있는 반도체 어레이 영역 절감에 의해 더욱 바람직하다. 이러한 트랜지스터-온리 안티-퓨즈는 신뢰성이 있으며 저가의 CMOS 공정으로 간단하게 제조될 수 있다.
게이트 절연 파괴 기반의 안티-퓨즈 장치는 산업 분야에서 바람직한 OTP나 에뮬레이트된 MTP(emulated multiple time programmable) 비휘발성 메모리 장치로 점점 인기를 얻어가고 있다. 메모리 어레이나 개별 프로그램가능한 셀 중 어느 하나에 사용된 이러한 안티-퓨즈 장치는 적어도 2개의 구역으로 이루어진다. 제 1 구역은 고 전압 파손 구역이고, 제 2 구역은 저 전압 파손 구역(즉, 안티-퓨즈 구역)이다.
도 4는 도 1에 도시된 안티-퓨즈 메모리 셀을 개량하여 나타낸 단면도이다. 도 1의 안티-퓨즈 메모리 셀과 같이, 도 4에는 두개의-트랜지스터 안티-퓨즈 메모리 셀(30)이 도시되어 있고, 이 셀은 안티-퓨즈 트랜지스터와 일련의 액세스 트랜지스터로 이루어진다. 액세스 트랜지스터는 두꺼운 게이트 산화물(34) 상에 놓여있는 폴리실리콘 게이트(32)를 포함하며, 상기 게이트 산화물 자체는 채널(36) 상에 형성된다. 비트라인 접속부(40)와 전기 접속된 확산 구역(38)은 채널(36)의 좌측에 위치한다. 안티-퓨즈 트랜지스터와 공유된 공통의 확산 구역(42)이 채널(36)의 우측에 위치한다. 안티-퓨즈 트랜지스터는 얇은 게이트 산화물(46) 상에 놓여있는 폴리실리콘 게이트(44)를 포함하며, 상기 게이트 산화물 자체는 채널(48) 상에 형성된다. 두꺼운 게이트 산화물(34)은 고 전압 트랜지스터에 사용된 것에 대응하는 한편, 얇은 게이트 산화물(46)은 저 전압 트랜지스터에 사용된 것에 대응한다. 폴리실리콘 게이트(32 및 44)는 독립적으로 제어되거나, 또는 선택적으로 서로 연결된다. 예를 들면, 폴리실리콘 게이트(32)는 워드라인과 연결되는 한편, 폴리실리콘 게이트(44)는 제어된 셀 플레이트 전압(VCP)과 연결된다. 확산 구역(38 및 42) 양자는 LDD 구역을 구비하며, 사용될 소정의 작동 전압에 따라, 동일하게 도프(dope)되거나 상이하게 도프될 수 있다. 두꺼운 필드 산화물이나 STI(shallow trench isolation) 산화물(54 및 56)은 메모리 셀을 여러 메모리 셀 및/또는 코어 회로 트랜지스터와 분리시키기 위해 형성된다. 본 출원인의 2007년 6월 13일에 출원된 미국특허출원번호 제11/762,552호에는 비-휘발성 메모리 어레이에 사용될 수 있는 교호의 2개의-트랜지스터 안티-퓨즈 메모리 셀이 기재되어 있다. 얇은 게이트 산화물(46)은 프로그래밍 작동 동안에 큰 전기장의 영역에서 파손되곤 하여, 전기 전도성 접속부를 채널(48)과 폴리실리콘 게이트(44) 사이에 형성한다. 이러한 전기 전도성 접속부는 전도성 링크나 안티-퓨즈와 같은 것이다.
표준 CMOS 공정에서 실행되는 이러한 안티-퓨즈 장치는 고 전압(HV) 또는 인풋/아웃풋(I/O) 트랜지스터와 저 전압(LV) 또는 코어 트랜지스터를 사용하여, 두꺼운 유전체 구역과 얇은 유전체 구역을 각각 실행시킨다. HV 및 LV 트랜지스터의 제조는 웰 성형과 문턱값 전압(Vt) 조정 임플란트와 같은 처리 단계를 포함한다. HV 트랜지스터는 인풋 버퍼 및 아웃풋 버퍼와 같은 I/O 회로에서 전형적으로 사용되거나, 또는 LV 트랜지스터가 사용되는 코어 영역과 비교하여, 보다 낮은 누출 및/또는 보다 높은 작동 전압을 필요로 하는 회로에서 사용된다는 것을 당업자라면 알 수 있을 것이다. 다른 한편으로 LV 트랜지스터는 전형적으로 코어 회로 트랜지스터에 사용되거나, 예를 들면, 고속의 스위칭 성능을 필요로 하는 회로에 사용된다. 따라서, HV 트랜지스터와 LV 트랜지스터의 전기 특성은 상이한데, 이는 특정 사용예에 따라 설계되기 때문이다. 두개의-트랜지스터 안티-퓨즈 메모리 셀(30)에 있어서, 폴리실리콘 게이트(44)로 이루어진 안티-퓨즈 장치의 Vt를 최소화하는 것이 바람직하다. 따라서, LV 트랜지스터 처리공정을 사용하여 형성된다. 예를 들어 도 4에 도시된 바와 같이, 폴리실리콘 게이트(44)로 이루어진 안티-퓨즈 장치는 도판트 농도(dopant concentration)를 갖는 저 전압 p-타입 웰(Pwell-LV, 50)에 형성되고, Vt 임플란트와 게이트 산화물 두께는 특히 LV 트랜지스터에 대해 설정된다. 폴리실리콘 게이트(32)로 이루어진 패스 게이트는 도판트 농도를 갖는 고 전압 p-타입 웰(Pwell-HV, 52)에 형성되고, Vt 임플란트와 게이트 산화물 두께는 특히 HV 트랜지스터에 대해 설정된다. 따라서 안티-퓨즈 장치의 Vt는 코어 회로 트랜지스터의 Vt와 동일할 것이다.
임의의 메모리의 비용을 감소시키는 구동 인자는 메모리 어레이 영역이다. 도 4의 두개의-트랜지스터 안티-퓨즈 메모리 셀(30)은 예를 들어 플래시 메모리 셀과 같은 단일의 트랜지스터 메모리 셀과 비교했을 경우에 비교적 큰 메모리 셀이다. 본 출원인의 미국특허 제7,402,855호에는 단일의 트랜지스터 안티-퓨즈 메모리 셀이 기재되어 있다.
도 5는 본 출원인의 미국특허 제7,402,855호에 기재된 단일의 트랜지스터 안티-퓨즈 메모리 셀의 단면도이다. 안티-퓨즈 트랜지스터(60)는 기판 채널 구역(64)에 형성된 가변 두께의 게이트 산화물(62), 폴리실리콘 게이트(66), 측벽 스페이서(68), 필드 산화물 구역(70), 확산 구역(72), 및 상기 확산 구역의 LDD 구역(74)을 포함한다. 비트라인 접속부(76)가 확산 구역(72)과 전기 접속되는 것으로 도시되었다. 가변 두께의 게이트 산화물(62)은 두꺼운 게이트 산화물과 얇은 게이트 산화물로 이루어져서, 채널 길이부의 일부가 두꺼운 게이트 산화물에 의해 커버되고, 채널 길이부의 나머지부가 얇은 게이트 산화물에 의해 커버된다. 이러한 점으로부터, 얇은 게이트 산화물부가 단일의 트랜지스터 안티-퓨즈 메모리 셀의 안티-퓨즈 장치부에 대응하는 한편, 두꺼운 게이트 산화물부가 단일의 트랜지스터 안티-퓨즈 메모리 셀의 액세스 트랜지스터부에 대응한다. 일반적으로, 얇은 게이트 산화물은 산화물 파손이 발생될 수 있는 한 구역이다. 다른 한편으로, 확산 구역(72)을 만나는 두꺼운 게이트 산화물 에지는, 게이트 산화물 파손이 방지되고 게이트(66)와 확산 구역(72) 사이의 전류가 프로그램된 안티-퓨즈 트랜지스터에 대해 유동하는 액세스 에지를 형성한다. 두꺼운 산화물부가 채널 구역으로 뻗어있는 거리가 마스크 등급에 따라 결정되는 한편, 상기 두꺼운 산화물부가 동일한 칩 상에 형성된 고 전압 트랜지스터의 최소 길이만큼 적어도 길게 형성되는 것이 바람직하다.
기재된 바람직한 실시예에 있어서, 확산 구역(72)이 비트라인 접속부(76)를 통해, 또는 폴리실리콘 게이트(66)로부터 전류를 감지하기 위한 여러 라인을 통해 비트라인과 연결되고, 프로그래밍 전압이나 전류를 수용하도록 도프될 수 있다. 이러한 확산 구역(72)이 가변 두께의 게이트 산화물(62)의 두꺼운 산화물부에 가깝게 형성된다. 안티-퓨즈 트랜지스터(60)의 에지를 고 전압 손상이나, 전류 누설로부터 더욱 보호하기 위하여, 살리사이드 보호 산화물로 알려진 것과 같은 레지스터 보호 산화물(RPO: resistor protection oxide)은 금속 입자를 측벽 스페이서(68)의 에지로부터 더욱 이격시키기 위한 제조 공정 동안에 유도될 수 있다. 이러한 RPO는 확산 구역(72)의 일부와 폴리실리콘 게이트(66)의 일부만이 살리사이드되지 않도록 살리사이드화 공정 동안에 사용되는 것이 바람직하다. 살리사이드된 트랜지스터가 누설이 보다 잘되고, 이에 따라 파손 전압이 더 낮아진다고 잘 알려졌다. 따라서 비-살리사이드된 확산 구역(72)을 구비함으로서 누설이 감소될 것이다. 확산 구역(72)은 저 전압 트랜지스터나, 고 전압 트랜지스터나, 또는 동일한 확산 프로파일이나 상이한 확산 프로파일에서 초래되는 이들 두개의 트랜지스터의 조합에 대해 도프될 수 있다.
다시 말하자면, 폴리실리콘 게이트(66)의 일부에 의해 형성된 안티-퓨즈 장치의 Vt를 가변 두께의 게이트 산화물(62)의 얇은 게이트 산화물 부분 상에서 최소화시키는 것이 바람직하다. 따라서, LV 트랜지스터 처리공정을 사용하여 형성된다. 예를 들어 도 5에 도시된 바와 같이, 얇은 게이트 산화물부 상에서 폴리실리콘 게이트(66)로 이루어진 안티-퓨즈 장치는 도판트 농도를 갖는 저 전압 p-타입 웰(Pwell-LV, 78)에 형성되고, Vt 임플란트와 게이트 산화물 두께는 특히 LV 트랜지스터에 대해 설정된다. 가변 두께의 게이트 산화물(62)의 두꺼운 게이트 산화물부 상에서 폴리실리콘 게이트(66)로 이루어진 패스 게이트는 도판트 농도를 갖는 고 전압 p-타입 웰(Pwell-HV, 80)에 형성되고, Vt 임플란트와 게이트 산화물 두께는 특히 HV 트랜지스터에 대해 설정된다. 따라서 안티-퓨즈 장치의 Vt는 코어 회로 트랜지스터의 Vt와 동일할 것이다.
불리하게도, 반도체 장치 제조 공장은 메모리 장치의 코어 회로 제조용 LV 트랜지스터 처리공정의 설정 타입을 가지며, 이 경우 Vt 제어 임플란트가 회로 사용이나 기능에 따라 상이하다. 반도체 메모리 장치는 일반적으로 3개의 회로 영역을 갖는다. 제 1 영역은 반도체 메모리 장치의 패키지의 핀과 연결된 I/O 회로이다. 제 2 영역은 예를 들어 임의의 로직 및 제어 회로를 포함하는 코어 회로이다. 제 3 영역은 메모리 셀을 포함하는 메모리 어레이이다. 이러한 문제점은 안티-퓨즈가 특별 LV 트랜지스터 처리공정에 기초하여 전형적으로 설계된다는 사실을 초래하며, 이는 안티-퓨즈 장치가 상기 특별 LV 트랜지스터 처리공정에 따라 제조된다면 적당하게 작동하는 것을 보장한다는 것을 의미한다. 만약 설계된 바와 같은 LV 트랜지스터 처리공정이 공장에 구비되지 않았으면, 이용가능한 공정에 대한 상기 처리공정을 보장하도록 안티-퓨즈 장치의 재설계가 필요하다. 이러한 재설계는 상당한 비용 증가를 발생시키고, 이는 새로운 제조 기술 노드(manufacturing technology node)를 수용하기 위한 새로운 공정이 공장에 도입될 때 다시 한번 필요하게 된다.
예를 들면, 45nm 제조 기술 노드에 대한 LV 처리공정은 20nm 제조 기술 노드에 대한 것과 상이하다.
도 5의 안티-퓨즈 트랜지스터(60)와 관련된 다른 한 문제점은 웰(78 및 80)의 임플란테이션과 관련된 마스크 정렬 에러이다. 가변 두께의 게이트 산화물(66)의 얇은 게이트 산화물부가 작기 때문에, 임의의 마스크 정렬 에러가 상당히 중요하게 된다. 이는 매우 많은 웰(78)이 두꺼운 게이트 산화물부 아래에 형성되거나, 매우 적은 웰(78)이 얇은 게이트 산화물부 아래에 형성될 수 있다는 것을 의미한다. 어느 한 경우에 있어서, 단일의 트랜지스터 안티-퓨즈 메모리 셀의 적당한 작동에 영향을 미치는 결함이 보다 잘 형성될 수 있다.
다른 한 중요한 문제점은 안티-퓨즈 메모리 장치의 신뢰성이고, 보다 상세하게는 얇은 게이트 산화물의 품질이다. 얇은 게이트 산화물 품질은 여러 인자로 알려진 아래 놓인 채널면의 상태, 상기 채널면에서의 도판트의 농도와 균일성, 및 임플란테이션 손상에 의해 영향을 받는다. 일반적으로, 안티-퓨즈 장치가 처리될 처리 단계가 많아질수록, 불량 안티-퓨즈 장치가 제조될 가능성이 점점 높아진다. 안티-퓨즈 기반의 메모리 장치가 최종사용자에 의해 제조된 이후에 프로그램되기 때문에, 프로그래밍 이전에 안티-퓨즈 장치의 신뢰성을 테스트하기 어렵다. 따라서 부주의하게 프로그램된 안티-퓨즈 장치나 프로그램되지 않은 안티-퓨즈 장치가 시스템의 고장을 주로 야기하기 때문에, 얇은 게이트 산화물의 품질은 최대화될 것이다. 자동차 산업분야에 있어서, 이러한 고장은 바람직하지 못한 결과를 야기할 수 있다.
따라서, 현재의 CMOS 공정으로 일정한 저 Vt 안티-퓨즈 장치를 제조하는 것은 어렵다. 따라서, 간단하면서도 저가로 제조될 수 있을 뿐만 아니라 최소의 Vt를 갖는 안티-퓨즈 기반의 메모리 셀을 제공하는 것이 바람직하다.
본 발명의 목적은 종래의 안티-퓨즈 메모리 장치의 적어도 하나의 단점을 제거하거나 해소시키는데 있다.
본 발명의 제 1 특징은 메모리 장치를 제공하는 것이다. 메모리 장치는 복수의 안티-퓨즈 메모리 셀과 코어 트랜지스터를 포함하는 메모리 어레이를 포함한다. 복수의 안티-퓨즈 메모리 셀 중 각각의 셀은 액세스 트랜지스터와 안티-퓨즈 장치를 포함한다. 액세스 트랜지스터는 고 전압 웰에 형성된 두꺼운 게이트 산화물을 구비하고, 여기서 상기 고 전압 웰은 n-타입과 p-타입 중 한 타입니다. 안티-퓨즈 장치는 고 전압 웰에 형성된 얇은 게이트 산화물을 구비하고, 여기서 상기 얇은 게이트 산화물은 두꺼운 게이트 산화물보다 두께가 얇다. 코어 트랜지스터는 얇은 게이트 산화물과 두께가 대응되는 게이트 산화물을 구비하고, 여기서 상기 코어 트랜지스터는 고 전압 웰과 동일한 타입을 갖는 저 전압 웰에 형성된다. 본 발명의 실시예에 의하면, 실질적으로 동일한 타입이고 프로파일을 고 전압 웰에 도핑(doping)하는 다른 하나의 웰에 인풋/아웃풋 트랜지스터가 형성되고, 안티-퓨즈 장치는 코어 트랜지스터보다 낮은 문턱값 전압을 가지며, 두꺼운 게이트 산화물은 중간 산화물과 이 중간 산화물 상에 증착된 얇은 게이트 산화물을 포함한다.
다른 일 실시예에 있어서, 얇은 게이트 산화물은 제 1 웰의 기판면 상에서 열적으로 성장하고, 두꺼운 게이트 산화물은 중간 산화물, 및 상기 중간 산화물과 기판면 사이에서 열적으로 성장된 산화물을 포함한다. 다른 일 실시예에 있어서, 액세스 트랜지스터는 비트라인과 전기 접속된 제 1 확산 구역과, 안티-퓨즈 장치와 전기 접속된 제 2 확산 구역을 포함하며, 이 경우 상기 액세스 트랜지스터는 코어 트랜지스터와 안티-퓨즈 장치보다 더 큰 문턱값 전압을 갖는다. 본 발명의 실시예에 있어서, 안티-퓨즈 장치는 얇은 게이트 산화물에 대응하는 얇은 부와 두꺼운 게이트 산화물에 대응하는 두꺼운 부를 갖는 가변 두께의 게이트 산화물을 구비하여, 가변 두께의 게이트 산화물이 단일의 폴리실리콘 게이트 아래에 형성된다. 더욱이, 가변 두께의 게이트 산화물과 액세스 트랜지스터 두꺼운 게이트 산화물의 두꺼운부 아래의 채널 구역은 실질적으로 동일한 Vt 임플란트를 갖는다. 다른 일 실시예에 있어서, 액세스 트랜지스터의 두꺼운 게이트 산화물은 가변 두께의 게이트 산화물의 두꺼운부에 대응하고, 안티-퓨즈 장치의 얇은 게이트 산화물은 가변 두께의 게이트 산화물의 얇은부에 대응하여, 가변 두께의 게이트 산화물이 단일의 폴리실리콘 게이트 아래에 형성된다. 본 실시예에 있어서, 안티-퓨즈 트랜지스터는 액세스 트랜지스터와 코어 트랜지스터보다 낮은 문턱값 전압을 갖는다.
본 발명의 제 2 특징은 메모리 장치 제조 방법을 제공하는 것이다. 본 발명의 방법은 n-타입이나 p-타입인 제 1 웰을 메모리 어레이 회로 영역에 임플란트하는 단계; 상기 제 1 웰과 동일한 타입의 제 2 웰을 코어 회로 영역에 임플란트하는 단계; 액세스 트랜지스터용 제 1 산화물을 상기 메모리 어레이 회로 영역의 상기 제 1 웰에 형성하는 단계; 및 코어 트랜지스터용 제 2 산화물을 코어 회로 영역의 상기 제 2 웰과 안티-퓨즈 장치용 제 2 산화물을 메모리 어레이 회로 영역의 상기 제 1 웰에 동시에 형성하는 단계를 포함한다. 일 실시예에 있어서, 제 1 웰은 고 전압 웰이고, 제 2 웰은 저 전압 웰이다. 다른 일 실시예에 있어서, 상기 동시에 형성하는 단계는 안티-퓨즈 장치의 얇은 게이트 산화물에 대응하는 제 2 산화물이 형성됨에 따라, 제 1 산화물의 두께를 증가시키는 단계를 포함한다. 본 실시예에 있어서, 상기 두께를 증가시키는 단계는 제 2 산화물을 기판면과 제 1 산화물에 동일한 시간에 증착하는 단계를 포함하고, 상기 제 1 산화물과 상기 제 2 산화물의 조합은 액세스 트랜지스터의 두꺼운 게이트 산화물을 형성한다. 선택적으로, 상기 두께를 증가시키는 단계는 제 2 산화물을 기판면 상에 그리고 제 1 산화물 아래에 동일한 시간에서 열적으로 성장시키는 단계를 포함하고, 상기 제 1 산화물과 상기 제 2 산화물의 조합은 액세스 트랜지스터의 두꺼운 게이트 산화물을 형성한다.
본 발명의 다른 일 실시예에 있어서, 본 발명의 방법은 액세스 트랜지스터와 안티-퓨즈 장치의 문턱값 전압을 조정하기 위하여, 제 1 웰을 고 문턱값 전압 조정 임플란트에 노출시키는 단계를 더 포함한다. 선택적으로, 본 발명의 방법은 고 문턱값 전압 조정 임플란트의 임플란테이션을 방지하기 위하여, 안티-퓨즈 장치에 대응하는 채널 구역을 마스크하면서, 액세스 트랜지스터와 안티-퓨즈 장치의 문턱값 전압을 조정하기 위해, 제 1 웰을 고 문턱값 전압 조정 임플란트에 노출시키는 단계를 더 포함한다. 선택적으로, 본 발명의 방법은 안티-퓨즈 트랜지스터가 저 문턱값 전압 조정 임플란트에 노출되지 않게 하면서, 코어 트랜지스터의 문턱값 전압을 조정하기 위해, 제 2 웰을 저 문턱값 전압 조정 임플란트에 노출시키는 단계를 더 포함한다.
다른 일 실시예에 따르면, 제 1 웰을 임플란트하는 단계는 상기 제 1 웰을 인풋/아웃풋 회로 영역에 동시에 임플란트하는 단계를 포함하고, 제 1 산화물을 형성하는 단계는 인풋/아웃풋 트랜지스터의 제 1 산화물을 인풋/아웃풋 회로 영역의 제 1 웰에 동시에 형성하는 단계를 포함한다. 두께를 증가시키는 단계는 제 2 산화물을 인풋/아웃풋 트랜지스터의 제 1 산화물에 배치시키는 단계를 포함하고, 상기 제 1 산화물과 상기 제 2 산화물의 조합은 상기 인풋/아웃풋 트랜지스터의 두꺼운 게이트 산화물을 형성한다. 상기 노출시키는 단계는 액세스 트랜지스터, 안티-퓨즈 장치 및 인풋/아웃풋 트랜지스터의 문턱값 전압을 조정하기 위하여, 제 1 웰을 고 문턱값 전압 조정 임플란트에 노출시키는 단계를 포함할 수 있다. 코어 트랜지스터의 문턱값 전압을 조정하기 위하여, 제 2 웰을 저 문턱값 전압 조정 임플란트에 노출시키는 추가 단계가 포함될 수 있다.
본 발명의 제 3 특징은 메모리 장치를 제공하는 것이다. 메모리 장치는 안티-퓨즈 메모리 셀, 인풋/아웃풋 트랜지스터, 및 코어 트랜지스터를 포함한다. 안티-퓨즈 메모리 셀은 메모리 어레이 회로 영역의 제 1 웰에 위치하며, 상기 제 1 웰은 n-타입과 p-타입 중 어느 한 타입이다. 인풋/아웃풋 트랜지스터는 인풋/아웃풋 영역의 제 1 웰에 위치한다. 코어 트랜지스터는 코어 회로 영역의 제 2 웰에 위치하고, 상기 제 2 웰은 제 1 웰과 동일한 타입이지만, 상기 제 1 웰과 상이한 프로파일을 갖는다. 제 3 특징의 실시예에 따라, 안티-퓨즈 메모리 셀 중 각각의 셀은 액세스 트랜지스터와 안티-퓨즈 장치를 포함하고, 상기 액세스 트랜지스터와 인풋/아웃풋 트랜지스터는 제 1 두께를 갖는 게이트 산화물을 구비한다. 안티-퓨즈 장치와 코어 트랜지스터는 제 1 두께보다 얇은 두께의 제 2 두께를 갖는 게이트 산화물을 구비한다. 액세스 트랜지스터 및 인풋/아웃풋 트랜지스터는 제 1 문턱값 전압을 갖고, 안티-퓨즈 장치는 제 1 문턱값 전압보다 낮은 제 2 문턱값 전압을 갖고, 코어 트랜지스터는 제 1 문턱값 전압보다 낮고 제 2 문턱값 전압과 상이한 제 3 문턱값 전압을 갖는다.
본 발명의 여러 특징과 장점은 첨부된 도면을 참조하여 아래 기재된 본 발명의 특정 실시예를 살펴본다면 당업자에게 명확할 것이다.
도 1은 DRAM-타입 안티-퓨즈 셀의 회로 다이어그램이고;
도 2는 도 1의 DRAM-타입 안티-퓨즈 셀의 평면도이고;
도 3은 선 A-A를 따라 취한 도 2의 DRAM-타입 안티-퓨즈 셀의 단면도이고;
도 4는 두개의-트랜지스터 안티-퓨즈 메모리 셀의 단면도이고;
도 5는 단일의 트랜지스터 안티-퓨즈 메모리 셀의 단면도이고;
도 6a는 본 발명의 일 실시예에 따른, 두개의-트랜지스터 안티-퓨즈 메모리 셀의 평면도이고;
도 6b는 선 B-B를 따라 취한 도 6a의 두개의-트랜지스터 안티-퓨즈 메모리 셀의 단면도이고;
도 7a는 본 발명의 일 실시예에 따른, 단일의 트랜지스터 안티-퓨즈 메모리 셀의 평면도이고;
도 7b는 선 C-C를 따라 취한 도 7a의 단일의 트랜지스터 안티-퓨즈 메모리 셀의 단면도이고;
도 8a는 본 발명의 일 실시예에 따른, 교호의 2개의-트랜지스터 안티-퓨즈 메모리 셀의 평면도이고;
도 8b는 선 D-D를 따라 취한 도 8a의 두개의-트랜지스터 안티-퓨즈 메모리 셀의 단면도이고;
도 9a 내지 도 9g는 본 발명의 일 실시예에 따른, 도 6b의 안티-퓨즈 메모리 셀을 형성하는데 사용되는 CMOS 처리 단계를 도시한 도면이고;
도 10a 내지 도 10g는 본 발명의 일 실시예에 따른, 도 7b의 안티-퓨즈 메모리 셀을 형성하는데 사용되는 CMOS 처리 단계를 도시한 도면이고;
도 11은 도 6b 및 도 7b의 안티-퓨즈 메모리 셀을 형성하는 제조 처리를 요약한 플로우 차트이고;
도 12는 본 발명의 일 실시예에 따른, 두개의-트랜지스터 안티-퓨즈 메모리 어레이의 평면도이고;
도 13은 본 발명의 일 실시예에 따른, 교호의 2개의-트랜지스터 안티-퓨즈 메모리 어레이의 평면도이며;
도 14는 본 발명의 일 실시예에 따른, 단일의-트랜지스터 안티-퓨즈 메모리 어레이의 평면도이다.
본 발명의 실시예는 코어 회로 공정 제조 기술과 독립적으로, 저 문턱값 전압을 갖는 안티-퓨즈 장치를 구비한 OTP(one time programmable) 메모리 셀을 포함한다. 패스 트랜지스터와 안티-퓨즈 장치를 구비한 두개의 트랜지스터 메모리 셀이나, 또는 이중 두께 게이트 산화물을 갖는 단일의 트랜지스터 분할 채널 메모리 셀은 고 전압 트랜지스터를 형성하는데 사용되는 고 전압 웰에 형성된다. 안티-퓨즈 장치의 문턱값 전압은 메모리 장치의 코어 회로에서의 임의의 트랜지스터의 문턱값 전압과 상이하지만, 코어 회로에서의 트랜지스터와 동일한 게이트 산화물 두께를 갖는다. 패스 트랜지스터는 임의의 코어 회로 트랜지스터의 문턱값 전압과 상이한 문턱값 전압을 갖고 코어 회로에서의 임의의 트랜지스터와 상이한 게이트 산화물 두께를 갖는다.
특히, 본 발명의 실시예는 임의의 추가 마스크 층이나 CMOS 공정 단계 없이도 프로그램된 안티-퓨즈 장치의 저 문턱값 전압을 달성할 수 있다. 더욱이, 마스크 레이아웃이 간단하게 되고, 마스크 오정렬과 게이트 산화물 파손 특성의 마스크-의존은 최소화된다.
도 6a는 본 발명의 일 실시예에 따른, 두개의-트랜지스터 안티-퓨즈 메모리 셀의 평면도이다. 안티-퓨즈 메모리 셀(100)은 메모리 어레이에 전형적으로 형성되고, 액세스 트랜지스터와 안티-퓨즈 트랜지스터를 포함한다. 패스 트랜지스터이기도 한 액세스 트랜지스터는 활성 영역(102), 비트라인 접속부(104) 및 폴리실리콘 게이트(106)를 포함한다. 점선(107)은 두꺼운 게이트 산화물이 제조 공정 동안에 두꺼운 게이트 산화물 한정 마스크를 통해 형성되는 영역을 형성한다. 보다 상세하게는, 점선(107)에 의해 둘러싸인 영역은 두꺼운 산화물이 형성되는 구역을 의미한다. 안티-퓨즈 트랜지스터는 활성 영역(102)과 폴리실리콘 게이트(108)를 포함한다. 제 1 확산 구역(110)은 폴리실리콘 게이트(106)와 폴리실리콘 게이트(108) 사이의 활성 영역(102)에 형성되는 한편, 제 2 확산 구역(112)은 폴리실리콘 게이트(106)의 다른 한 측에서 활성 영역(102)에 형성된다. 비트라인 접속부(104)는 제 2 확산 구역(112)과 전기 접속된다. 액세스 트랜지스터와 안티-퓨즈 트랜지스터 양자는 공통의 웰(114)에 형성된다. 보다 상세하게는, 공통의 웰(114)은 I/O 트랜지스터에 사용되는 고 전압 p-타입 웰과 같은 고 전압 웰이다. 두꺼운 게이트 산화물이 폴리실리콘 게이트(106) 아래에 위치하고 채널 영역(도시 생략)을 커버한다. 얇은 게이트 산화물이 폴리실리콘 게이트(108) 아래에 위치하고 채널 구역(도시 생략)을 커버하며, 이 채널 구역에서 안티-퓨즈를 형성하기 위한 국부 파괴가 의도된다.
도 6b는 선 B-B를 따라 취한 안티-퓨즈 메모리 셀(100)의 단면도이다. 단지 비교를 위한 것으로서, 도 6b는 안티-퓨즈 메모리 셀(100)과 동일한 기판에 형성되는 코어 회로 트랜지스터의 단면도이다. 도 6b는 폴리실리콘 게이트(106) 아래의 두꺼운 게이트 산화물(116)과, 폴리실리콘 게이트(108) 아래의 얇은 게이트 산화물(118)을 명확하게 도시하고 있다. 확산 구역(110 및 112)은 폴리실리콘 게이트(106 및 108)에 인접한 측벽 스페이서 아래에서 뻗어있는 LDD 구역을 구비하고, ST1 120 및 122와 같은 필드 산화물이, 안티-퓨즈 메모리 셀(100)을 코어 회로 트랜지스터(130)와 같은 여러 메모리 셀이나 코어 회로로부터 분리하도록, 포함된다. 코어 회로 트랜지스터(130)는 얇은 게이트 산화물(134) 상에 형성된 폴리실리콘 게이트(132)와, 확산 구역(136 및 138)을 포함한다. 확산 구역은 폴리실리콘 게이트(132)에 인접한 측벽 스페이서 아래에서 뻗어있는 LDD 구역을 구비한다. 이러한 코어 회로 트랜지스터(130)는 예를 들면 제어 로직이나 디코딩 로직과 같은, 메모리 어레이를 작동시키는 코어 회로에 사용된 모든 트랜지스터이고, 웰(114)과 상이한 웰(140)에 형성된다. 보다 상세하게는, 코어 회로 트랜지스터(130)가 고성능으로 설계되기 때문에, 웰(140)은 저 전압 p-타입 웰(Pwell-LV)이고, 고 전압 p-타입 웰(Pwell-HV, 114)과 상이하다.
안티-퓨즈 메모리 셀(100)의 수개의 주목할만한 특징이 아래 기재되어 있다. 안티-퓨즈 장치의 얇은 게이트 산화물(118)과 코어 회로 트랜지스터(130)의 얇은 게이트 산화물(134)이 서로 동일하며, 이는 실질적으로 동일한 두께로 형성된다는 것을 의미한다. 다수의 코어 장치 타입이 동일한 웨이퍼(3개의 게이트 산화물 공정의 경우에서와 같이)에 존재한다면, 안티-퓨즈 얇은 게이트 산화물(118)은 코어 트랜지스터 장치 중 하나의 장치의 게이트 산화물과 동일하다. 더욱이, 게이트 산화물 두께(116)는 모든 코어 회로 트랜지스터의 두께와 통상적으로 상이하고, I/O 회로 트랜지스터의 게이트 산화물 두께와 전형적으로 동일하다. 이는 얇은 게이트 산화물(118 및 134)을 동일한 LV 트랜지스터 처리공정을 사용하여 동일한 시간에 성장시킴으로써 달성된다. 얇은 게이트 산화물(118 및 134)이 동일하지만, 안티-퓨즈 장치와 코어 회로 트랜지스터(130)의 문턱값 전압은 상이하다. 당업자라면, 코어 회로 트랜지스터(130)가 LV 트랜지스터 Vt 임플란트(142)를 확산 구역(136)과 확산 구역(138) 사이의 채널(140)에서 구비하여, 웰(140)에 의해 초기 Vt로부터 Vt를 상승시킨다는 것을 알 수 있을 것이다. 그러나, 두꺼운 게이트 산화물(116)과 얇은 게이트 산화물(118) 아래의 채널 구역은 동일한 HV 트랜지스터 Vt 조정 임플란트 단계에 노출되며, 게이트 산화물의 상이한 두께 때문에 상이한 Vt 임플란트(126 및 128)를 초래한다. 두꺼운 게이트 산화물(116) 아래의 채널 구역은 I/O 트랜지스터의 Vt를 예를 들면 0.6 볼트와 같은 소정값으로 조정하는데 사용되는 HV 트랜지스터 Vt 임플란트(126)를 구비한다. 얇은 게이트 산화물(118) 아래의 채널 구역은 Vt를 초래하는 Vt 임플란트(128)를 구비하며, 상기 Vt는 두꺼운 게이트 산화물(116)에 대응하는 최종 Vt의 계수 인자이다. 다시 말하자면, 이러한 계수 인자는 두꺼운 게이트 산화물(116)과 얇은 게이트 산화물(118) 사이의 두께 차이와 관련 있다. 선택적으로, 얇은 게이트 산화물(118) 아래의 채널 구역은 HV 트랜지스터 Vt 조정 임플란트 단계 동안에 마스크될 수 있어, 상기 구역으로의 임의의 Vt 조정 임플란테이션을 방지한다. 따라서, 얇은 게이트 산화물부(118) 아래의 Vt는 웰(114)에 의한 초기 Vt일 것이다.
안티-퓨즈 메모리 셀을 제조하는데 고 전압 공정을 사용하는 장점은 고 전압 CMOS 공정이 각각의 새로운 저 전압 CMOS 공정의 도입으로 실질적으로 일정하게 유지된다는 점이다. 따라서, 성능을 향상시키기 위하여, 코어 회로가 새롭게 향상된 저 전압 공정으로 제조된다면, 안티-퓨즈 메모리 셀은 공정(process generation)이 실질적으로 일정하게 계속 유지되는 특성을 갖는다. 따라서, 안티-퓨즈 메모리 셀의 재설계가 저 전압 공정 변화로 요구되지 않는다.
상기 실시예의 2개의-트랜지스터 안티-퓨즈 메모리 셀(100)은 서로 연결되고 워드라인에 의해 구동되는 폴리실리콘 게이트(106 및 108)를 구비하거나, 상기 게이트는 도 1 및 도 2의 두개의-트랜지스터 안티-퓨즈 메모리 셀과 동일한 방식으로 별도의 워드라인과 Vcp 라인을 사용하여 개별적으로 구동될 수 있다. 어느 한 경우에 있어서, 이러한 메모리 셀은 반도체 영역의 최소의 사용이 메모리 어레이 풋프린트(footprint)를 최소화시킴으로써 요구되는 고밀도 경우에 적합하지 않다. 이러한 경우에 있어서, 도 7a의 단일의 트랜지스터 안티-퓨즈 메모리 셀이 사용될 수 있다.
도 7a는 본 발명의 일 실시예에 따른, 단일의-트랜지스터 안티-퓨즈 메모리 셀의 평면도이다. 안티-퓨즈 메모리 셀(200)이 메모리 어레이에 전형적으로 형성되고, 미국특허 제7,402,855호의 상기 기재한 가변 두께의 게이트 산화물을 포함한다. 안티-퓨즈 메모리 셀(200)은 활성 영역(202), 비트라인 접속부(204), 폴리실리콘 게이트(206) 및 상기 활성 영역(202)에 형성된 확산 구역(208)을 포함한다. 비트라인 접속부(204)는 확산 구역(208)과 전기 접속을 가능하게 한다. 안티-퓨즈 메모리 셀(200)은 공통의 웰(210)에 형성되고, 이 공통의 웰은 I/O 트랜지스터에 사용되는 고 전압 p-타입 웰과 같은 고 전압 웰이다. 공통의 웰(210)은 도 6b의 공통의 웰(114)과 동일하다. 가변 두께의 게이트 산화물이 폴리실리콘 게이트(206) 아래에 위치하고 채널 영역(도시 생략)을 커버한다. 점선(211)은 영역을 형성하고, 이 영역에서 두꺼운 게이트 산화물이 제조 공정 동안에 두꺼운 게이트 산화물 한정 마스크를 통해 형성될 것이다.
도 7b는 선 C-C를 따라 취한 안티-퓨즈 메모리 셀(200)의 단면도이다. 비교하자면, 도 7b는 도 6b에 도시된 동일한 코어 회로 트랜지스터(130)의 단면도이고, 안티-퓨즈 메모리 셀(200)과 동일한 기판에 형성된다. 도 7b는 폴리실리콘 게이트(206) 아래의 가변 두께의 게이트 산화물을 명확하게 도시하고 있으며, 두꺼운 게이트 산화물부(212)와 얇은 게이트 산화물부(214)를 구비한다. 두꺼운 게이트 산화물부(212)는 두꺼운 게이트 산화물 한정 마스크(211)를 사용하여 형성된다. 확산 구역(208)은 폴리실리콘 게이트(206) 근방의 측벽 스페이서 아래에서 뻗어있는 LDD 구역을 구비하고, STI 216 및 218과 같은 필드 산화물은, 안티-퓨즈 메모리 셀(200)을 코어 회로 트랜지스터(130)와 같은 여러 메모리 셀이나 코어 회로와 분리시키도록, 포함된다. 코어 회로 트랜지스터(130)는 도 6b에서 상기 기재한 바와 같이 동일한 개수의 소자를 포함한다. 다시 말하자면, 이러한 코어 회로 트랜지스터(130)는 예를 들어 제어 로직이나 디코딩 로직과 같은 메모리 어레이를 작동시키기 위해 코어 회로에 사용된 모든 트랜지스터이고, 웰(210)과 상이한 웰(140)에 형성된다. 본 실시예에 있어서, 웰(140)은 저 전압 p-타입 웰(Pwell-LV)이고, 이는 고 전압 p-타입 웰(Pwell-HV, 210)과 상이하다.
안티-퓨즈 메모리 셀(200)의 수개의 주목할만한 특징이 아래 기재되었다. 가변 두께의 게이트 산화물의 얇은 게이트 산화물부(214)와 코어 회로 트랜지스터(130)의 얇은 게이트 산화물(134)은 서로 동일하고, 실질적으로 동일한 두께로 형성된다는 것을 알 수 있다. 미국특허 제7,402,855호에 의하면, LV 트랜지스터용 얇은 게이트 산화물이 형성되는 동일한 시간에 얇은 게이트 산화물부(214)가 먼저 형성된다는 것을 알 수 있다. 비록 게이트 산화물(214 및 134)이 동일하지만, 안티-퓨즈 장치와 코어 회로 트랜지스터(130)의 문턱값 전압은 상이하다. 상기 기재한 바와 같이, 코어 회로 트랜지스터(130)는 LV 트랜지스터 Vt 임플란트(142)를 확산 구역(136)과 확산 구역(138) 사이의 채널에서 포함하여, 웰(140)에 의해 초기 Vt로부터 Vt를 상승시킨다. 확산 구역(208)과 STI 218 사이의 채널 구역이 동일한 HV 트랜지스터 Vt 조정 임플란트 단계에 노출되어, 가변 두께의 게이트 산화물의 상이한 두께에 따른 상이한 Vt 임플란트(220 및 222)를 초래한다. 두꺼운 게이트 산화물부(212) 아래의 채널 구역은 I/O 트랜지스터의 Vt를 예를 들면, 0.6 볼트와 같은 소정값으로 조정하는데 사용되는 HV 트랜지스터 Vt 임플란트(220)를 갖는다. 얇은 게이트 산화물부(214) 아래의 채널 구역은 Vt를 초래하는 Vt 임플란트(222)를 구비하며, 상기 Vt는 두꺼운 게이트 산화물부(212)에 대응하는 최종 Vt의 계수 인자이다. 다시 말하자면, 이러한 계수 인자는 두꺼운 게이트 산화물부(212)와 얇은 게이트 산화물부(214) 사이의 두께 차이와 관련된다. 선택적으로, 얇은 게이트 산화물부(214) 아래의 채널 구역은 HV 트랜지스터 Vt 조정 임플란트 단계 동안에 마스크될 수 있어, 상기 구역으로의 임의의 Vt 조정 임플란테이션을 방지한다. 따라서, 얇은 게이트 산화물부(214) 아래의 Vt는 웰(210)의 웰 도핑에 의해 결정되지만, 마스크 정렬 에러에 따른 HV 트랜지스터 Vt 임플란테이션에 의해 부분적으로 수정된 초기 Vt와 유사하다. 안티-퓨즈 장치의 문턱값 전압은 실질적으로 동일한 얇은 게이트 산화물 두께를 갖는 코어 트랜지스터의 문턱값 전압보다 낮다.
두개의 트랜지스터 안티-퓨즈 메모리 셀의 변형 실시예가 도 8a에 도시되었다. 도 8a는 본 발명의 일 실시예에 따른, 두개의-트랜지스터 안티-퓨즈 메모리 셀의 평면도이다. 안티-퓨즈 메모리 셀(300)은 메모리 어레이에 전형적으로 형성되고, 액세스 트랜지스터와 안티-퓨즈 트랜지스터를 포함한다. 액세스 트랜지스터는 도 6a에 도시된 것과 동일하고, 활성 영역(302), 비트라인 접속부(304) 및 폴리실리콘 게이트(306)를 포함한다. 안티-퓨즈 트랜지스터는 도 7a에 도시된 것과 동일한 가변 두께의 게이트 산화물을 구비하고, 활성 영역(302)과 폴리실리콘 게이트(308)를 포함한다. 제 1 확산 구역(310)이 폴리실리콘 게이트(306)와 폴리실리콘 게이트(308) 사이의 활성 영역(302)에 형성되는 한편, 제 2 확산 구역(312)이 폴리실리콘 게이트(306)의 다른 한 면위의 활성 영역(302)에 형성된다. 비트라인 접속부(304)는 제 2 확산 구역(312)과 전기 접속가능하게 한다. 액세스 트랜지스터와 안티-퓨즈 트랜지스터 양자는 공통의 웰(314)에 형성된다. 보다 상세하게는, 공통의 웰(314)은 I/O 트랜지스터에 사용되는 고 전압 p-타입 웰과 같은 고 전압 웰이다. 점선(315)은 두꺼운 게이트 산화물이 제조 공정 동안에 두꺼운 게이트 산화물 한정 마스크를 통해 형성되는 영역을 형성한다. 두꺼운 게이트 산화물이 폴리실리콘 게이트(306) 아래에 위치하고 채널 영역(도시 생략)을 커버한다.
도 8b는 선 D-D를 따라서 취한 안티-퓨즈 메모리 셀(300)의 단면도이다. 비교하자면, 도 8b는 안티-퓨즈 메모리 셀(300)과 동일한 기판에 형성된, 도 6b에 도시된 동일한 코어 회로 트랜지스터(130)의 단면도이다. 도 8b에는 폴리실리콘 게이트(306) 아래의 두꺼운 게이트 산화물(316)과, 폴리실리콘 게이트(308) 아래의 얇은 게이트 산화물부(320)과 두꺼운 게이트 산화물부(318)를 갖는 가변 두께의 게이트 산화물이 명확하게 도시되어 있다.
두꺼운 게이트 산화물(316)과 두꺼운 게이트 산화물부(318) 양자는 두꺼운 게이트 산화물 한정 마스크(315)를 사용하여 형성된다. 확산 구역(310 및 312)은 폴리실리콘 게이트(306 및 308)에 인접한 측벽 스페이서 아래에 뻗어있는 LDD 구역을 구비하고, STI 322 및 324과 같은 필드 산화물은 안티-퓨즈 메모리 셀(300)을 코어 회로 트랜지스터(130)와 같은 여러 메모리 셀이나 코어 회로와 분리하도록 포함된다. 코어 회로 트랜지스터(130)는 도 6b에서 상기 기재한 동일한 개수의 소자를 포함한다.
안티-퓨즈 메모리 셀(300)의 수개의 주목할만한 특징이 아래 기재되었다. 가변 두께의 게이트 산화물의 얇은 게이트 산화물부(320)와 코어 회로 트랜지스터(130)의 얇은 게이트 산화물(134)은 서로 동일하며, 실질적으로 동일한 두께로 형성된다는 것을 의미한다. 게이트 산화물(320 및 134)이 동일하지만, 안티-퓨즈 장치와 코어 회로 트랜지스터(130)의 문턱값 전압은 상이하다. 상기 기재한 바와 같이, 코어 회로 트랜지스터(130)는 LV 트랜지스터 Vt 임플란트(142)를 확산 구역(136)과 확산 구역(138) 사이의 채널(140)에서 포함하여, 웰(140)에 따라 초기 Vt로부터 Vt를 상승시킨다. 확산 구역(310)과 STI 324 사이의 채널 구역은 동일한 HV 트랜지스터 Vt 조정 임플란트 단계에 노출되어, 가변 두께의 게이트 산화물의 상이한 두께에 따라 상이한 Vt 임플란트(326 및 328)를 초래한다. 두꺼운 게이트 산화물부(318) 아래의 채널 구역은 I/O 트랜지스터의 Vt를 예를 들면, 0.6 볼트와 같은 소정값으로 조정하는데 사용되는 HV 트랜지스터 Vt 임플란트(326)를 갖는다. 얇은 게이트 산화물부(320) 아래의 채널 구역은 Vt를 초래하는 Vt 임플란트(328)를 구비하며, 상기 Vt는 두꺼운 게이트 산화물부(318)에 대응하는 최종 Vt의 계수 인자이다. 다시 말하자면, 이러한 계수 인자는 두꺼운 게이트 산화물부(318)와 얇은 게이트 산화물부(320) 사이의 두께 차이와 관련된다. 선택적으로, 얇은 게이트 산화물부(320) 아래의 채널 구역은 HV 트랜지스터 Vt 조정 임플란트 단계 동안에 마스크될 수 있어, 상기 구역으로의 임의의 Vt 조정 임플란테이션을 방지한다. 따라서, 얇은 게이트 산화물부(320) 아래의 Vt는 웰(210)에 따른 초기 Vt일 것이다. 액세스 트랜지스터의 두꺼운 게이트 산화물(316)은 코어 회로에서의 임의의 트랜지스터의 게이트 산화물보다 두께가 더 두껍고, I/O 트랜지스터와 실질적으로 동일한 HV 트랜지스터 Vt 임플란트(330)를 갖는다. 산화물부(318 및 316)의 게이트 산화물 두께가 실질적으로 동일하기 때문에, Vt 임플란트(320 및 336)는 실질적으로 동일하다. 본 발명의 실시예에 있어서, 두꺼운 게이트 산화물(318)과 얇은 게이트 산화물부(320) 아래의 채널이 동일한 HV 트랜지스터 Vt 임플란테이션 단계에 노출된다.
상기 도시된 안티-퓨즈 메모리 셀은 두개의-트랜지스터와 단일의 트랜지스터 안티-퓨즈 메모리 셀에 대해 가능한 형상의 실시예이다. 안티-퓨즈 메모리 셀에 대한 여러 가능한 형상이 본 출원인의 미국특허공개번호 제2007/0257331호에 개시된 바와 같이 사용될 수 있다. 미국특허공개번호 제2007/0257331호는 얇은 게이트 산화물 영역을 최소화시키는 안티-퓨즈 메모리 셀 형상에 대해 기재하고 있다. 따라서, 본 발명의 실시예는 미국특허공개번호 제2007/0257331호에 도시된 변형 형상을 갖는 안티-퓨즈 메모리 셀에 적용될 수 있다.
도 6b, 도 7b 및 도 8b에 도시된 모든 안티-퓨즈 메모리 셀의 실시예에 있어서, 안티-퓨즈 메모리 셀의 모든 트랜지스터는 동일한 고 전압 웰에 형성되며, 이 경우 고 전압 웰은 I/O 트랜지스터에 사용된 것과 동일할 수 있다. 고 전압 웰이 STI에 의해 분리된 인접한 장치 사이의 누출을 최소화하도록 원래 설계되었기 때문에, 안티-퓨즈 장치의 Vt 임플란트가 생략될 수 있다. 이는 동일한 반도체 기판 상에서 임의의 코어 회로 트랜지스터보다 낮은 Vt를 초래한다. 선택적으로, 안티-퓨즈 장치는 두꺼운 게이트 산화물 액세스 트랜지스터나 두꺼운 게이트 산화물부가 노출되는 동일한 고 전압 Vt 임플란트 단계에 노출된 채널을 구비한다. 이는 임의의 코어 회로 트랜지스터의 Vt와 상이한 안티-퓨즈 장치에 대한 Vt를 초래하여, 보다 잘 제어되거나 비교적 낮은 Vt, 및/또는 이온 임플란테이션에 따른 보다 적은 실리콘 손상을 초래한다. 도 6b, 도 7b 및 도 8b에 도시된 안티-퓨즈 메모리 셀의 제조는 임의의 추가 마스크 단계 없이도 I/O 트랜지스터와 코어 회로 트랜지스터를 제조하기 위한 현재의 CMOS 공정 단계를 사용하여, 모든 반도체 장치의 제조 비용을 최소화시킬 수 있다.
도 9a 내지 도 9g는 코어 회로 트랜지스터가 형성되는 동일한 시간에, 도 6b의 안티-퓨즈 메모리 셀을 형성하는데 사용되는 CMOS 공정에서의 여러 단계를 도시하고 있다. 특정 단계만이, 본 발명의 안티-퓨즈 메모리 셀 실시예와 코어 회로 트랜지스터 사이의 차이점을 나타내기 위하여, 도 9a 내지 도 9g에 도시되었다. 당업자라면 여러 미도시된 단계가 트랜지스터의 구조를 형성하는데 행해질 수 있다는 것을 알 수 있을 것이다. 도 9a에 있어서, STI 산화물(400)은 메모리 어레이 영역(402), 코어 회로 영역(404) 및 I/O 회로 영역(도시 생략)에 형성된다. 임플란트 마스크(406)가 코어 회로 영역(404) 상에 형성되고, 마스크(406)에 의해 커버되지 않는 노출된 기판이 고 전압 p-타입 웰을 형성하기 위한 p-타입 이온으로 가해진다. I/O 트랜지스터 구조용 고 전압 p-타입 웰이 동일한 시간에 형성된다는 것을 알 수 있다. 이어서, 메모리 어레이 영역(402) 및 I/O 트랜지스터 용 선택적인 고 전압 Vt 조정 임플란트가 실행된다. 소정의 Vt 레벨이 HV 웰 이온 임플란테이션을 사용하여 직접적으로 달성된다면 고 전압 Vt 조정 임플란트가 필요하지 않다는 것을 알 수 있다. 선택적으로, 고 전압 p-타입 웰을 형성하기 위한 p-타입 이온이 임플란트된 이후에, 이러한 구역은 임의의 고 전압 Vt 조정 임플란트를 수용하지 못하도록, 안티-퓨즈 트랜지스터나 장치의 채널 구역에 대응하는 영역은 마스크될 것이다.
도 9b에 있어서, Pwell-HV 임플란트와 고 전압 Vt 조정 임플란트(408)를 갖는 메모리 어레이 영역(402)은 마스크(410)로 커버되어, 마스크(410)에 의해 커버되지 않는 코어 회로 영역(404)에 대응하는 노출된 기판은 저 전압 p-타입 웰을 형성하기 위한 p-타입 이온으로 가한다. 이어서, 코어 회로 영역(404)용 저 전압 Vt 조정 임플란트가 실행되며, 이는 저 전압 Vt 조정 임플란트(412)와 같이 도 9c에 도시되었다. 도 9c에 도시된 구조는 수개의 처리 단계로부터 초래된다. 첫째로 드라이브-인(drive-in) 단계가 기판 내의 임플란트된 p-타입 이온을 확산시키도록 실행되어, HV p-타입 웰(414)과 LV p-타입 웰(416)을 형성한다. 둘째로, 중간 산화물(418)이 메모리 어레이 영역(402)과 코어 회로 영역(404)의 기판상에서 성장된다. 셋째로, 두꺼운 게이트 산화물(OD2) 한정 마스크(420)는 두꺼운 게이트 산화물을 형성하기 위한 메모리 어레이 영역(402)과 I/O 회로 영역 (도시 생략)의 선택된 구역에서 중간 산화물(418)에 증착된다. 코어 회로 영역에 마스크(420)가 없다는 것은 상기 코어 회로 영역에 고 전압 트랜지스터가 형성되지 않았다는 것을 의미한다. 이어지는 산화물 에칭 단계에 있어서, 마스크(420)에 의해 커버되지 않는 임의의 중간 산화물(418)이 얇은 게이트 산화물 성형을 위해 준비된 기판면에서 식각된다.
도 9d에 있어서, 얇은 산화물(422)이 메모리 어레이 영역(402)과 코어 회로 영역(404)에서의 노출된 기판면 상에 형성된다. 얇은 산화물(422)을 형성하는데 사용될 수 있는 2개의 상이한 기술이 있다. 첫번째 기술은 도 9d에 도시된 기술로서, 이 기술에서 얇은 산화물(422)이 노출된 기판면 상에서 열적으로 성장된다. 이러한 기술에 있어서, 얇은 산화물(422)은 또한 중간 산화물(418) 아래에서 성장하고, 기판면으로부터 중간 산화물(418)을 상하로 가압한다. 중간 산화물(418) 아래에서의 성장율은 기판면을 커버하는 중간 산화물(418)이 없는 영역에서 보다 느릴 것이다. 도 9d에 도시되지 않았지만, 중간 산화물(418)은 열적으로 성장된 얇은 산화물에 의해 기판면 상으로 이동된다. 두번째 기술은 중간 산화물(418)의 노출된 표면과 노출된 기판면 상에 얇은 산화물(422)을 배치시키는 것이다. 어느 한 경우에 있어서, 최종적인 두꺼운 게이트 산화물은 중간 산화물에 더하여 중간층이나 상기 중간층의 최상부에 배치된 얇은 산화물 아래로부터 열적으로 성장된 얇은 산화물의 합일 것이다.
I/O 트랜지스터가 두꺼운 게이트 산화물을 구비하려는 경향이 있기 때문에, 상기 I/O 트랜지스터 영역은 중간 산화물(418)을 이미 구비할 수 있다. 얇은 산화물(422)의 성장 이후에, 게이트 폴리실리콘(424)은 전체 기판상에 증착되고, 상기 기판은 메모리 어레이 영역(402), 코어 회로 영역(404), 및 임의의 I/O 트랜지스터 영역을 포함한다. 도 9d에 도시된 바와 같이, 게이트 폴리실리콘(424)은 얇은 산화물(422)과 보다 두꺼운 중간 산화물(418) 상에 증착된다. 게이트 폴리실리콘(424)의 특정 형상을 형성하기 위하여, 게이트 마스크(426)는 게이트 폴리실리콘(424)의 선택된 영역 상에 증착된다. 게이트 마스크(426)가 증착된 이후에, 게이트 마스크(426)에 의해 커버되지 않은 모든 노출된 게이트 폴리실리콘(424)이 식각되어, 메모리 어레이 영역(402), 코어 회로 영역(404), 및 I/O 회로 영역에서의 얇거나 두꺼운 (중간) 산화물 상의 폴리실리콘 게이트의 스택이 남게 된다.
도 9e는 게이트 폴리실리콘 에칭 단계로부터 초래된 3개의 스택을 도시하고 있으며, 이중 2개의 스택은 메모리 어레이 영역(402)에서 한 개의 스택은 코어 회로 영역(404)에서 초래된다. 메모리 어레이 영역(402)에 있어서, 얇은 산화물(422) 상에서 게이트 폴리실리콘(424)으로 이루어진 스택은 안티-퓨즈 트랜지스터 장치이며, 두꺼운 (중간) 산화물(418) 상의 게이트 폴리실리콘(424)은 액세스 트랜지스터이다. 코어 회로 영역(404)에 있어서, 얇은 산화물(422) 상에서 게이트 폴리실리콘(424)으로 이루어진 스택은 예를 들면, 로직 회로에 사용된 저 전압 트랜지스터이다. 도 9e에 있어서, 확산 마스크(428)는 메모리 어레이 영역(402)과 I/O 회로 영역 상에 배치되어, LDD 구역(도시 생략)의 형성을 허용하고, 코어 회로 영역(404)에서의 모든 저 전압 트랜지스터의 게이트 폴리실리콘(424)에 인접한 측벽 스페이서(430)를 허용한다. 측벽 스페이서(430)가 형성된 이후에, 노출된 기판은 코어 회로 영역(404)에서의 모든 저 전압 트랜지스터에 대한 소스와 드레인 확산 구역을 형성하기 위한 n-타입 확산 임플란테이션에 노출된다. 코어 회로 영역(404)에서의 저 전압 트랜지스터용 최종 LDD 구역(432)과 확산 구역(434)이 도 9f에 도시되었고, 저 전압 트랜지스터 용으로 특별히 설계된 집중도(concentration)를 갖는다.
도 9f에 있어서, 확산 마스크(428)가 제거되고, 코어 회로 영역(404)에서의 저 전압 트랜지스터는 다른 하나의 확산 마스크(436)로 커버된다. 메모리 어레이 영역(402)의 현 트랜지스터는 LDD 임플란트, 측벽 스페이서(438)의 형성부, 및 확산 구역 임플란테이션에 노출된다. 도 9g에는 LDD 구역(440)과 확산 구역(442)을 갖는 완전한 안티-퓨즈 메모리 셀과, 코어 회로 영역(404)에서의 완전한 저 전압 트랜지스터가 도시되어 있다. 메모리 어레이 영역(402)에서의 고 전압 트랜지스터용 최종 LDD 구역(440)과 확산 구역(442)이 도 9f에 도시되었고, 고 전압 트랜지스터용으로 특별히 설계된 집중도를 갖는다. 이와 같은 점에 있어서, 장치의 모든 트랜지스터는 임플란트된 도판트를 시동시키고 임의의 임플란트 손상을 고치기 위해 어닐링 처리된다. 도 9f의 안티-퓨즈 메모리 셀과 저 전압 트랜지스터는 도 6b에 도시된 것과 동일하다는 것을 알 수 있다. 안티-퓨즈 메모리 셀과 모든 다른 트랜지스터의 제조가 완료되고, 이어지는 처리 공정이 비트라인 접속부를 형성하도록 행해지고 트랜지스터 장치를 상호연결하기 위한 전도성 트랙을 위치시키도록 행해진다.
도 9a 내지 도 9g에는 두개의-트랜지스터 안티-퓨즈 메모리 셀과 저 전압 코어 회로 트랜지스터를 형성하는 CMOS 제조 고정에서의 단계가 도시되어 있다. 안티-퓨즈 트랜지스터와 저 전압 코어 회로 트랜지스터는 동일한 게이트 산화물 성형 처리공정을 사용하여 형성된 얇은 게이트 산화물을 구비하지만, 상이한 Vt 임플란트와 유효 문턱값을 갖는다. 전체 고 전압 p-웰(414)이 초기에 공통의 고 전압 Vt 임플란트되기 때문에, 액세스 트랜지스터와 안티-퓨즈 트랜지스터 양자는 동일한 임플란트를 갖지만, 상이한 유효 Vt 임플란트를 가질 것이다. 보다 상세하게는, 고 전압 Vt 임플란트는 두꺼운 게이트 산화물을 갖는 액세스 트랜지스터의 유효 Vt가 예를 들면 0.6V과 같은 특정값이라는 것을 보장하기 위한 것이다. 따라서 안티-퓨즈 트랜지스터의 유효 Vt는, 게이트 산화물이 보다 얇기 때문에, 0.6V보다 작다. 다른 일 실시예에 있어서, 안티-퓨즈 트랜지스터의 얇은 산화물(422) 아래의 채널은 고 전압 Vt 임플란트의 수용을 방지할 수 있고, 그 유효 Vt을 더욱 감소시킨다. 저 전압 코어 회로 트랜지스터는 저 전압 Vt 임플란트되며, 이는 유효 Vt가 예를 들면 0.6V과 같은 특정값이라는 것을 보장하기 위한 것이다. 어느 경우에 있어서, 안티-퓨즈 트랜지스터의 최종 유효 Vt는 임의의 저 전압 코어 회로 트랜지스터의 Vt와 항상 상이할 것이다.
도 10a 내지 도 10g는 도 7b의 안티-퓨즈 메모리 셀을 형성하는데 사용되는 CMOS 공정에서의 다양한 단계를 도시하고 있으며, 동일한 시간에 코어 회로 트랜지스터가 형성된다. 특정 단계만이 본 발명의 안티-퓨즈 메모리 셀의 실시예와 코어 회로 트랜지스터 사이의 차이점을 나타내기 위해 도 10a 내지 도 10g에 도시되었다. 당업자라면 다른 미도시 단계가 트랜지스터의 구조를 형성하는데 행해질 수 있다는 것을 알 수 있을 것이다. 도 10a에 있어서, STI 산화물(500)이 메모리 어레이 영역(502), 코어 회로 영역(504) 및 I/O 회로 영역(도시 생략)에 형성된다. 임플란트 마스크(506)가 코어 회로 영역(504) 상에 형성되고, 마스크(506)에 의해 커버되지 않은 노출된 기판은 고 전압 p-타입 웰을 형성하는 p-타입 이온으로 가해진다. I/O 트랜지스터 구조용 고 전압 p-타입 웰이 동일한 시간에 형성된다는 것을 알 수 있다. 이어서, 메모리 어레이 영역(502)과 I/O 트랜지스터용 고 전압 Vt 조정 임플란트가 행해진다. 선택적으로, 안티-퓨즈 장치부의 채널 구역에 대응하는 영역은, 상기 영역이 임의의 고 전압 Vt 조정 임플란트를 수용하지 못하도록, 고 전압 p-타입 웰을 형성하기 위한 p-타입 이온이 임플란트 된 이후에 마스크될 수 있다.
도 10b에 있어서, 고 전압 Vt 조정 임플란트(508)를 갖는 메모리 어레이 영역(502)은 마스크(510)로 커버되어, 마스크(510)로 커버되지 않는 코어 회로 영역(504)에 대응하는 노출된 기판이 저 전압 p-타입 웰을 형성하는 p-타입 이온으로 가해진다. 이어서, 코어 회로 영역(504)용 저 전압 Vt 조정 임플란트가 행해지고, 이는 저 전압 Vt 조정 임플란트(512)처럼 도 10c에 도시되었다. 이때 웰 성형과 Vt 조정 임플란테이션 공정의 상이한 변화가 발생한다는 것을 알 수 있으며, 상기 기재한 시퀀스의 상기 공정은 일례의 공정이다. 예를 들면, 동일한 웰 임플란트가 저 전압 트랜지스터와 고 전압 트랜지스터 양자에 사용될 수 있으나, 상이한 Vt 조정 임플란트가 사용될 수 있다. 선택적으로, 2개의 별도의 웰 임플란트가 저 전압 트랜지스터와 고 전압 트랜지스터에 사용될 수 있는 한편, 동일한 Vt 조정 임플란트가 양 웰에 사용될 수 있다. 특정 Vt 조정 임플란트를 생략할 수 있다. 저 전압 트랜지스터와 고 전압 트랜지스터가 이들 자신의 웰 임플란트와 Vt 조정 임플란트를 구비할 때 최대 가요성이 얻어진다. 이는 웰 프로파일 상에서의 고 레벨의 제어와 트랜지스터 문턱값 전압의 정밀도를 얻을 필요가 있다. 상이한 고 전압 트랜지스터가 한 공정에서 이용될 수 있다는 상황이 발생하며, 따라서 각각의 상이한 타입의 고 전압 트랜지스터가 상이한 웰과 Vt 조정 임플란트를 구비한다. 비용 효율을 높이기 위하여, Vt 조정 임플란트가 예를 들면, P-웰이나 확산 (LDD) 마스크와 같은 현재의 마스크를 사용하여 행해질 수 있다.
도 10c에 도시된 구조는 수개의 처리 단계를 초래한다.
첫째로 드라이브-인 단계는 고 전압 p-타입 웰(514)과 저 전압 p-타입 웰(516)을 형성하기 위하여, 임플란트된 p-타입 이온을 기판 내에 확산시키도록 행해진다. 둘째로, 중간 산화물(518)이 메모리 어레이 영역(502)과 코어 회로 영역(504) 양자의 기판상에서 성장된다. 셋째로, 두꺼운 게이트 산화물(OD2) 한정 마스크(520)가 두꺼운 게이트 산화물을 형성하기 위해, I/O 회로 영역(도시 생략)과 메모리 어레이 영역(502)의 선택된 구역에 있어서 중간 산화물에 배치된다. 코어 회로 영역에 마스크(520)가 없다는 것은 상기 코어 회로 영역에 고 전압 트랜지스터가 형성되지 않는다는 것을 의미한다. 이어지는 산화물 에칭 단계에 있어서, 마스크(520)에 의해 커버되지 않는 임의의 중간 산화물(518)이 얇은 게이트 산화물 형성을 위해 준비된 기판면에서 식각 처리된다.
도 10d에 있어서, 얇은 산화물(522)은 메모리 어레이 영역(502)과 코어 회로 영역(504)에서 노출된 기판면 상에서 성장된다. I/O 트랜지스터가 두꺼운 게이트 산화물을 구비하는 경향이 있기 때문에, I/O 트랜지스터 영역은 중간 산화물(518)을 이미 구비할 수 있다. 얇은 산화물(522)이 성장된 이후에, 게이트 폴리실리콘(524)이 전체 기판상에 증착되고, 상기 기판은 메모리 어레이 영역(502), 코어 회로 영역(504), 및 임의의 I/O 트랜지스터 영역을 포함한다. 도 10d에 도시된 바와 같이, 게이트 폴리실리콘(524)은 얇은 산화물(522)과 보다 두꺼운 중간 산화물(518) 상에 배치된다. 게이트 폴리실리콘(524)의 특정 형상을 형성하기 위하여, 게이트 마스크(526)가 게이트 폴리실리콘(524)의 선택된 영역 상에 배치된다. 단일의 트랜지스터 안티-퓨즈 메모리 셀의 가변 두께의 게이트 산화물이 코어 회로 영역(504)에서의 게이트 마스트(526)의 위치로 현재 형성되지 않는다는 것을 알 수 있다. 보다 상세하게는, 코어 회로 영역(504)에서의 게이트 마스크(526)가 얇은 산화물(522)과 보다 두꺼운 중간 게이트 산화물(518) 양자를 커버한다. 게이트 마스크(526)의 증착 이후에, 게이트 마스크(526)에 의해 커버되지 않는 모든 노출된 게이트 폴리실리콘(524)이 식각 처리되어, 메모리 어레이 영역(502), 코어 회로 영역(504), 및 I/O 회로 영역에 있어서 얇고 두꺼운 (중간) 산화물 상의 폴리실리콘 게이트의 스택을 남겨둔다.
도 10e에는 게이트 폴리실리콘 에칭 단계로부터 초래된 2개의 스택이 도시되어 있고, 이 중 하나는 메모리 어레이 영역(502)에서 다른 하나는 코어 회로 영역(504)에서 초래된다. 메모리 어레이 영역(502)에 있어서, 가변 두께의 산화물(518 및 522) 상에서 게이트 폴리실리콘(524)으로 이루어진 스택은 안티-퓨즈 트랜지스터 장치이다. 코어 회로 영역(504)에 있어서, 얇은 산화물(522) 상에서 게이트 폴리실리콘(524)으로 이루어진 스택은 예를 들면, 로직 회로에 사용되는 저 전압 트랜지스터이다. 도 10e에 있어서, 확산 마스크(528)가 메모리 어레이 영역(502)과 I/O 회로 영역에 배치되어, 코어 회로 영역(504)에서 모든 저 전압 트랜지스터의 게이트 폴리실리콘(524)에 인접한 측벽 스페이서(530)와 LDD 구역(도시 생략)의 형성을 허용한다. 측벽 스페이서(530)가 형성된 후, 노출된 기판이 코어 회로 영역(504)에서 모든 저 전압 트랜지스터에 대한 소스와 드레인 확산 구역을 형성하기 위한 n-타입 확산 임플란테이션에 노출된다. 코어 회로 영역(504)에서의 저 전압 트랜지스터용 최종 LDD 구역(532)과 확산 구역(534)이 도 10f에 도시되었고, 저 전압 트랜지스터용으로 특별히 설계된 집중도를 갖는다.
도 10f에 있어서, 확산 마스크(528)가 제거되고, 코어 회로 영역(504)에서의 저 전압 트랜지스터가 다른 한 확산 마스크(536)로 커버된다. 메모리 어레이 영역(502)의 트랜지스터는 현재 LDD 임플란트, 측벽 스페이서(538)의 형성부, 및 확산 구역 임플란테이션에 노출된다. 도 10g에는 LDD 구역(540)과 확산 구역(542)을 갖는 완전한 안티-퓨즈 메모리 셀과, 코어 회로 영역(504)의 완전한 저 전압 트랜지스터가 도시되어 있다. 메모리 어레이 영역(502)에서의 고 전압 트랜지스터용 최종 LDD 구역(540)과 확산 구역(542)이 도 10g에 되어 있고, 고 전압 트랜지스터용으로 특별히 설계된 집중도를 구비한다. 이 지점에서, 장치의 모든 트랜지스터가 임플란트된 도판트를 시동시키고 임의의 임플란트 손상을 고치기 위해 n-타입 임플란트 확산 어닐링 처리된다. 도 10f의 안티-퓨즈 메모리 셀과 저 전압 트랜지스터는 도 7b에 도시된 것과 동일하다는 것을 알 수 있다. 안티-퓨즈 메모리 셀과 모든 다른 트랜지스터의 제조가 완료되고, 이어지는 공정 단계가 비트라인 접속부를 형성하도록 행해지고, 트랜지스터 장치를 상호연결시키기 위해 전도성 트랙을 위치시키도록 행해진다.
도 10a 내지 도 10g에는 가변 두께의 게이트 산화물을 구비한 단일의 트랜지스터 안티-퓨즈 메모리셀과, 저 전압 코어 회로 트랜지스터를 형성하기 위한 CMOS 제조 처리공정에서의 실시 단계가 도시되어 있다. 단일의 트랜지스터 안티-퓨즈 메모리 셀과 저 전압 코어 회로 트랜지스터의 안티-퓨즈 장치는 동일한 게이트 산화물 성형 처리공정을 사용하여 형성된 얇은 게이트 산화물을 구비하지만, 상이한 Vt 임플란트와 유효 문턱값을 갖는다. 전체 고 전압 p-웰(514)이 공통의 고 전압 Vt 임플란트로 초기에 처리되기 때문에, 단일의 트랜지스터 안티-퓨즈 메모리 셀의 액세스 트랜지스터부와 안티-퓨즈 장치부는 동일한 임플란트를 구비하지만, 상이한 유효 Vt 임플란트를 가질 것이다. 보다 상세하게는, 고 전압 Vt 임플란트는 두꺼운 게이트 산화물을 갖는 액세스 트랜지스터부의 유효 Vt는 예를 들면 0.6V와 같은 특정값이라는 것을 보장하기 위한 것이다. 따라서 안티-퓨즈 장치의 유효 Vt는 게이트 산화물이 보다 얇기 때문에 0.6V 보다 낮다. 다른 일 실시예에 있어서, 가변 두께의 게이트 산화물의 얇은 산화물(522) 아래의 영역은 고 전압 Vt 임플란트의 수용을 방지하고, 유효 Vt를 더욱 감소시킬 것이다. 저 전압 코어 회로 트랜지스터는 저 전압 Vt 임플란트 처리되고, 이는 유효 Vt가 예를 들면 0.6V와 같은 특정값이라는 것을 보장하기 위한 것이다. 여러 경우에 있어서, 안티-퓨즈 장치의 최종적인 유효 Vt는 임의의 저 전압 코어 회로 트랜지스터의 Vt와 항상 상이할 것이다.
도 6b 및 도 7b의 안티-퓨즈 메모리 셀의 성형 제조 방법이 도 11의 플로우 차트에 요약되었다. 메모리 어레이 영역에서의 안티-퓨즈 메모리 셀과 I/O 회로 영역에서의 트랜지스터용 웰이 단계 600에서 형성되며, 이 단계는 도 9a 및 도 10a에 도시된 제조 단계에 대응한다. Vt 조정 임플란트는 웰 이온 임플란테이션 이후에 이들 웰에 안내되며, 이 경우 Vt 조정 임플란트가 고 전압 트랜지스터로 설계된다. 본 실시예에 있어서, 웰이 고 전압 트랜지스터로 설계된다. 다른 일 실시예에 있어서, 얇은 산화물 아래의 채널 구역은 임의의 Vt 조정 임플란트를 수용하지 않도록 마스크될 수 있다. 단계 602에서, 코어 회로 영역용 웰이 도 9b 및 도 10b에 도시된 제조 단계에 대응하는 Vt 조정 임플란트에 이어서 임플란트된다. 두꺼운 게이트 산화물이 도 9c 및 도 10c에 도시된 제조 단계에 대응하는 단계 604에서, 메모리 어레이 영역에서의 안티-퓨즈 메모리 셀의 액세스 트랜지스터와 I/O 트랜지스터에 대해 성장된다. 이후 얇은 게이트 산화물이 도 9d 및 도 10d에 도시된 제조 단계에 대응하는 단계 606에서, 코어 회로 트랜지스터와 메모리 어레이 영역에서의 안티-퓨즈 트랜지스터/장치에 대해 성장된다. 단계 606은 열적으로 성장하는 얇은 산화물이나 상기 얇은 산화물의 배치를 포함한다. 어느 한 경우에 있어서, 단계 604에서 성장한 두꺼운 게이트 산화물은, 형성된 얇은 게이트 산화물이 두꺼운 게이트 산화물에 부가됨으로서, 두께가 더 두꺼워진다. 결국 단계 608에서, 모든 트랜지스터용 폴리실리콘 게이트가 형성되고, I/O 트랜지스터용 확산 구역, 안티-퓨즈 메모리 셀 트랜지스터 및 코어 회로 트랜지스터가 임플란트된다. 이는 도 9d 내지 도 9f 및 도 10d 내지 도 10f에 도시된 제조 단계에 대응한다.
상기 도면은 메모리 어레이에서 여러 안티-퓨즈 메모리 셀과 분리된 하나의 안티-퓨즈 메모리 셀을 도시하고 있다. 도 12 내지 도 14는 메모리 어레이에 배치된 본 발명의 실시예의 다수의 안티-퓨즈 메모리 셀을 도시한 평면도이다.
도 12는 본 발명의 일 실시예에 따른 두개의-트랜지스터 안티-퓨즈 메모리 셀 메모리 어레이의 평면도이다. 메모리 어레이(700)에서의 각각의 2개의-트랜지스터 안티-퓨즈 메모리 셀은 서로 연결된 폴리실리콘 게이트(106 및 108)를 구비하고, 도 6a 및 도 6b의 안티-퓨즈 메모리 셀(100)과 동일한 구조를 갖는다. 도면을 명확하게 하기 위하여, 하나의 안티-퓨즈 메모리 셀의 폴리실리콘 게이트(106 및 108)만이 도시되었다. 메모리 어레이(700)가 6개의 안티-퓨즈 메모리 셀을 포함하는 것으로 도시되었고, 이 경우 3개는 제 1 로우(702)에 배치되고, 나머지 3개는 제 2 로우(704)에 배치된다. 제 1 워드라인(WLi)은 로우(702)의 안티-퓨즈 메모리 셀과 연결되는 한편, 제 2 워드라인(WLi+1)은 로우(704)의 안티-퓨즈 메모리 셀과 연결된다. 점선(705)은 메모리 어레이에서 한 영역을 형성하고, 이 영역에서 두꺼운 게이트 산화물이 제조 공정 동안에 두꺼운 게이트 산화물 한정 마스크를 통해 형성된다. 도 12에 도시된 구성에 있어서, 로우(702 및 704)로부터의 각각의 쌍의 메모리 셀은 공통의 확산 구역(706)과 공통의 비트라인 접속부(708)를 공유한다. 각각의 비트라인 접속부는 비트라인(BLn, BLn+1 및 BLn+2)과 같은 상이한 비트라인에 연결된다. 모든 안티-퓨즈 메모리 셀은 본 발명의 실시예에 따른 웰(710)에 형성되고, 이 웰은 고 전압 p-타입 웰이다. 메모리 어레이(700)의 안티-퓨즈 메모리 셀은 도 9a 내지 도 9g에 도시된 제조 단계를 사용하여 형성된다.
도 13은 본 발명의 일 실시예에 따른 두개의-트랜지스터 안티-퓨즈 메모리 셀 메모리 어레이의 평면도이다. 메모리 어레이(800)에서의 각각의 2개의-트랜지스터 안티-퓨즈 메모리 셀은 개별적으로 제어된 폴리실리콘 게이트(106 및 108)를 구비하고, 도 6a 및 도 6b의 안티-퓨즈 메모리 셀(100)과 동일한 구조를 갖는다. 메모리 어레이(800)에 있어서, 각각의 안티-퓨즈 메모리 셀의 폴리실리콘 게이트(106 및 108)를 형성하는 폴리실리콘 라인은 모든 안티-퓨즈 메모리 셀의 로우와 공통이다.
메모리 어레이(800)가 6개의 안티-퓨즈 메모리 셀을 포함하도록 도시되었고, 이 경우 3개의 셀은 제 1 로우(802)에 배치되고 나머지 3개의 셀은 제 2 로우(804)에 배치된다. 제 1 워드라인(WLi)은 로우(802)의 폴리실리콘 게이트(106)와 연결되는 한편, 제 1 셀 플레이트 전압(VCPi)은 로우(802)의 폴리실리콘 게이트(108)와 연결된다. 제 2 워드라인(WLi+1)은 로우(804)의 폴리실리콘 게이트(106)와 연결되는 한편, 제 2 셀 플레이트 전압(VCPi+1)은 로우(804)의 폴리실리콘 게이트(108)와 연결된다. 점선(805)은 영역을 메모리 어레이에서 형성하며, 이 영역에서 두꺼운 게이트 산화물이 제조 공정 동안에 두꺼운 게이트 산화물 한정 마스크를 통해 형성될 것이다. 도 13에 도시된 구성에 있어서, 로우(802 및 804)로부터의 각각의 쌍의 메모리 셀은 공통의 확산 구역(806)과 공통의 비트라인 접속부(808)를 공유한다. 각각의 비트라인 접속부는 비트라인(BLn, BLn+1 및 BLn+2)과 같은 상이한 비트라인과 연결된다. 모든 안티-퓨즈 메모리 셀은 본 발명의 실시예에 따른 웰(810)에 형성되고, 이 웰은 고 전압 p-타입 웰이다. 메모리 어레이(800)의 안티-퓨즈 메모리 셀은 도 9a 내지 도 9g에 도시된 제조 단계를 사용하여 형성된다.
도 14는 본 발명의 일 실시예에 따른 단일의 트랜지스터 안티-퓨즈 메모리 셀 메모리 어레이의 평면도이다. 메모리 어레이(900)에 있어서 각각의 단일의 트랜지스터 안티-퓨즈 메모리 셀은 하나의 폴리실리콘 게이트(206)를 구비하며, 도 7a 및 도 7b의 안티-퓨즈 메모리 셀(200)과 동일한 구조를 갖는다. 메모리 어레이(900)에 있어서, 각각의 안티-퓨즈 메모리 셀의 폴리실리콘 게이트(206)를 형성하는 폴리실리콘 라인은 모든 안티-퓨즈 메모리 셀의 로우와 공통이다. 메모리 어레이(900)가 16개의 안티-퓨즈 메모리 셀을 포함하는 것으로 도시되었고, 여기서 4개의 셀이 제 1 로우(902), 제 2 로우(904), 제 3 로우(906) 및 제 4 로우(908)에 각각 배치된다. 워드라인(WLi, WLi+1, WLi+2 및 WLi+3)은 로우(902, 904, 906 및 908)의 폴리실리콘 게이트(206)에 각각 연결된다. 점선(909)은 메모리 어레이에서의 영역을 형성하고, 이 영역에서 두꺼운 게이트 산화물이 제조 공정 동안에 두꺼운 게이트 산화물 한정 마스크를 통해 형성될 것이다. 도 14에 도시된 구성에 있어서, 로우(902 및 904)로부터의 각각의 쌍의 메모리 셀은 공통의 확산 구역(910)과 공통의 비트라인 접속부(912)를 공유한다. 각각의 비트라인 접속부는 비트라인(BLn, BLn+1, BLn+2 및 BLn+3)과 같은 상이한 비트라인에 연결된다. 로우(902 및 904)의 안티-퓨즈 메모리 셀은 제 1 웰(914)에 형성되는 한편, 로우(906 및 908)의 안티-퓨즈 메모리 셀은 제 2 웰(916)에 형성된다. 양 웰(914 및 916)은 고 전압 p-타입 웰과 동일하지만, 워드라인(WLi+1)과 워드라인(WLi+2) 사이의 기판에 형성된 STI 산화물을 통해 서로 분리될 수 있다. 메모리 어레이(900)의 안티-퓨즈 메모리 셀은 도 10a 내지 도 10g에 도시된 제조 단계를 사용하여 형성될 수 있다.
상기 기재한 실시예는 본 출원인의 2007년 12월 20일에 출원된 PCT 특허공개번호 WO2008/077240호에 기재된 것과 같은 마스크 ROM 안티-퓨즈 장치에 적용될 수 있다. 상기 특허문헌 WO2008/077240에 의하면 확산 구역이나 채널 사이의 전기 접속부를 전압 공급부로 제조함으로써 안티-퓨즈 메모리 셀이 프로그램된다는 것을 알 수 있다.
본 발명의 실시예는 저 전압 코어 회로 트랜지스터와 상이한 문턱값 전압을 갖는 안티-퓨즈 장치를 구비한 2개의-트랜지스터와 단일의 트랜지스터 메모리 셀을 포함한다. 이러한 구성은 안티-퓨즈 메모리 셀을 I/O 트랜지스터와 같은 고 전압 트랜지스터에 사용된 웰에 형성함으로써 달성될 수 있는 한편, 코어 회로 트랜지스터는 저 전압 트랜지스터에 전형적으로 사용된 웰에 형성된다. 단일의 Vt 조정 임플란트와 단일의 LDD 임플란트가 메모리 어레이 영역에서 두꺼운 게이트 산화물 트랜지스터와 얇은 게이트 산화물 트랜지스터에 적용되기 때문에, 잠재적으로 제어되지 않은 임플란트 집중도와 임플란트 손상 구역이 제거된다. 이와 달리, 2개의 상이한 웰을 사용하는 안티-퓨즈 트랜지스터가 2개 이상의 임플란트 구역이 서로 겹치게 되는 마스크 오정렬에 의한 상기의 단점을 갖게 된다. 따라서, 안티-퓨즈 트랜지스터, 즉 안티-퓨즈 장치용의 보다 고품질의 얇은 게이트 산화물이 유효 문턱값과 저항을 낮출 수 있어서, 양호한 파손 특성을 제공한다.
요약하면, 안티-퓨즈 메모리 셀의 얇은 게이트 산화물과 두꺼운 게이트 산화물이나 유전체 구역은 동일한 웰에 형성되거나, 동일한 타입의 웰에 형성되고 프로파일을 도핑(doping)한다. 코어 회로 트랜지스터, I/O 트랜지스터, 또는 이들 양자는 메모리 어레이 영역의 웰과 상이한 웰 도핑 프로파일을 사용한다. 안티-퓨즈 메모리 셀의 얇은 게이트 산화물 구역과 두꺼운 게이트 산화물 구역은 동일한 Vt 조정을 수용하거나, 이온 임플란테이션을 제어하지만, 얇은 게이트 산화물 구역과 코어 회로 구역은 상이한 Vt 제어 이온 임플란테이션을 수용한다. 안티-퓨즈 장치의 유효 Vt은 동일한 타입의 적어도 하나의 코어 회로 트랜지스터보다 낮고 동일한 게이트 산화물 두께를 갖는다.
상기 기재한 실시예는, 안티-퓨즈 메모리 셀이 고 전압 p-웰에 형성되는 한편, 코어 회로 트랜지스터가 저 전압 p-웰에 형성되는 것을 나타내고 있다. 선택적으로, 안티-퓨즈 메모리 셀은 고 전압 n-웰에 형성되는 한편, 코어 회로 트랜지스터는 저 전압 n-웰에 형성된다.
상기 기재에 있어서, 단지 예시를 위한 것으로서, 여러 상세한 사항이 본 발명의 실시예의 이해를 돕기 위해 설명되었다. 그러나, 당업자라면 이들 여러 상세한 사항은 본 발명을 실시하는데 반드시 필요하지 않다는 것을 알 수 있을 것이다. 여러 경우에 있어서, 공지된 전기 구조부와 회로가 본 발명을 명확하게 하기 위하여 블럭 다이어그램 형태로 도시되었다. 예를 들면, 상기 상세한 사항에는 본 명세서에 기재된 본 발명의 실시예가 소프트웨어 루틴, 하드웨어 회로, 펌웨어, 또는 이들의 조합으로 실행되는지의 여부에 관한 사항이 제공되지 않는다.
본 발명의 상기 기재한 실시예는 단지 예시를 위한 것이다. 당업자라면 본 발명의 특정 실시예에 대한 수정이나 변경이 첨부된 청구범위에 의한 본 발명의 범주내에서 가능하다는 것을 알 수 있을 것이다.

Claims (30)

  1. 메모리 장치로서,
    복수의 안티-퓨즈 메모리 셀을 포함한 메모리 어레이; 및
    얇은 게이트 산화물과 두께 면에서 대응하는 게이트 산화물을 구비하고, 고 전압 웰과 동일한 타입을 갖는 저 전압 웰에 형성된 코어 트랜지스터를 포함하고,
    상기 복수의 안티-퓨즈 메모리 셀 중 각각의 메모리 셀은,
    n-타입이나 p-타입 중 어느 한 타입인 상기 고 전압 웰에 형성된 두꺼운 게이트 산화물을 갖는 액세스 트랜지스터와,
    상기 두꺼운 게이트 산화물보다 두께가 얇고 상기 고 전압 웰에 형성된 얇은 게이트 산화물을 갖는 안티-퓨즈 장치를 포함하는 것을 특징으로 하는 메모리 장치.
  2. 청구항 1에 있어서,
    상기 어느 한 타입과 실질적으로 동일한 타입이고, 프로파일을 상기 고 전압 웰에 도핑하는 어느 하나의 웰에 형성된 인풋/아웃풋 트랜지스터를 더 포함하는 것을 특징으로 하는 메모리 장치.
  3. 청구항 1에 있어서,
    상기 안티-퓨즈 장치는 상기 코어 트랜지스터보다 낮은 문턱값 전압을 갖는 것을 특징으로 하는 메모리 장치.
  4. 청구항 1에 있어서,
    상기 두꺼운 게이트 산화물은 중간 산화물과 상기 중간 산화물 상에 배치된 얇은 게이트 산화물을 포함하는 것을 특징으로 하는 메모리 장치.
  5. 청구항 1에 있어서,
    상기 얇은 게이트 산화물은 제 1 웰의 기판면 상에서 열적으로 성장되는 것을 특징으로 하는 메모리 장치.
  6. 청구항 5에 있어서,
    상기 두꺼운 게이트 산화물은 중간 산화물과, 상기 중간 산화물과 상기 기판면 사이의 열적으로 성장된 산화물을 포함하는 것을 특징으로 하는 메모리 장치.
  7. 청구항 1에 있어서,
    상기 액세스 트랜지스터는, 비트라인에 전기 접속된 제 1 확산 구역과, 상기 안티-퓨즈 장치에 전기 접속된 제 2 확산 구역을 포함하는 것을 특징으로 하는 메모리 장치.
  8. 청구항 7에 있어서,
    상기 액세스 트랜지스터는 상기 코어 트랜지스터와 상기 안티-퓨즈 장치보다 더 높은 문턱값 전압을 갖는 것을 특징으로 하는 메모리 장치.
  9. 청구항 8에 있어서,
    상기 안티-퓨즈 장치는 상기 얇은 게이트 산화물에 대응하는 얇은부와 상기 두꺼운 게이트 산화물에 대응하는 두꺼운부를 갖는 가변 두께의 게이트 산화물을 구비하고, 상기 가변 두께의 게이트 산화물은 단일의 폴리실리콘 게이트 아래에 형성되는 것을 특징으로 하는 메모리 장치.
  10. 청구항 9에 있어서,
    상기 액세스 트랜지스터의 두꺼운 게이트 산화물과 상기 가변 두께의 상기 게이트 산화물의 두꺼운부 아래의 채널 구역은 실질적으로 동일한 Vt 임플란트를 갖는 것을 특징으로 하는 메모리 장치.
  11. 청구항 1에 있어서,
    상기 액세스 트랜지스터의 두꺼운 게이트 산화물은 가변 두께의 게이트 산화물의 두꺼운부에 대응하고, 상기 안티-퓨즈 장치의 얇은 게이트 산화물은 상기 가변 두께의 게이트 산화물의 얇은부에 대응하며, 상기 가변 두께의 게이트 산화물은 단일의 폴리실리콘 게이트 아래에 형성되는 것을 특징으로 하는 메모리 장치.
  12. 청구항 11에 있어서,
    상기 안티-퓨즈 트랜지스터는 상기 액세스 트랜지스터 및 상기 코어 트랜지스터보다 낮은 문턱값 전압을 갖는 것을 특징으로 하는 메모리 장치.
  13. 메모리 장치 제조 방법으로서,
    n-타입과 p-타입 중 어느 한 타입인 제 1 웰을 메모리 어레이 회로 영역에 임플란트하는 단계;
    상기 제 1 웰과 동일한 타입의 제 2 웰을 코어 회로 영역에 임플란트하는 단계;
    액세스 트랜지스터용 제 1 산화물을 상기 메모리 어레이 회로 영역의 상기 제 1 웰에 형성하는 단계; 및
    상기 코어 회로 영역의 상기 제 2 웰에서의 코어 트랜지스터용 및 상기 메모리 어레이 회로 영역의 상기 제 1 웰에서의 안티-퓨즈 장치용 제 2 산화물을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 장치 제조 방법.
  14. 청구항 13에 있어서,
    상기 제 1 웰은 고 전압 웰이고, 상기 제 2 웰은 저 전압 웰인 것을 특징으로 하는 메모리 장치 제조 방법.
  15. 청구항 13에 있어서,
    상기 제 2 산화물을 동시에 형성하는 단계는 상기 안티-퓨즈 장치의 얇은 게이트 산화물에 대응하는 상기 제 2 산화물이 형성됨에 따라, 상기 제 1 산화물의 두께를 증가시키는 단계를 포함하는 것을 특징으로 하는 메모리 장치 제조 방법.
  16. 청구항 15에 있어서,
    상기 제 1 산화물의 두께를 증가시키는 단계는 상기 제 2 산화물을 기판면 상에 그리고 상기 제 1 산화물 상에 동시에 배치시키는 단계를 포함하고, 상기 제 1 산화물과 상기 제 2 산화물의 조합은 상기 액세스 트랜지스터의 두꺼운 게이트 산화물을 형성하는 것을 특징으로 하는 메모리 장치 제조 방법.
  17. 청구항 15에 있어서,
    상기 제 1 산화물의 두께를 증가시키는 단계는 상기 제 2 산화물을 기판면 상에 그리고 상기 제 1 산화물 아래에 동시에 열적으로 성장시키는 단계를 포함하고, 상기 제 1 산화물과 상기 제 2 산화물의 조합은 상기 액세스 트랜지스터의 두꺼운 게이트 산화물을 형성하는 것을 특징으로 하는 메모리 장치 제조 방법.
  18. 청구항 13에 있어서,
    상기 액세스 트랜지스터와 상기 안티-퓨즈 장치의 문턱값 전압을 조정하기 위하여, 상기 제 1 웰을 고 문턱값 전압 조정 임플란트에 노출시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치 제조 방법.
  19. 청구항 13에 있어서,
    고 문턱값 전압 조정 임플란트의 임플란테이션을 방지하기 위하여 상기 안티-퓨즈 장치에 대응하는 채널 구역을 마스크하면서, 상기 액세스 트랜지스터와 상기 안티-퓨즈 장치의 문턱값 전압을 조정하기 위하여, 상기 제 1 웰을 상기 고 문턱값 전압 조정 임플란트에 노출시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치 제조 방법.
  20. 청구항 13에 있어서,
    상기 안티-퓨즈 트랜지스터가 저 문턱값 전압 조정 임플란트에 노출되는 것을 방지하면서, 상기 코어 트랜지스터의 문턱값 전압을 조정하기 위해 상기 제 2 웰을 상기 저 문턱값 전압 조정 임플란트에 노출시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치 제조 방법.
  21. 청구항 16에 있어서,
    상기 제 1 웰을 임플란트하는 단계는 상기 제 1 웰을 인풋/아웃풋 회로 영역에 동시에 임플란트하는 단계를 포함하는 것을 특징으로 하는 메모리 장치 제조 방법.
  22. 청구항 21에 있어서,
    상기 제 1 산화물을 형성하는 단계는 인풋/아웃풋 트랜지스터의 상기 제 1 산화물을 상기 인풋/아웃풋 회로 영역의 상기 제 1 웰에서 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 장치 제조 방법.
  23. 청구항 22에 있어서,
    상기 제 1 산화물의 두께를 증가시키는 단계는 상기 제 2 산화물을 상기 인풋/아웃풋 트랜지스터의 상기 제 1 산화물에 배치시키는 단계를 포함하고, 상기 제 1 산화물과 상기 제 2 산화물의 조합은 상기 인풋/아웃풋 트랜지스터의 두꺼운 게이트 산화물을 형성하는 것을 특징으로 하는 메모리 장치 제조 방법.
  24. 청구항 22에 있어서,
    상기 노출시키는 단계는 상기 액세스 트랜지스터, 상기 안티-퓨즈 장치 및 상기 인풋/아웃풋 트랜지스터의 문턱값 전압을 조정하기 위하여, 상기 제 1 웰을 고 문턱값 전압 조정 임플란트에 노출시키는 단계를 포함하는 것을 특징으로 하는 메모리 장치 제조 방법.
  25. 청구항 24에 있어서,
    상기 코어 트랜지스터의 문턱값 전압을 조정하기 위하여, 상기 제 2 웰을 저 문턱값 전압 조정 임플란트에 노출시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치 제조 방법.
  26. 메모리 장치로서,
    메모리 어레이 회로 영역의 제 1 웰에 위치한 안티-퓨즈 메모리 셀;
    인풋/아웃풋 영역의 제 1 웰에 위치한 인풋/아웃풋 트랜지스터; 및
    코어 회로 영역의 제 2 웰에 위치한 코어 트랜지스터를 포함하고,
    상기 제 1 웰은 n-타입과 p-타입 중 한 타입이고,
    상기 제 2 웰은 상기 제 1 웰과 동일한 타입이지만, 상기 제 1 웰과 상이한 프로파일을 갖는 것을 특징으로 하는 메모리 장치.
  27. 제 26 항에 있어서,
    각각의 상기 안티-퓨즈 메모리 셀은 액세스 트랜지스터와 안티-퓨즈 장치를 포함하는 것을 특징으로 하는 메모리 장치.
  28. 청구항 27에 있어서,
    상기 액세스 트랜지스터와 상기 인풋/아웃풋 트랜지스터는 제 1 두께를 갖는 게이트 산화물을 구비하는 것을 특징으로 하는 메모리 장치.
  29. 청구항 28에 있어서,
    상기 안티-퓨즈 장치와 상기 코어 트랜지스터는 상기 제 1 두께보다 작은 제 2 두께를 갖는 게이트 산화물을 구비하는 것을 특징으로 하는 메모리 장치.
  30. 청구항 29에 있어서,
    상기 액세스 트랜지스터와 상기 인풋/아웃풋 트랜지스터는 제 1 문턱값 전압을 갖고, 상기 안티-퓨즈 장치는 상기 제 1 문턱값 전압보다 낮은 제 2 문턱값 전압을 갖고, 그리고 상기 코어 트랜지스터는 상기 제 1 문턱값 전압보다 낮고 상기 제 2 문턱값 전압과 상이한 제 3 문턱값 전압을 갖는 것을 특징으로 하는 메모리 장치.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8878291B2 (en) 2012-07-30 2014-11-04 SK Hynix Inc. Semiconductor device and method of fabricating the same
KR101523138B1 (ko) * 2013-09-04 2015-05-26 주식회사 동부하이텍 프로그램 가능한 메모리
US9196377B1 (en) 2014-09-16 2015-11-24 SK Hynix Inc. Anti-fuse type one-time programmable memory cell and anti-fuse type one-time programmable memory cell arrays
US10236249B2 (en) 2016-12-09 2019-03-19 Samsung Electronics Co., Ltd. Anti-fuse device and memory device including the same

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9123572B2 (en) * 2004-05-06 2015-09-01 Sidense Corporation Anti-fuse memory cell
US8933492B2 (en) * 2008-04-04 2015-01-13 Sidense Corp. Low VT antifuse device
JP2009267229A (ja) * 2008-04-28 2009-11-12 Elpida Memory Inc 半導体装置及びその製造方法
US8208312B1 (en) 2009-09-22 2012-06-26 Novocell Semiconductor, Inc. Non-volatile memory element integratable with standard CMOS circuitry
US8199590B1 (en) 2009-09-25 2012-06-12 Novocell Semiconductor, Inc. Multiple time programmable non-volatile memory element
US8134859B1 (en) 2009-09-25 2012-03-13 Novocell Semiconductor, Inc. Method of sensing a programmable non-volatile memory element
JP5590842B2 (ja) * 2009-09-29 2014-09-17 ルネサスエレクトロニクス株式会社 半導体記憶装置および半導体記憶装置の制御方法
US9129687B2 (en) 2009-10-30 2015-09-08 Sidense Corp. OTP memory cell having low current leakage
US8937357B2 (en) * 2010-03-01 2015-01-20 Broadcom Corporation One-time programmable semiconductor device
CN103050495B (zh) * 2011-10-14 2016-06-15 无锡华润上华科技有限公司 Otp存储单元及其制作方法
US8735986B2 (en) * 2011-12-06 2014-05-27 International Business Machines Corporation Forming structures on resistive substrates
US9842802B2 (en) 2012-06-29 2017-12-12 Qualcomm Incorporated Integrated circuit device featuring an antifuse and method of making same
US9502424B2 (en) 2012-06-29 2016-11-22 Qualcomm Incorporated Integrated circuit device featuring an antifuse and method of making same
KR20140058220A (ko) * 2012-11-06 2014-05-14 에스케이하이닉스 주식회사 반도체 소자의 안티퓨즈 및 그 제조 방법
US9917168B2 (en) 2013-06-27 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Metal oxide semiconductor field effect transistor having variable thickness gate dielectric
US20150129975A1 (en) 2013-11-13 2015-05-14 Globalfoundries Singapore Pte. Ltd. Multi-time programmable device
CN104681558B (zh) * 2013-12-03 2017-11-07 珠海创飞芯科技有限公司 Otp器件结构及其加工方法
CN104716171B (zh) * 2013-12-11 2018-07-06 中国科学院微电子研究所 半导体设置及其制造方法
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
CA2887223C (en) * 2014-04-03 2016-02-09 Sidense Corp. Anti-fuse memory cell
US9202815B1 (en) * 2014-06-20 2015-12-01 Infineon Technologies Ag Method for processing a carrier, a carrier, and a split gate field effect transistor structure
KR102358054B1 (ko) 2014-09-29 2022-02-04 삼성전자주식회사 일회적 프로그램 가능 메모리 셀들을 구비하는 메모리 장치
US9496048B2 (en) 2015-03-12 2016-11-15 Qualcomm Incorporated Differential one-time-programmable (OTP) memory array
CN107615391A (zh) 2015-04-12 2018-01-19 Neo半导体公司 Cmos反熔丝单元
KR20160125114A (ko) 2015-04-21 2016-10-31 에스케이하이닉스 주식회사 이-퓨즈를 구비하는 반도체장치 및 그 제조 방법
TWI606448B (zh) 2015-07-29 2017-11-21 國立交通大學 介電質熔絲型記憶電路及其操作方法
US9799662B2 (en) * 2015-08-18 2017-10-24 Ememory Technology Inc. Antifuse-type one time programming memory cell and array structure with same
US9673208B2 (en) * 2015-10-12 2017-06-06 Silicon Storage Technology, Inc. Method of forming memory array and logic devices
US10032783B2 (en) * 2015-10-30 2018-07-24 Globalfoundries Singapore Pte. Ltd. Integrated circuits having an anti-fuse device and methods of forming the same
US10014066B2 (en) * 2015-11-30 2018-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Anti-fuse cell structure including reading and programming devices with different gate dielectric thickness
US10163916B2 (en) * 2015-12-16 2018-12-25 NEO Semiconductor, Inc. Compact anti-fuse memory cell using CMOS process
US9773792B1 (en) * 2016-03-25 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. One-time programming cell
US9806084B1 (en) * 2016-06-06 2017-10-31 International Business Machines Corporation Anti-fuse with reduced programming voltage
KR102495452B1 (ko) 2016-06-29 2023-02-02 삼성전자주식회사 반도체 장치
US10032784B2 (en) * 2016-07-27 2018-07-24 Synopsys, Inc. One-time programmable bitcell with native anti-fuse
DE102016115939B4 (de) * 2016-08-26 2021-05-27 Infineon Technologies Ag Einmal programmierbare Speicherzelle und Speicheranordnung
US10395745B2 (en) 2016-10-21 2019-08-27 Synposys, Inc. One-time programmable bitcell with native anti-fuse
TWI704675B (zh) * 2016-10-31 2020-09-11 新加坡商馬維爾亞洲私人有限公司 製造具有優化的柵極氧化物厚度的記憶體器件
US10446562B1 (en) 2017-01-10 2019-10-15 Synopsys, Inc. One-time programmable bitcell with partially native select device
US9935014B1 (en) 2017-01-12 2018-04-03 International Business Machines Corporation Nanosheet transistors having different gate dielectric thicknesses on the same chip
US10090309B1 (en) * 2017-04-27 2018-10-02 Ememory Technology Inc. Nonvolatile memory cell capable of improving program performance
CN109585450B (zh) * 2017-09-28 2020-11-03 中芯国际集成电路制造(上海)有限公司 存储器及其形成方法
US10615166B2 (en) 2017-12-19 2020-04-07 International Business Machines Corporation Programmable device compatible with vertical transistor flow
CN109103189B (zh) * 2018-07-11 2021-08-24 上海华虹宏力半导体制造有限公司 由n型电容耦合晶体管构成的一次可编程器件
KR102606814B1 (ko) * 2018-12-28 2023-11-29 에스케이하이닉스 주식회사 안티 퓨즈를 구비한 반도체장치 및 그 제조 방법
US11296096B2 (en) * 2019-11-08 2022-04-05 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structure with hybrid junctions
US11217595B2 (en) * 2020-01-15 2022-01-04 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structure with hybrid device and hybrid junction for select transistor
TWI718861B (zh) * 2020-02-04 2021-02-11 億而得微電子股份有限公司 低電壓反熔絲元件
US11404426B2 (en) * 2020-02-04 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling trap formation to improve memory window in one-time program devices
US11158641B2 (en) * 2020-02-12 2021-10-26 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structures with hybrid devices and hybrid junctions
US11018143B1 (en) * 2020-03-12 2021-05-25 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structures with hybrid low-voltage devices
CN113496987B (zh) 2020-04-08 2024-03-29 长鑫存储技术有限公司 反熔丝器件及反熔丝单元
TWI744130B (zh) * 2020-12-09 2021-10-21 億而得微電子股份有限公司 低成本低電壓反熔絲陣列
US11984479B2 (en) 2021-02-17 2024-05-14 Analog Devices International Unlimited Company Hybrid field-effect transistor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196470A (ja) * 2000-01-13 2001-07-19 Sharp Corp 半導体装置の製造方法
US20060292754A1 (en) * 2005-06-28 2006-12-28 Min Won G Antifuse element and method of manufacture
JP2007536744A (ja) * 2004-05-06 2007-12-13 サイデンス コーポレーション 分割チャネルアンチヒューズアレイ構造

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7025A (en) * 1850-01-15 Buckle
US6029A (en) * 1849-01-16 Method of directing the scoops in dredging machines
JPH04323867A (ja) 1991-04-23 1992-11-13 Citizen Watch Co Ltd 半導体不揮発性メモリとその書き込み方法
US6798693B2 (en) * 2001-09-18 2004-09-28 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
WO2003025944A1 (en) * 2001-09-18 2003-03-27 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
JP2003258118A (ja) * 2002-03-06 2003-09-12 Seiko Epson Corp 半導体装置
US7755162B2 (en) * 2004-05-06 2010-07-13 Sidense Corp. Anti-fuse memory cell
US7205201B2 (en) * 2004-08-09 2007-04-17 System General Corp. CMOS compatible process with different-voltage devices
US7280425B2 (en) * 2005-09-30 2007-10-09 Intel Corporation Dual gate oxide one time programmable (OTP) antifuse cell
US8933492B2 (en) * 2008-04-04 2015-01-13 Sidense Corp. Low VT antifuse device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196470A (ja) * 2000-01-13 2001-07-19 Sharp Corp 半導体装置の製造方法
JP2007536744A (ja) * 2004-05-06 2007-12-13 サイデンス コーポレーション 分割チャネルアンチヒューズアレイ構造
US20060292754A1 (en) * 2005-06-28 2006-12-28 Min Won G Antifuse element and method of manufacture

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8878291B2 (en) 2012-07-30 2014-11-04 SK Hynix Inc. Semiconductor device and method of fabricating the same
KR101523138B1 (ko) * 2013-09-04 2015-05-26 주식회사 동부하이텍 프로그램 가능한 메모리
US9196377B1 (en) 2014-09-16 2015-11-24 SK Hynix Inc. Anti-fuse type one-time programmable memory cell and anti-fuse type one-time programmable memory cell arrays
US10236249B2 (en) 2016-12-09 2019-03-19 Samsung Electronics Co., Ltd. Anti-fuse device and memory device including the same
US10615118B2 (en) 2016-12-09 2020-04-07 Samsung Electronics Co., Ltd. Anti-fuse device, memory device including the same and semiconductor device comprising an anti-fuse device

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