TWI744130B - 低成本低電壓反熔絲陣列 - Google Patents

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Abstract

一種低成本低電壓反熔絲陣列，其包含複數子記憶體陣列，在每一子記憶體陣列中，所有反熔絲記憶晶胞之反熔絲電晶體具有和其他反熔絲電晶體共用的反熔絲閘極，這些反熔絲記憶晶胞兩兩並排配置於相鄰的兩位元線之間，同排的反熔絲記憶晶胞連接到不同位元線，而所有的反熔絲記憶晶胞連接到相同選擇線，並分別連接到不同字線。本發明利用源極接點共用的配置方式，可達到穩固源極架構及縮小整體佈局面積，同時，可使用最少的控制電壓種類而減少漏電流。

Description

低成本低電壓反熔絲陣列
本發明係有關一種反熔絲電晶體，特別是關於一種低成本低電壓反熔絲陣列。
反熔絲電晶體主要是以電容方式在兩個導體間加入介電層，寫入時在兩端導體各加一偏壓使該介電層崩潰而擊穿，寫入後反熔絲的電阻值會下降。隨著積體電路的高速發展，元件尺寸日益縮小，近年來已發展出使用MOS元件製作反熔絲電晶體，其寫入方式是以閘極介電層崩潰機制為主。由於反熔絲電晶體基於閘極介電層的破裂以形成永久的導電路徑，其侷限在於必須施加足以使閘極介電層崩潰的電壓。然而，傳統的反熔絲電晶體中，反熔絲閘極於閘極介電層上方的交界處多呈平坦表面，其電荷密度會均勻分佈，為了達成擊穿閘極介電層的目的，因此需要高電壓，相對也需要較高電流，且造成較大的元件面積。
本案申請人已提出一種低電壓反熔絲元件及陣列，即台灣專利申請號第109103372號。請參照第1圖，每一反熔絲記憶晶胞1的反熔絲閘極2設計成是由四個閘極介電層3所共用，使得反熔絲閘極2與閘極介電層3的交界處形成有尖角，藉以利用尖端放電原理而降低擊穿電壓，減少電流消耗，同時可縮小元件面積。當進行寫入操作時，將選擇線SL1或SL2接地，來選擇陣列中上排或下排的反熔絲記憶晶胞1，施加低壓於位元線BL1，並提供低壓於字線WL1或WL2，來選擇陣列中一排中特定的一個反熔絲記憶晶胞1，以擊穿閘極介電層3。然而，此反熔絲陣列選取反熔絲記憶晶胞1來予以寫入時，其他未選取的反熔絲記憶晶胞容易受到選取偏壓影響，可能導致漏電流會經由位元線BL1流到未選取的反熔絲記憶晶胞，且這樣的源極架構不夠穩定，進而提高成本需求。
鑒於以上的問題，本發明的主要目的在於提供一種低成本低電壓反熔絲陣列，其係利用源極接點共用的配置方式，來減少晶胞面積，穩固源極架構，進而降低成本；同時，本發明更可減少控制電壓種類，避免漏電流的發生。
因此，為達上述目的，本發明提供一種低成本低電壓反熔絲電晶體，包含複數條平行之位元線、字線與選擇線，此些位元線包含相鄰的第一位元線和第二位元線，且字線與位元線互相垂直，並包含第一字線、第二字線、第三字線與第四字線，選擇線與字線互相平行，並包含第一選擇線。另有複數子記憶體陣列，每一子記憶體陣列包含第一、第二、第三、第四反熔絲記憶晶胞。第一反熔絲記憶晶胞連接第一字線、第一選擇線與第一位元線；第二反熔絲記憶晶胞連接第二字線、第一選擇線與第二位元線，第一、第二反熔絲記憶晶胞在水平方向上彼此相鄰；第三反熔絲記憶晶胞連接第三字線、第一選擇線與第一位元線，第三、第一反熔絲記憶晶胞在垂直方向上彼此相鄰；而第四反熔絲記憶晶胞連接第四字線、選擇線與第二位元線，第四反熔絲記憶晶胞位於第三反熔絲記憶晶胞的水平方向與第二反熔絲記憶晶胞的垂直方向之交叉點，且第一、第二、第三與第四反熔絲記憶晶胞位於第一位元線和第二位元線之間。
其中，第一、第二、第三與第四反熔絲記憶晶胞皆具有一反熔絲電晶體，反熔絲電晶體之第一閘極介電層僅有一個角落與反熔絲閘極重疊，在一實施例中，反熔絲電晶體之反熔絲閘極的四個角落分別與不同的第一閘極介電層的一個角落重疊，使得反熔絲閘極被四個第一閘極介電層所共用，具體而言，反熔絲閘極與每個第一閘極介電層重疊的角落形成有尖角，進行操作時，是藉由電荷於尖角處的密度較高，以降低擊穿電壓，而可降低程式化反熔絲記憶晶胞的電流需求，同時可縮小元件面積。
底下藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
請參閱第2圖，本發明之實施例所提供的低成本低電壓反熔絲陣列包含複數條平行之位元線10，此些位元線10包含位元線BL1～BL3，其中位元線BL1定義為第一位元線12，位元線BL2定義為第二位元線14。另有與位元線10互相垂直的複數條平行之字線20，其包含字線WL1～WL8，其中字線WL1、WL2、WL3、WL4分別定義為第一字線22、第二字線24、第三字線26、第四字線28。與字線20互相平行的有複數條平行之選擇線30，其包含選擇線SL1、SL2，其中選擇線SL1定義為第一選擇線32。上述位元線10、字線20與選擇線30會連接複數子記憶體陣列40，如圖所示為2*2矩陣排列的4個子記憶體陣列40，每一子記憶體陣列40連接四字線20、一選擇線30與二位元線10。由於每一子記憶體陣列40與字線20、選擇線30、位元線10的連接關係極為相近，以下就相同處陳述之。
請參閱第3圖，每一子記憶體陣列40包含第一、第二、第三、第四反熔絲記憶晶胞42、44、46、48，並位於第一位元線12與第二位元線14之間。第一反熔絲記憶晶胞42連接第一字線22、第一選擇線32與第一位元線12。第二反熔絲記憶晶胞44連接第二字線24、第一選擇線32與第二位元線14，第一、第二反熔絲記憶晶胞42、44在水平方向上彼此相鄰，即，位於同一排。第三反熔絲記憶晶胞46連接第三字線26、第一選擇線32與第一位元線12，第三、第一反熔絲記憶晶胞46、42在垂直方向上彼此相鄰，即，位於同一列。而第四反熔絲記憶晶胞48連接第四字線28、第一選擇線32與第二位元線14，且第四反熔絲記憶晶胞48位於第三反熔絲記憶晶胞46的水平方向與第二反熔絲記憶晶胞44的垂直方向之交叉點，即，第四反熔絲記憶晶胞48與第三反熔絲記憶晶胞46位於同一排，而與第二反熔絲記憶晶胞44位於同一列。
由於第一、第二反熔絲記憶晶胞42、44與第三、第四反熔絲記憶晶胞46、48沿著第一選擇線32對稱配置，又皆連接第一選擇線32，因此可於第一選擇線32共用源極接點，且彼此連接，相較於分別連接不同選擇線的配置方式，可達到穩固源極架構及縮小整體佈局面積。
進一步說明，第一反熔絲記憶晶胞42包含反熔絲電晶體100以及串聯於反熔絲電晶體100外側的選擇電晶體200。反熔絲電晶體100具有第一閘極介電層104，第一閘極介電層104設置在基底102上並和其他第一閘極介電層104共用一個反熔絲閘極106，使得第一閘極介電層106僅有一個角落與反熔絲閘極106重疊。反熔絲閘極106連接至第一位元線12。第一離子摻雜區（圖中未示）連接至第一選擇線32。選擇電晶體200的選擇閘極206連接至第一字線22，且第二離子摻雜區（圖中未示）連接至第一選擇線32。
第二反熔絲記憶晶胞44包含反熔絲電晶體100’以及串聯於反熔絲電晶體100’外側的選擇電晶體200’。反熔絲電晶體100’具有第一閘極介電層104’，第一閘極介電層104’設置在基底102上並和其他第一閘極介電層共用一個反熔絲閘極，使得第一閘極介電層104’僅有一個角落與反熔絲閘極106’重疊。反熔絲閘極106’連接至第二位元線14。第一離子摻雜區（圖中未示）連接至第一選擇線32。選擇電晶體200’的選擇閘極206’連接至第二字線24，且第二離子摻雜區（圖中未示）連接至第一選擇線32。
第三反熔絲記憶晶胞46包含反熔絲電晶體100’’以及串聯於反熔絲電晶體100’’外側的選擇電晶體200’’。反熔絲電晶體100’’具有第一閘極介電層104’’，第一閘極介電層104’’設置在基底102上並和其他第一閘極介電層共用一個反熔絲閘極106’’，使得第一閘極介電層104’’僅有一個角落與反熔絲閘極106’’重疊。反熔絲閘極106’’連接至第一位元線12。第一離子摻雜區（圖中未示）連接至第一選擇線32。選擇電晶體200’’的選擇閘極206’’連接至第三字線26，且第二離子摻雜區（圖中未示）連接至第一選擇線32。
第四反熔絲記憶晶胞48包含反熔絲電晶體100’’’以及串聯於反熔絲電晶體100’’’外側的選擇電晶體200’’’。反熔絲電晶體100’’’具有第一閘極介電層104’’’，第一閘極介電層104’’’設置在基底102上並和其他第一閘極介電層共用一個反熔絲閘極106’’’，使得第一閘極介電層104’’’僅有一個角落與反熔絲閘極106’’’重疊。反熔絲閘極106’’’連接至第二位元線14。第一離子摻雜區（圖中未示）連接至第一選擇線32。選擇電晶體200’’’的選擇閘極206’’’連接至第四字線28，且第二離子摻雜區（圖中未示）連接至第一選擇線32。
本發明中，第一、第二、第三、第四反熔絲記憶晶胞42、44、46、48分別具有與其他反熔絲記憶晶胞共用的反熔絲閘極106、106’、106’’和106’’’。如第2圖所示，反熔絲閘極106’’’的四個角落分別與四個不同的第一閘極介電層的一個角落重疊，也就是由行列相鄰的四個反熔絲記憶晶胞（在本發明的定義中，四個反熔絲記憶晶胞分別屬於不同的子記憶體陣列40）來共用一個反熔絲閘極106’’’。進一步而言，本實施例之反熔絲閘極106、106’、106’’和106’’’的四個角落於不同的第一閘極介電層上方的形狀分別形成一尖角108，尖角108的角度θ（見第3圖）較佳為小於或等於90度；在實務上，每個角落所形成之尖角108的數量至少為一個，較佳的數量為一個，亦可設計為多個尖角108，且尖角108的尺寸不予以限制，可根據預設寫入電壓與第一閘極介電層的厚度而適當地選擇。如第5圖所示，即為反熔絲閘極106’’’的另一種實施態樣，反熔絲閘極106’’’的四個角落之形狀分別形成有往外突出之延伸部120，此延伸部120具有兩尖角108，且每個尖角108的角度θ較佳為小於或等於90度。本發明利用共用反熔絲閘極的配置方式，可減少反熔絲閘極面積，達到縮小元件尺寸的效果。
接著說明第一、第二、第三、第四反熔絲記憶晶胞42、44、46、48的詳細構造，由於每一反熔絲記憶晶胞的剖視結構大致相同，在此僅以第一反熔絲記憶晶胞42為代表。如第4圖所示，反熔絲電晶體100及與其串聯的選擇電晶體200具有設置在基底102上之井區124。反熔絲電晶體100包括第一閘極介電層104、共用的反熔絲閘極106、側壁間隔物110、第一離子摻雜區112以及通道區114。其中，第一閘極介電層104形成於井區124上，反熔絲閘極106設置於第一閘極介電層104的一個角落上，側壁間隔物110形成於反熔絲閘極106的外側，第一離子摻雜區112形成於第一閘極介電層104之一側的井區124中，並可具有鄰近第一閘極介電層104之垂直邊緣的輕微摻雜（LDD）區116。選擇電晶體200包括第二閘極介電層204、選擇閘極206、側壁間隔物210、第二離子摻雜區212以及通道區214。其中，第二閘極介電層204設置於井區124上，且第二閘極介電層204與第一閘極介電層104連接，選擇閘極206覆蓋第二閘極介電層204，其兩側具有側壁間隔物210，第一離子摻雜區112形成於第二閘極介電層204之一側，第二離子摻雜區212形成於第二閘極介電層204之另一側，也就是位於第二閘極介電層204遠離第一離子摻雜區112之一側的井區124中。第二離子摻雜區212可具有鄰近於第二閘極介電層204之垂直邊緣的輕微摻雜（LDD）區216。第一離子摻雜區112和第二離子摻雜區212可摻雜同型之離子，第一離子摻雜區112和井區124摻雜不同型之離子，且可為不同摻雜濃度，取決於所欲操作電壓。
本實施例中，基底102可為P型半導體基底或N型半導體基底；當基底102為P型半導體基底，則第一離子摻雜區112和第二離子摻雜區212為N型摻雜區，井區124為P型摻雜區，當基底102為N型半導體基底，則第一離子摻雜區112和第二離子摻雜區212為P型摻雜區，井區124為N型摻雜區。第一閘極介電層104為具有在反熔絲閘極106之下相對較薄且大致上為均勻厚度的閘極氧化物，其材料可選自氧化物層、氮化物層、氧氮化物層、金屬氧化物層及其組合。上述實施例之每一反熔絲記憶晶胞可以任何標準CMOS程序製造，諸如側壁間隔物之形成、輕微摻雜（LDD）與閘極矽化。第二閘極介電層204係於形成第一閘極介電層108的相同時間形成，因此，第二閘極介電層204及第一閘極介電層104具有實質上相同之組成，且可具有相同或不同厚度。
當進行寫入操作時，將第一選擇線32接地，施加低壓於第一位元線12或第二位元線14，來選取子記憶體陣列40中右列的反熔絲記憶晶胞44、48或左列的反熔絲記憶晶胞42、46，並提供低壓於第一字線22、第二字線24、第三字線26或第四字線28，來選取子記憶體陣列40中一列中特定的一個反熔絲記憶晶胞，以達到擊穿第一閘極介電層104。舉例來說，將第一選擇線32接地，施加低壓於第二位元線14，並施加低壓於第二字線24，則第二反熔絲記憶晶胞44係作為選取記憶晶胞來被寫入。
本發明利用字線取代選擇線來選取寫入的反熔絲記憶晶胞，使得其他反熔絲記憶晶胞不受選取偏壓影響，而減少漏電流的發生。同時，本發明藉由尖端放電的原理，反熔絲閘極的每個角落具有尖角，由於尖角處的電荷大量集中，電場較強，使得尖角處下方所對應的第一閘極介電層之一部分崩潰所需的寫入電壓降低，更容易被擊穿，並能縮短寫入時間。
綜上所述，根據本發明所提供之低成本低電壓反熔絲陣列，係基於共用反熔絲閘極的架構下，將陣列中的多個反熔絲記憶晶胞皆連接相同選擇線，並連接不同字線，以利用源極接點共用的方式，實現穩固的源極架構，並縮小整體佈局面積，同時，可使用最少的控制電壓，減少漏電流發生，達到降低製造成本。
以上所述係藉由實施例說明本發明之特點，其目的在使熟習該技術者能暸解本發明之內容並據以實施，而非限定本發明之專利範圍，故，凡其他未脫離本發明所揭示之精神所完成之等效修飾或修改，仍應包含在以下所述之申請專利範圍中。
1:反熔絲記憶晶胞 2:反熔絲閘極 3:閘極介電層 10:位元線 12:第一位元線 14:第二位元線 20:字線 22:第一字線 24:第二字線 26:第三字線 28:第四字線 30:選擇線 32:第一選擇線 40:反熔絲電晶體 42:第一反熔絲記憶晶胞 44:第二反熔絲記憶晶胞 46:第三反熔絲記憶晶胞 48:第四反熔絲記憶晶胞 100、100’、100’’、100’’’:反熔絲電晶體 102:基底 104、104’、104’’、104’’’:第一閘極介電層 106、106’、106’’、106’’’:反熔絲閘極 108:尖角 110:側壁間隔物 112:第一離子摻雜區 114:通道區 116:LDD區 120:延伸部 124:井區 200、200’、200’’、200’’’:選擇電晶體 204:第二閘極介電層 206、206’、206’’、206’’’:選擇閘極 210:側壁間隔物 212:第二離子摻雜區 214:通道區 216:LDD區 θ:角度 BL1～BL3:位元線 WL1～WL8:字線 SL1～SL2:選擇線
第1圖為先前技術之一種反熔絲陣列的平面佈局。 第2圖為本發明之實施例的低成本低電壓反熔絲陣列的平面佈局。 第3圖為本發明之實施例的子記憶體陣列的平面佈局。 第4圖為本發明之實施例的反熔絲記憶晶胞的結構剖視圖。 第5圖為本發明之實施例的反熔絲閘極的另一種實施態樣。
12:第一位元線
14:第二位元線
22:第一字線
24:第二字線
26:第三字線
28:第四字線
32:第一選擇線
40:反熔絲電晶體
42:第一反熔絲記憶晶胞
44:第二反熔絲記憶晶胞
46:第三反熔絲記憶晶胞
48:第四反熔絲記憶晶胞
100、100’、100”、100''':反熔絲電晶體
102:基底
104、104’、104”、104''':第一閘極介電層
106、106’、106”、106''':反熔絲閘極
108:尖角
200、200’、200”、200''':選擇電晶體
206、206’、206”、206''':選擇閘極
θ:角度
BL1~BL2:位元線
WL1~WL4:字線
SL1:選擇線

Claims (11)

  1. 一種低成本低電壓反熔絲陣列，包含：複數條平行之位元線，包含相鄰的一第一位元線和一第二位元線；複數條平行之字線，係與該些位元線互相垂直，並包含一第一字線、一第二字線、一第三字線與一第四字線；複數條平行之選擇線，係與該些字線互相平行，並包含一第一選擇線；複數子記憶體陣列，每一該子記憶體陣列包含：一第一反熔絲記憶晶胞，係連接該第一字線、該第一選擇線與該第一位元線；一第二反熔絲記憶晶胞，係連接該第二字線、該第一選擇線與該第二位元線，該第一、第二反熔絲記憶晶胞係在水平方向上彼此相鄰；一第三反熔絲記憶晶胞，係連接該第三字線、該第一選擇線與該第一位元線，該第三、第一反熔絲記憶晶胞係在垂直方向上彼此相鄰；及一第四反熔絲記憶晶胞，係連接該第四字線、該第一選擇線與該第二位元線，該第四反熔絲記憶晶胞位於該第三反熔絲記憶晶胞的水平方向與該第二反熔絲記憶晶胞的垂直方向之交叉點，且該第一、第二、第三與第四反熔絲記憶晶胞係位於該第一位元線和該第二位元線之間；其中，該第一、第二、第三與第四反熔絲記憶晶胞皆具有一反熔絲電晶體，該反熔絲電晶體之一第一閘極介電層僅有一個角落與一反熔絲閘極重疊。
  2. 如請求項1所述之低成本低電壓反熔絲陣列，其中該反熔絲閘極的四個角落係分別與不同之第一閘極介電層的一個角落重疊。
  3. 如請求項2所述之低成本低電壓反熔絲陣列，其中該反熔絲閘極的該四個角落分別形成至少一尖角，該尖角小於或等於90度。
  4. 如請求項3所述之低成本低電壓反熔絲陣列，其中該反熔絲閘極的該四個角落分別形成一延伸部，該延伸部具有兩尖角。
  5. 如請求項1所述之低成本低電壓反熔絲陣列，其中該第一反熔絲記憶晶胞具有該反熔絲電晶體與一選擇電晶體，該反熔絲電晶體包含：該反熔絲閘極，設置於一基底上，並連接至該第一位元線；該第一閘極介電層，設置於該反熔絲閘極和該基底之間；及一第一離子摻雜區，設置在該第一閘極介電層一側的該基底中，並連接至該第一選擇線；該選擇電晶體包含：一選擇閘極，設置於該基底上，並連接至該第一字線；一第二閘極介電層，設置於該選擇閘極和該基底之間；及一第二離子摻雜區，設置在該第二閘極介電層遠離該第一離子摻雜區之一側的該基底中，並連接至該第一選擇線，該第二離子摻雜區係與該第一離子摻雜區摻雜同型之離子。
  6. 如請求項1所述之低成本低電壓反熔絲陣列，其中該第二反熔絲記憶晶胞具有該反熔絲電晶體與一選擇電晶體，該反熔絲電晶體包含：該反熔絲閘極，設置於一基底上，並連接至該第二位元線；該第一閘極介電層，設置於該反熔絲閘極和該基底之間；及一第一離子摻雜區，設置在該第一閘極介電層一側的該基底中，並連接至該第一選擇線； 該選擇電晶體包含：一選擇閘極，設置於該基底上，並連接至該第二字線；一第二閘極介電層，設置於該選擇閘極和該基底之間；及一第二離子摻雜區，設置在該第二閘極介電層遠離該第一離子摻雜區之一側的該基底中，並連接至該第一選擇線，該第二離子摻雜區係與該第一離子摻雜區摻雜同型之離子。
  7. 如請求項1所述之低成本低電壓反熔絲陣列，其中該第三反熔絲記憶晶胞具有該反熔絲電晶體與一選擇電晶體，該反熔絲電晶體包含：該反熔絲閘極，設置於一基底上，並連接至該第一位元線；該第一閘極介電層，設置於該反熔絲閘極和該基底之間；及一第一離子摻雜區，設置在該第一閘極介電層一側的該基底中，並連接至該第一選擇線；該選擇電晶體包含：一選擇閘極，設置於該基底上，並連接至該第三字線；一第二閘極介電層，設置於該選擇閘極和該基底之間；及一第二離子摻雜區，設置在該第二閘極介電層遠離該第一離子摻雜區之一側的該基底中，並連接至該第一選擇線，該第二離子摻雜區係與該第一離子摻雜區摻雜同型之離子。
  8. 如請求項1所述之低成本低電壓反熔絲陣列，其中該第四反熔絲記憶晶胞具有該反熔絲電晶體與一選擇電晶體，該反熔絲電晶體包含：該反熔絲閘極，設置於一基底上，並連接至該第二位元線；該第一閘極介電層，設置於該反熔絲閘極和該基底之間；及 一第一離子摻雜區，設置在該第一閘極介電層一側的該基底中，並連接至該第一選擇線；該選擇電晶體包含：一選擇閘極，設置於該基底上，並連接至該第四字線；一第二閘極介電層，設置於該選擇閘極和該基底之間；及一第二離子摻雜區，設置在該第二閘極介電層遠離該第一離子摻雜區之一側的該基底中，並連接至該第一選擇線，該第二離子摻雜區係與該第一離子摻雜區摻雜同型之離子。
  9. 如請求項5至8中任一項所述之低成本低電壓反熔絲陣列，其中該基底為P型半導體基底，則該些離子摻雜區為N型摻雜區。
  10. 如請求項5至8中任一項所述之低成本低電壓反熔絲陣列，其中該基底為N型半導體基底，則該些離子摻雜區為P型摻雜區。
  11. 如請求項5至8中任一項所述之低成本低電壓反熔絲陣列，更包含一井區，設置於該基底內並位於該第一離子摻雜區下方，該井區係與該第一離子摻雜區摻雜不同型之離子。
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