TWI502722B - 改善讀取特性的反熔絲單次可程式記憶胞及記憶體的操作方法 - Google Patents
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Description
本發明是有關於一種記憶體及其的操作方法，且特別是有關於一種改善讀取特性的反熔絲單次可程式記憶胞及記憶體的操作方法。
非揮發性記憶體是一種能在切斷電源後繼續保存記憶體內資料的記憶體，並可分成唯讀記憶體(read only memory,ROM)、單次可程式化記憶體(one time programmable memory,OTP memory)以及可重覆讀寫記憶體。此外，隨著半導體記憶體技術的成熟，非揮發性記憶體已可以整合至與互補式金氧半導體(complementary metal oxide semiconductor,CMOS)元件相容的製程下。
如上述之單次可程式化記憶體而言，其可類分為熔絲型(fuse type)以及反熔絲型(anti-fuse type)。熔絲型單次可程式化記憶體在未程式化之狀態下為短路，程式化後則為斷路。反之，反熔
絲型單次可程式化記憶體則是在未程式化前為斷路，程式化後為短路。此外，基於CMOS製程技術中之MOS元件的特性，反熔絲型單次可程式化記憶體較適於整合在CMOS製程技術中。
此外，單次可程式化記憶體單元基於閘極氧化層的破裂(rupture)以形成永久導電的路徑。導電通道的形成位置隨機分布，會使讀取數據判斷不易。
本發明提供一種改善讀取特性的反熔絲單次可程式唯讀記憶胞，可以避免反熔絲層的破裂位置處於使反熔絲閘極與基底直接接觸之處，而能夠改善讀取特性。
本發明提供一種記憶體的操作方法，可利用較低的電壓進行讀取、降低抑制程式化電流(PGM inhibit current)以及減少選擇閘極的閘極引發汲極漏電流(GIDL)。
本發明的改善讀取特性的反熔絲單次可程式唯讀記憶胞，包括：第一反熔絲單元及第二反熔絲單元、選擇電晶體以及井區。第一反熔絲單元及第二反熔絲單元設置於具有第一導電型的基底上。第一反熔絲單元包括依序設置於基底上的第一反熔絲層與第一反熔絲閘極。第二反熔絲單元包括依序設置於基底上的第二反熔絲層與第二反熔絲閘極。選擇電晶體，設置基底上，包括選擇閘極、閘極介電層、第一摻雜區與第二摻雜區。選擇閘極設置於基底上。閘極介電層設置於選擇閘極與基底之間。第一摻
雜區與第二摻雜區，具有第二導電型，並分別設置於選擇閘極兩側的基底中，其中第二摻雜區位在第一反熔絲單元及第二反熔絲單元周圍的基底中。井區具有第二導電型，設置於第一反熔絲單元及第二反熔絲單元下方的基底中，並連接第二摻雜區。
在本發明的一實施例中，上述第一反熔絲層、第二反熔絲層與閘極介電層之厚度相同。
在本發明的一實施例中，上述選擇電晶體包括輸入輸出金氧半導體(I/O MOS)電晶體。
在本發明的一實施例中，上述選擇電晶體包括核心金氧半導體(core MOS)電晶體。
在本發明的一實施例中，上述選擇電晶體包括雙擴散金氧半導體(DMOS)電晶體。
在本發明的一實施例中，上述第一導電型為P型及N型之其中之一個，上述第二導電型為P型及N型之其中之另一個。
在本發明的一實施例中，上述井區的一部分延伸至位於選擇閘極下方。
本發明的記憶胞的操作方法，記憶胞包括設置於基底上的選擇電晶體、分別串接選擇電晶體的第一反熔絲單元及第二反熔絲單元以及井區，其中電晶體包括選擇閘極、第一摻雜區與第二摻雜區；第二摻雜區位在第一反熔絲單元及第二反熔絲單元周圍的基底中，第一反熔絲單元包括第一反熔絲層與第一反熔絲閘極，第二反熔絲單元包括第二反熔絲層與第二反熔絲閘極；井區
設置於第一反熔絲單元及第二反熔絲單元下方的基底中，連接第二摻雜區，且井區的導電型與第二摻雜區相同，方法包括：在程式化操作時，於選擇閘極施加第一電壓，於第一摻雜區施加第二電壓，於第一反熔絲閘極與第二反熔絲閘極施加第三電壓，其中第一電壓足以打開選擇電晶體的通道，第二電壓與第三電壓的電壓差足以使第一反熔絲層及第二反熔絲層破裂。
在本發明的一實施例中，上述記憶胞的操作方法，更包括：在讀取操作時，於選擇閘極施加第四電壓，於第一反熔絲閘極與第二反熔絲閘極施加第五電壓，其中第四電壓足以打開選擇電晶體的通道，可藉由從第一摻雜區偵測記憶體之通道電流大小來判斷儲存於記憶胞中的數位資訊。
在本發明的一實施例中，上述記憶胞的操作方法，更包括：在讀取操作時，於選擇閘極施加第六電壓，於第一摻雜區施加第七電壓，其中第六電壓足以打開選擇電晶體的通道，可藉由從第一反熔絲閘極與第二反熔絲閘極偵測記憶胞之通道電流大小來判斷儲存於記憶胞中的數位資訊。
本發明的記憶體的操作方法，記憶體包括：多個記憶胞，排列成一陣列，各個記憶胞包括設置於基底上的選擇電晶體、分別串接選擇電晶體的第一反熔絲單元及第二反熔絲單元以及井區，其中選擇電晶體包括選擇閘極、第一摻雜區與第二摻雜區，第二摻雜區位在第一反熔絲單元及第二反熔絲單元周圍的基底中，第一反熔絲單元包括第一反熔絲層與第一反熔絲閘極，第二
反熔絲單元包括第二反熔絲層與第二反熔絲閘極，井區設置於第一反熔絲單元及第二反熔絲單元下方的基底中並連接第二摻雜區，且井區的導電型與第二摻雜區相同；多條選擇閘極線，分別連接同一行的多個記憶胞的選擇閘極；多條第一反熔絲閘極線，分別連接同一行的多個記憶胞的第一反熔絲閘極；多條第二反熔絲閘極線，分別連接同一行的多個記憶胞的第二反熔絲閘極；多條位元線，分別連接同一列的多個記憶胞的第一摻雜區，記憶體的操作方法包括：在程式化操作時，於選定記憶胞所耦接的選擇閘極線施加第一電壓，於選定記憶胞所耦接的位元線施加第二電壓，於選定記憶胞所耦接的第一反熔絲閘極線與第二反熔絲閘極線施加第三電壓，其中第一電壓足以打開選定記憶胞的選擇電晶體的通道，第二電壓與第三電壓的電壓差足以使選定記憶胞的第一反熔絲層及第二反熔絲層破裂。
在本發明的一實施例中，上述記憶體的操作方法，更包括：在讀取操作時，於選定記憶胞所耦接的選擇閘極線施加第四電壓，於選定記憶胞所耦接的第一反熔絲閘極線與第二反熔絲閘極線施加第五電壓，其中第四電壓足以打開選定記憶胞的選擇電晶體的通道，可藉由從選定記憶胞所耦接的位元線偵測選定記憶胞之通道電流大小來判斷儲存於選定記憶胞中的數位資訊。
在本發明的一實施例中，上述記憶體的操作方法，更包括：在讀取操作時，於選定記憶胞所耦接的選擇閘極線施加第六電壓，於選定記憶胞所耦接的位元線施加第七電壓，其中第六電
壓足以打開選定記憶胞的選擇電晶體的通道，可藉由從選定記憶胞所耦接的第一反熔絲閘極線與第二反熔絲閘極線偵測選定記憶胞之通道電流大小來判斷儲存於選定記憶胞中的數位資訊。
基於上述，在本發明的改善讀取特性的反熔絲單次可程式唯讀記憶胞及記憶體的操作方法中，在反熔絲單元下方的基底中設置井區，利用井區連接摻雜區，其中井區與摻雜區的導電型態相同，能夠改善讀取特性。藉此，在對反熔絲記憶胞進行讀取操作時，可利用較低的電壓進行讀取；在對反熔絲記憶胞進行程式化操作時，可以降低抑制程式化電流(PGM inhibit current)；在抑制程式化時也可以減少選擇閘極的閘極引發汲極漏電流(GIDL)。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100‧‧‧記憶胞
102‧‧‧井區
104‧‧‧第一摻雜區
106‧‧‧第二摻雜區
108‧‧‧第三摻雜區
110‧‧‧選擇閘極
112‧‧‧第一閘極
114‧‧‧第二閘極
116‧‧‧絕緣層
118‧‧‧主動區
120‧‧‧接觸插塞
126‧‧‧導電路徑
128‧‧‧第一通道區
130‧‧‧第二通道區
132‧‧‧第一電流
200‧‧‧反熔絲記憶胞
202‧‧‧基底
204‧‧‧隔離結構
206a、206b‧‧‧反熔絲單元
208‧‧‧選擇電晶體
210、210a‧‧‧井區
212a、212b‧‧‧反熔絲層
214a、214b‧‧‧反熔絲閘極
216‧‧‧選擇閘極
218‧‧‧閘極介電層
220、222、226、D‧‧‧摻雜區
224、W‧‧‧井區
228‧‧‧間隙壁
M1~M4‧‧‧記憶胞
SG1~SG2‧‧‧選擇閘極線
AFL1~AFL4‧‧‧反熔絲閘極線
BL1~BL2‧‧‧位元線
圖1A係為本發明的一實施例的反熔絲記憶胞的上視圖。
圖1B繪示為程式化操作時反熔絲記憶胞沿著圖1A中的A-A’線剖面示意圖。
圖1C繪示為讀取操作時反熔絲記憶胞沿著圖1A中的A-A’線剖面示意圖。
圖2A所繪示為本發明之一較佳實施例之記憶胞的上視圖。
圖2B所繪示為本發明之一較佳實施例之圖2A中之記憶胞的沿A-A’線的剖面圖。
圖2C所繪示為本發明之另一較佳實施例之圖2A中之記憶胞的沿B-B’線的剖面圖。
圖3A所繪示為本發明之另一實施例之反熔絲記憶胞的上視圖。
圖3B所繪示為本發明之一較佳實施例之圖3A中之記憶胞的沿A-A’線的剖面圖。
圖4A及圖4B所繪示為反熔絲單元的剖面圖。
圖5所繪示為本發明之一較佳實施例之反熔絲記憶胞陣列的電路簡圖。
圖6A繪示為對記憶體陣列進行程式化操作之一實例的示意圖。
圖6B所繪示為進行程式化操作時選定記憶胞M1剖面示意圖。
圖7A繪示為對記憶體陣列進行讀取操作之一實例的示意圖。
圖7B所繪示為進行讀取操作時選定記憶胞M1剖面示意圖。
圖8A繪示為對記憶體陣列進行讀取操作之一實例的示意圖。
圖8B所繪示為進行讀取操作時選定記憶胞M1剖面示意圖。
圖1A係為本發明的一實施例的反熔絲記憶胞(memory
cell)的上視圖。請參照圖1A，記憶體胞100包括井區102、選擇閘極110、第一閘極112、第二閘極114、絕緣層116、第一摻雜區104、第二摻雜區106、第三摻雜區108以及接觸插塞120，且井區102包括主動區118。其中，絕緣層116可填充於第一閘極112與第二閘極114之間。
就更進一步的佈局結構來看，選擇閘極110完全形成於主動區118之上。第一閘極112與第二閘極114分別部分形成於主動區118之上。第一摻雜區104位在選擇閘極110的第一側，且第二摻雜區106位在選擇閘極110的第二側。從另一角度來看，第二摻雜區106位在第一閘極112及第二閘極114的第一側，且第三摻雜區108位在第一閘極112及第二閘極114的第二側。換言之，第一摻雜區104與第二摻雜區106位於相對於選擇閘極110的兩側。相似地，第二摻雜區106與第三摻雜區108位於相對於第一閘極112與第二閘極114的兩側。接觸插塞120形成在第一摻雜區104之上的主動區118。且知，記憶體胞100包括兩記憶單元。
圖1B繪示為程式化操作時反熔絲記憶胞沿著圖1A中的A-A’線剖面示意圖。
請參照圖1B，在程式化操作的第一期間，施加第一字元線電壓Vw1至選擇閘極110，施加位元線電壓Vb至第一摻雜區104。如此一來，於選擇閘極110下將形成第一通道區128，並且此位元線電壓Vb將耦合至第二摻雜區106，進而致使第二摻雜區
106的電壓位準趨近於位元線電壓Vb。
接著，在程式化操作的第一期間，提供程式化電壓Vp至第一閘極114，並浮接第二閘極112。第一閘極114與第二摻雜區106之間的壓差將導致第一閘極114與井區102之間的第一氧化層產生破裂，進而擊穿第一氧化層，程式化第一記憶單元。如此一來，將可形成永久性的導電路徑126。其中，位元線電壓Vb可例如是接地電壓，且在一較佳實施例中，程式化電壓Vp為第一字元線電壓Vw1的2倍至5倍。
相似地，在程式化操作的第二期間，可提供程式化電壓Vp至第二閘極112，並浮接第一閘極114。第二閘極112與第二摻雜區106之間的壓差將導致第二閘極112與井區102之間的第二氧化層產生破裂，進而擊穿第二氧化層，程式化第二記憶單元。
在程式化記憶體胞100之後，在第一閘極114或第二閘極112與井區102之間形成導電路徑126，因此相較於未程式化之前的狀態，已程式化的記憶單元將產生較大的電流。換言之，可藉由讀取記憶單元的電流來判定記憶胞的狀態。
圖1C繪示為讀取操作時反熔絲記憶單元沿著圖1A中的A-A’線剖面示意圖。
提供讀取電壓Vr至第一閘極114，並且提供位元線電壓Vb至第一摻雜區104，以及提供第二字元線電壓Vw2至選擇閘極110。如此一來，第二通道區130將形成於選擇閘極110及第一閘極114的下方。因此，可透過第二通道區130讀取到來自導電路
徑126的第一電流132。其中，第一電流132是由第一閘極114流向第一摻雜區104。此外，位元線電壓Vb可例如是接地電壓。再者，在一較佳實施例中，讀取電壓Vr相等於第二字元線電壓Vw2，且程式化電壓Vp可例如是讀取電壓Vr的2至5倍。
當讀取到來自第一記憶單元的第一電流132時，可根據此第一電流132來判別記憶體胞100的狀態。且知，記憶體胞100包括兩記憶單元，因此也可透過來自第二記憶單元的第二電流來判別記憶體胞100的狀態。
在讀取操作第二記憶單元的期間，透過位於選擇閘極110與第二閘極112下方的第三通道區讀取第二電流。舉例來說，可提供讀取電壓Vr至第二閘極112，並且提供位元線電壓Vb至第一摻雜區104，以及提供第二字元線電壓Vw2至選擇閘極110。
如此一來，第三通道區將形成於選擇閘極110及第二閘極112的下方。因此，可透過第三通道區讀取到來自第二記憶胞的第二電流，可根據第二電流來進一步地判別記憶體胞100的狀態。
值得注意的是，圖1C所列舉之記憶體胞的讀取方法，是藉由分別讀取來自第二通道區130與第三通道區的電流，來重複地判別記憶體胞100的狀態。然而，在實際應用上，也可同時讀取來自第二通道區與第三通道區的電流，並且單次地判別記憶胞100的狀態。
舉例來說，在本發明之另一實施例中，在讀取操作時，
可施加位元線電壓Vb至第一摻雜區104，施加第二字元線電壓Vw2至選擇閘極110，並同時施加讀取電壓Vr至第一閘極114與第二閘極112。如此一來，第二通道區將形成於選擇閘極110及第一閘極114的下方，且第三通道區也將形成於選擇閘極110及第二閘極112的下方。因此，可同時讀取到來自第二通道區與第三通道區的電流，進而依據此電流判別記憶胞100的狀態。
本發明之反熔絲記憶體胞可作為單次可程式化的記憶體胞。在單次可程式化的操作上，本發明是透過氧化層的破裂來完成單次的程式化。此外，在程式化的過程中，本發明之操作方法可同時或是分別擊穿兩氧化層，因此可利用兩記憶單元來儲存同一個記憶胞的狀態。如此一來，本發明之操作方法將可增加反熔絲記憶胞在程式化時的成功機率，並減少反熔絲記憶胞在讀取上的誤判，以避免氧化層破裂後有可能形成高阻值狀況。
圖2A所繪示為本發明之一較佳實施例之記憶胞的上視圖。圖2B所繪示為本發明之一較佳實施例之圖2A中之記憶胞的沿A-A’線的剖面圖。圖2C所繪示為本發明之另一較佳實施例之圖2A中之記憶胞的沿B-B’線的剖面圖。
請參照圖2A、圖2B及圖2C，本發明之反熔絲記憶胞200例如是設置於基底202上。基底202例如是具有第一導電型。而且，在基底202中例如設置有隔離結構204，以定義出主動區(active area)。隔離結構204例如是淺溝渠隔離結構或者場氧化層。
本發明之反熔絲記憶胞200包括反熔絲單元206a及反熔
絲單元206b、選擇電晶體208、井區210。
反熔絲單元206a包括依序設置於基底202上的反熔絲層212a與反熔絲閘極(anti-fuse gate)214a。反熔絲單元206b包括依序設置於基底202上的反熔絲層212b與反熔絲閘極(anti-fuse gate)214b。
反熔絲層212a、反熔絲層212b之材質例如是氧化矽或其它可以形成閘極氧化層之絕緣層(如高介電值之氧化層如HfO2
、Al2
O3
等)。藉由使反熔絲閘極214a、反熔絲閘極214b下方的反熔絲層212a、反熔絲層212b破裂來進行程式化操作。
選擇電晶體208設置基底202上，包括：選擇閘極216、閘極介電層218、摻雜區220與摻雜區222。選擇閘極216例如設置於基底202上。
閘極介電層218例如設置於選擇閘極216與基底202之間。閘極介電層218之材質例如是氧化矽或其它可以形成閘極氧化層之絕緣層(如高介電值之氧化層如HfO2
、Al2
O3
等)。反熔絲層212a、反熔絲層212b與閘極介電層218之厚度例如是相同或不同。
摻雜區220與摻雜區222，具有第二導電型，並分別設置於選擇閘極216兩側的基底202中，其中摻雜區222位在反熔絲單元206a及反熔絲單元206b周圍的基底202中。在摻雜區220與摻雜區222之間例如定義出通道區(channel region)。
井區210，其具有第二導電型，設置於反熔絲單元206a
及反熔絲單元206b下方的基底202中，並連接摻雜區222。
在本發明之反熔絲記憶胞中，也可以視需要而設置井區224，其具有第一導電型。摻雜區220例如設置於井區224中。
在本發明之反熔絲記憶胞中，也可以視需要而設置摻雜區226，其具有第二導電型。摻雜區226為源極/汲極延伸區、雙重擴散區或淡摻雜區。
在本發明之反熔絲記憶胞中，也可以視需要而設置間隙壁(spacer)228。間隙壁228設置於選擇閘極216及反熔絲閘極214a、反熔絲閘極214b側壁。
在上述實施例中，若第一導電型為P型，則第二導電型為N型；若第一導電型為N型，則第二導電型為P型。
在本發明之反熔絲記憶胞中，選擇電晶體例如是輸入輸出金氧半導體(I/O MOS)電晶體、核心金氧半導體(core MOS)電晶體或擴散金氧半導體電晶體(DMOS)。
以40奈米製程為例，當選擇電晶體為核心金氧半導體(core MOS)電晶體或擴散金氧半導體電晶體(DMOS)時，則閘極介電層218之厚度例如是20Å~30Å，摻雜區226的摻雜濃度例如是5*1013
~1*1015
(1/cm2
)。當選擇電晶體為輸入輸出金氧半導體(I/O MOS)電晶體時，則閘極介電層218之厚度例如是50Å~70Å，摻雜區226的摻雜濃度例如是1*1012
~4*1013
(1/cm2
)。
圖3A所繪示為本發明之另一實施例之反熔絲記憶胞的上視圖。圖3B所繪示為本發明之一較佳實施例之圖3A中之記憶
胞的沿A-A’線的剖面圖。
在本實施例中，構件與圖2A~2C所示之反熔絲記憶胞相同者，給予相同的符號，並省略其說明。
請參照請圖3A~圖3B，相較於圖2A~2C所示之的反熔絲記憶胞，本實施例的反熔絲記憶胞的井區210a，除了設置於反熔絲單元206a及反熔絲單元206b下方的基底202之外，井區210a的一部分延伸至位於選擇閘極下方。
圖4A及圖4B所繪示為反熔絲單元的剖面圖。
在程式化反熔絲記憶胞時，經由施加於反熔絲閘極的電壓與施加於摻雜區(位元線)的電壓之電壓差使反熔絲層破裂，而在反熔絲閘極與基底之間形成導電路徑，藉此程式化記憶胞。然而，在程式化操作時，難以控制反熔絲層的破裂位置。如圖4A所示，破裂位置A使反熔絲閘極於反熔絲層破裂後與摻雜區(連接至位元線)電性連接，因此在讀取操作時，可以較低的讀取電壓進行讀取。如圖4B所示，破裂位置B使反熔絲閘極於反熔絲層破裂後與基底連接，因此在讀取操作時，由於反熔絲閘極與基底之間有漏電流，因而產生所謂的慢位元(slow bit)效應(位元線所測得的電流低，在基底(P型井區)所測得的電流高)。如此，反熔絲層的破裂位置所造成的慢位元(slow bit)效應的問題，會造成記憶體產生記憶胞讀取時電流均勻度變異過大的情形，而降低了記憶體的可控制性、良率與可靠度。
然而，在本發明之反熔絲記憶胞中，如圖2B、圖3B所
示，利用井區210(井區210a)連接摻雜區222，其中井區210(井區210a)與摻雜區222的導電型態相同，即使反熔絲層的破裂位置形成在遠離摻雜區222的位置，藉由井區210(井區210a)也可以將電流傳導至摻雜區222，而能夠改善讀取特性。在對反熔絲記憶胞進行讀取操作時，也可利用較低的電壓進行讀取。
而且，由於在反熔絲單元206a及反熔絲單元206b下方的基底202中設置井區210(井區210a)，避免反熔絲閘極於反熔絲層破裂後直接與基底連接，在對反熔絲記憶胞進行程式化操作時，進而可以降低抑制程式化電流(PGM inhibit current)。
而且，在當選擇電晶體為輸入輸出金氧半導體(I/O MOS)電晶體時，則閘極介電層218之厚度例如是50Å~70Å，其厚於反熔絲層212a、反熔絲層212b之厚度，如此在抑制程式化時也可以減少選擇閘極的閘極引發汲極漏電流(GIDL)。
此外，在當選擇電晶體為擴散金氧半導體電晶體(DMOS)，且井區210a從反熔絲單元206a及反熔絲單元206b下方的基底202進一步延伸至位於選擇閘極下方時(如圖3B所示)，則可以減少因反熔絲閘極214a、反熔絲閘極214b與選擇閘極之間的大橫向電場所產生的熱載子。如此在程式化及抑制程式化時也可以減少選擇閘極的閘極引發汲極漏電流(GIDL)。
另外，在當選擇電晶體為輸入輸出金氧半導體(I/O MOS)電晶體，且井區210a從反熔絲單元206a及反熔絲單元206b下方的基底202進一步延伸至位於選擇閘極下方時(如圖3B所示)，如
此在抑制程式化時也可以減少選擇閘極的閘極引發汲極漏電流(GIDL)。
圖5所繪示為本發明之一較佳實施例之反熔絲記憶胞陣列的電路簡圖。
請參照圖5，本發明之反熔絲記憶體例如是由多個記憶胞陣列所構成。以下針對記憶胞陣列做說明。在本實施例中，以2 ＊ 2個記憶胞所組成的記憶胞陣列為例做說明，但是組成記憶胞陣列的記憶胞個數可依實際情況而變動，例如由64個、256個、512個記憶胞等組成記憶胞陣列。在圖5中，X方向定義為行方向，Y方向定義為列方向。
記憶胞陣列包括多個記憶胞M1~M4、多條選擇閘極線SG1~SG2、多條反熔絲閘極線AFL1~AFL4、多條位元線BL1~BL2。
各記憶胞M1~M4具有上述圖2A~圖2C(或者圖3A~圖3B)的結構，在此不再贅述。
多條選擇閘極線SG1~SG2平行設置於基底上，並在行方向上(X方向)延伸。選擇閘極線SG1~SG2分別連接同一行的記憶胞的選擇閘極。舉例來說，選擇閘極線SG1連接多個記憶胞M1、M3的選擇閘極；選擇閘極線SG2連接多個記憶胞M2、M4的選擇閘極。
多條反熔絲閘極線AFL1~AFL4平行設置於基底上，並在行方向上(X方向)延伸。反熔絲閘極線AFL1~AFL4分別連接同一
行的記憶胞的反熔絲閘極。舉例來說，反熔絲閘極線AFL1連接多個記憶胞M1、M3的第一反熔絲閘極(例如圖2C中的反熔絲閘極214a)；反熔絲閘極線AFL2連接多個記憶胞M1、M3的第二反熔絲閘極(例如圖2C中的反熔絲閘極214b)；反熔絲閘極線AFL3連接多個記憶胞M2、M4的第一反熔絲閘極；反熔絲閘極線AFL4連接多個記憶胞M2、M4的第二反熔絲閘極。
多條位元線BL1~BL2平行設置於基底上，並在列方向(Y方向)上延伸。位元線BL1~BL2分別連接同一列的記憶胞的摻雜區。舉例來說，位元線BL1連接多個記憶胞M1、M2的摻雜區(例如圖2B、圖3B中的摻雜區220)；位元線BL2連接多個記憶胞M3~M4的摻雜區。
接著說明本發明之反熔絲記憶體的操作方法，其係包括程式化與資料讀取等操作模式。就本發明之反熔絲記憶體之操作方法而言，以下僅提供一較佳實施例作為說明。但本發明之反熔絲記憶體的操作方法，並不限定於這些方法。在下述說明中係以圖示中記憶胞M1為實例做說明。
圖6A繪示為對記憶體陣列進行程式化操作之一實例的示意圖。圖6B所繪示為進行程式化操作時選定記憶胞M1剖面示意圖。
請參照圖6A及圖6B，對選定之記憶胞M1進行程式化操作時，於選定記憶胞M1所耦接的選擇閘極線SG1施加電壓Vp1，於選定記憶胞M1所耦接的位元線BL1施加電壓Vp2，於選
定記憶胞M1所耦接的反熔絲閘極線AFL1及AFL2施加電壓Vp3。於位元線BL2施加電壓Vp4。其中電壓Vp1足以打開選擇電晶體的通道。電壓Vp2與電壓Vp3的電壓差足以使選定記憶胞M1的反熔絲閘極下方的反熔絲層破裂，而在形成導電路徑。電壓Vp2與電壓Vp4的電壓差不足以使非選定記憶胞的反熔絲閘極下方的反熔絲層破裂。
如圖6A所示，在程式化選定記憶胞M1時，施加於選擇閘極線SG1的電壓Vp1打開於選擇電晶體的通道。因此施加於位元線BL1之電壓Vp2經由選擇電晶體的通道，到達反熔絲閘極下方。然後，經由施加於反熔絲閘極線AFL1及AFL2的電壓Vp3與施加於位元線BL1之電壓Vp2之電壓差使反熔絲層破裂，藉此程式化選定記憶胞M1。
在本實施例中，電壓Vp1例如為0.7-3.5伏特左右；電壓Vp2例如為0伏特左右；電壓Vp3例如為4.5-12伏特左右；電壓Vp4例如0.7-3.5伏特左右。
在本實施例中，以同時於反熔絲閘極線AFL1及AFL2施加電壓Vp3，而使記憶胞M1的反熔絲單元AF1以及反熔絲單元AF2的反熔絲層同時破裂為例作說明，當然也可以藉由在反熔絲閘極線AFL1及反熔絲閘極線AFL2施加不同的電壓，而選擇性的使反熔絲單元AF1或反熔絲單元AF2的反熔絲層破裂。
在進行上述程式化操作時，對於與選定記憶胞M1共用選擇閘極線SG1、反熔絲閘極線AFL1與反熔絲閘極線AFL2的非選
定記憶胞M3而言，由於施加於非選定記憶胞M3所耦接的位元線BL2的電壓Vp4與施加於反熔絲閘極線AFL1及反熔絲閘極線AFL2的電壓Vp3之間的電壓差不足使非選定記憶胞M3的反熔絲層破裂，而可以抑制非選定記憶胞M3被程式化。
在進行上述程式化操作時，對於與選定記憶胞M1共用位元線BL1的非選定記憶胞M2而言，由於施加於非選定記憶胞M2所耦接的位元線BL1為電壓Vp2，施加於非選定選擇閘極線SG2、反熔絲閘極線AFL3及反熔絲閘極線AFL4為接地電壓(皆為0伏特)，而使非選定記憶胞M2的選擇閘極的通道區處於關閉(turn off)狀態。由於在非選定記憶胞M2的反熔絲閘極與基底之間沒有電壓差，因此其他非選定記憶胞M2的反熔絲層不會破裂，亦即非選定記憶胞M2不會被程式化。
在進行上述程式化操作時，對於其他非選定記憶胞M4而言，由於施加於非選定記憶胞M4所耦接的非選定選擇閘極線SG2為電壓Vp4，施加於反熔絲閘極線AFL3及反熔絲閘極線AFL4為接地電壓(皆為0伏特)，而使非選定記憶胞M4的選擇閘極的通道區處於關閉(turn off)狀態。由於在非選定記憶胞M4的反熔絲閘極AF與基底之間沒有電壓差，因此非選定記憶胞M4的反熔絲層不會破裂，亦即非選定記憶胞M4不會被程式化。
在上述實施例之反熔絲記憶體的程式化操作過程中，雖係以記憶胞陣列中單一記憶胞為單位進行程式化操作，然而本發明之反熔絲記憶體的程式化操作也可藉由各選擇閘極線、各位元
線、各反熔絲閘極線的控制，而以位元組、節區或是區塊為單位進行編程。
如圖6B所示，由於在反熔絲單元AF1下方的基底中設置井區W，避免反熔絲閘極於反熔絲層破裂後直接與基底連接，在對反熔絲記憶胞進行程式化操作時，可以降低抑制程式化電流(PGM inhibit current)。
圖7A繪示為對記憶體陣列進行讀取操作之一實例的示意圖。圖7B所繪示為進行讀取操作時選定記憶胞M1剖面示意圖。
請參照圖7A及圖7B，對選定之記憶胞M1進行讀取操作時，於選定記憶胞M1所耦接的選擇閘極線SG1施加電壓Vr1，於選定記憶胞M1所耦接的反熔絲閘極線AFL1及反熔絲閘極線AFL2施加電壓Vr2，於選定記憶胞M1所耦接的位元線BL1施加0伏特之電壓。電壓Vr1足以打開選擇電晶體的通道，可藉由從位元線BL1(摻雜區)偵測記憶體之通道電流Ir大小來判斷儲存於記憶胞M1中的數位資訊。
在本實施例中，電壓Vr1例如為0.7-3.5伏特左右；電壓Vr2例如為0.7-3.5伏特左右。
圖8A繪示為對記憶體陣列進行讀取操作之一實例的示意圖。圖8B所繪示為進行讀取操作時選定記憶胞M1剖面示意圖。
請參照圖8A及圖8B，對選定之記憶胞M1進行讀取操作時，於選定記憶胞M1所耦接的選擇閘極線SG1施加電壓Vr3，於選定記憶胞M1所耦接的反熔絲閘極線AFL1及反熔絲閘極線
AFL2施加接地(0伏特)電壓，於選定記憶胞M1所耦接的位元線BL1施加電壓Vr4。電壓Vr3足以打開選擇電晶體的通道，可藉由從反熔絲閘極線AFL1及反熔絲閘極線AFL2偵測記憶體之通道電流Ir大小來判斷儲存於記憶胞M1中的數位資訊。
在本實施例中，電壓Vr3例如為0.7-3.5伏特左右；電壓Vr4例如為0.7-3.5伏特左右。
如圖7B、圖8B所示，利用井區W連接摻雜區D，其中井區W與摻雜區D的導電型態相同，即使反熔絲層的破裂位置形成在無摻雜區D的位置，藉由井區W也可以將電流傳導至摻雜區D，而能夠改善讀取特性。在對反熔絲記憶胞進行讀取操作時，也可利用較低的電壓進行讀取。而且，本發明的反熔絲記憶胞可幾進行順向讀取(圖7A、圖7B)及逆向讀取(圖8A、圖8B)。
綜上所述，在本發明的改善讀取特性的反熔絲單次可程式唯讀記憶胞及記憶體的操作方法中，在反熔絲單元下方的基底中設置井區，利用井區連接摻雜區，其中井區與摻雜區的導電型態相同，即使反熔絲層的破裂位置形成在無摻雜區的位置，藉由井區也可以將電流傳導至摻雜區，而能夠改善讀取特性。在對反熔絲記憶胞進行讀取操作時，也可利用較低的電壓進行讀取。利用井區避免反熔絲閘極於反熔絲層破裂後直接與基底連接，在對反熔絲記憶胞進行程式化操作時，可以降低抑制程式化電流(PGM inhibit current)。在抑制程式化時也可以減少選擇閘極的閘極引發汲極漏電流(GIDL)。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧反熔絲記憶胞
202‧‧‧基底
204‧‧‧隔離結構
206a‧‧‧反熔絲單元
208‧‧‧選擇電晶體
210‧‧‧井區
212a‧‧‧反熔絲層
214a‧‧‧反熔絲閘極
216‧‧‧選擇閘極
218‧‧‧閘極介電層
220、222、226‧‧‧摻雜區
224‧‧‧井區
228‧‧‧間隙壁
Claims (17)
- 一種改善讀取特性的反熔絲單次可程式記憶胞，包括：一第一反熔絲單元及一第二反熔絲單元，設置於具有一第一導電型的一基底上，該第一反熔絲單元包括依序設置於該基底上的一第一反熔絲層與一第一反熔絲閘極；以及該第二反熔絲單元包括依序設置於該基底上的一第二反熔絲層與一第二反熔絲閘極；一選擇電晶體，設置該基底上，包括：一選擇閘極，設置於該基底上；一閘極介電層，設置於該選擇閘極與該基底之間；一第一摻雜區與一第二摻雜區，具有一第二導電型，並分別設置於該選擇閘極兩側的該基底中，其中該第二摻雜區位在該第一反熔絲單元及該第二反熔絲單元周圍的該基底中；以及一井區，具有該第二導電型，設置於該第一反熔絲單元及該第二反熔絲單元下方的該基底中，並連接該第二摻雜區。
- 如申請專利範圍第1項所述之改善讀取特性的反熔絲單次可程式記憶胞，其中該第一反熔絲層、該第二反熔絲層與該閘極介電層之厚度相同。
- 如申請專利範圍第1項所述之改善讀取特性的反熔絲單次可程式記憶胞，其中該選擇電晶體包括輸入輸出金氧半導體(I/O MOS)電晶體。
- 如申請專利範圍第1項所述之改善讀取特性的反熔絲單次可程式記憶胞，其中該選擇電晶體包括核心金氧半導體(core MOS)電晶體。
- 如申請專利範圍第1項所述之改善讀取特性的反熔絲單次可程式記憶胞，其中該選擇電晶體包括雙擴散金氧半導體電晶體(DMOS)。
- 如申請專利範圍第1項所述之改善讀取特性的反熔絲單次可程式記憶胞，其中該第一導電型為P型及N型之其中之一個，該第二導電型為P型及N型之其中之另一個。
- 如申請專利範圍第1項所述之改善讀取特性的反熔絲單次可程式記憶胞，其中該井區的一部分延伸至位於該選擇閘極下方。
- 如申請專利範圍第7項所述之改善讀取特性的反熔絲單次可程式記憶胞，其中該第一反熔絲層、該第二反熔絲層與該閘極介電層之厚度相同。
- 如申請專利範圍第7項所述之改善讀取特性的反熔絲單次可程式記憶胞，其中該選擇電晶體包括輸入輸出金氧半導體(I/O MOS)電晶體。
- 如申請專利範圍第7項所述之改善讀取特性的反熔絲單次可程式記憶胞，其中該選擇電晶體包括核心金氧半導體(core MOS)電晶體。
- 如申請專利範圍第7項所述之改善讀取特性的反熔絲單次可程式記憶胞，其中該選擇電晶體包括雙擴散金氧半導體(DMOS) 電晶體。
- 一種記憶胞的操作方法，該記憶胞包括設置於一基底上的一選擇電晶體、分別串接該選擇電晶體的一第一反熔絲單元及一第二反熔絲單元以及一井區，其中該選擇電晶體包括一選擇閘極、一第一摻雜區與一第二摻雜區；該第二摻雜區位在該第一反熔絲單元及該第二反熔絲單元周圍的該基底中，該第一反熔絲單元包括一第一反熔絲層與一第一反熔絲閘極，該第二反熔絲單元包括一第二反熔絲層與一第二反熔絲閘極；該井區設置於該第一反熔絲單元及該第二反熔絲單元下方的該基底中，連接該第二摻雜區，且該井區的導電型與該第二摻雜區相同，該方法包括：在一程式化操作時，於該選擇閘極施加一第一電壓，於該第一摻雜區施加一第二電壓，於該第一反熔絲閘極與該第二反熔絲閘極施加一第三電壓，其中該第一電壓足以打開該選擇電晶體的通道，該第二電壓與該第三電壓的電壓差足以使該第一反熔絲層及該第二反熔絲層破裂。
- 如申請專利範圍第12項所述之記憶胞的操作方法，更包括：在一讀取操作時，於該選擇閘極施加一第四電壓，於該第一反熔絲閘極與該第二反熔絲閘極施加一第五電壓，其中該第四電壓足以打開該選擇電晶體的通道，可藉由從該第一摻雜區偵測該記憶體之通道電流大小來判斷儲存於該記憶胞中的數位資訊。
- 如申請專利範圍第12項所述之記憶胞的操作方法，更包 括：在一讀取操作時，於該選擇閘極施加一第六電壓，於該第一摻雜區施加一第七電壓，其中該第六電壓足以打開該選擇電晶體的通道，可藉由從該第一反熔絲閘極與該第二反熔絲閘極偵測記憶胞之通道電流大小來判斷儲存於該記憶胞中的數位資訊。
- 一種記憶體的操作方法，該記憶體包括：多個記憶胞，排列成一陣列，各該些記憶胞包括設置於一基底上的一選擇電晶體、分別串接該選擇電晶體的一第一反熔絲單元及一第二反熔絲單元以及一井區，其中該選擇電晶體包括一選擇閘極、一第一摻雜區與一第二摻雜區，該第二摻雜區位在該第一反熔絲單元及該第二反熔絲單元周圍的該基底中，該第一反熔絲單元包括一第一反熔絲層與一第一反熔絲閘極，該第二反熔絲單元包括一第二反熔絲層與一第二反熔絲閘極，該井區設置於該第一反熔絲單元及該第二反熔絲單元下方的該基底中並連接該第二摻雜區，且該井區的導電型與該第二摻雜區相同；多條選擇閘極線，分別連接同一行的該些記憶胞的該選擇閘極；多條第一反熔絲閘極線，分別連接同一行的該些記憶胞的該第一反熔絲閘極；多條第二反熔絲閘極線，分別連接同一行的該些記憶胞的該第二反熔絲閘極；多條位元線，分別連接同一列的該些記憶胞的該第一摻雜區，該記憶體的操作方法包括：在一程式化操作時，於一選定記憶胞所耦接的一選擇閘極線施加一第一電壓，於該選定記憶胞所耦接的一位元線施加一第二 電壓，於該選定記憶胞所耦接的一第一反熔絲閘極線與一第二反熔絲閘極線施加一第三電壓，其中該第一電壓足以打開該選定記憶胞的該選擇電晶體的通道，該第二電壓與該第三電壓的電壓差足以使該選定記憶胞的該第一反熔絲層及該第二反熔絲層破裂。
- 如申請專利範圍第15項所述之記憶體的操作方法，更包括：在一讀取操作時，於該選定記憶胞所耦接的該選擇閘極線施加一第四電壓，於該選定記憶胞所耦接的該第一反熔絲閘極線與該第二反熔絲閘極線施加一第五電壓，其中該第四電壓足以打開該選定記憶胞的該選擇電晶體的通道，可藉由從該選定記憶胞所耦接的該位元線偵測該選定記憶胞之通道電流大小來判斷儲存於該選定記憶胞中的數位資訊。
- 如申請專利範圍第15項所述之記憶體的操作方法，更包括：在一讀取操作時，於該選定記憶胞所耦接的該選擇閘極線施加一第六電壓，於該選定記憶胞所耦接的該位元線施加一第七電壓，其中該第六電壓足以打開該選定記憶胞的該選擇電晶體的通道，可藉由從該選定記憶胞所耦接的該第一反熔絲閘極線與該第二反熔絲閘極線偵測該選定記憶胞之通道電流大小來判斷儲存於該選定記憶胞中的數位資訊。
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