CN104347637A - 反熔丝单次可编程存储胞及存储器的操作方法 - Google Patents

Abstract

本发明公开一种反熔丝单次可编程存储胞及存储器的操作方法，单次可编程只读存储胞包括：第一反熔丝单元及第二反熔丝单元、选择晶体管以及阱区。第一反熔丝单元与第二反熔丝单元分别包括依序设置于基底上的反熔丝层与反熔丝栅极。选择晶体管，包括选择栅极、栅极介电层、第一掺杂区与第二掺杂区。选择栅极设置于基底上。栅极介电层设置于选择栅极与基底之间。第一掺杂区与第二掺杂区，分别设置于选择栅极两侧的基底中，其中第二掺杂区位于第一反熔丝单元及第二反熔丝单元周围的基底中。阱区设置于第一反熔丝单元及第二反熔丝单元下方的基底中，并连接第二掺杂区。

Description

反熔丝单次可编程存储胞及存储器的操作方法

技术领域

本发明涉及一种存储器及其的操作方法，特别是涉及一种改善读取特性的反熔丝单次可编程存储胞及存储器的操作方法。

背景技术

非挥发性存储器是一种能在切断电源后继续保存存储器内资料的存储器，并可分成只读存储器(read only memory,ROM)、单次可编程存储器(onetime programmable memory,OTP memory)以及可重复读写存储器。此外，随着半导体存储器技术的成熟，非挥发性存储器已可以整合至与互补式金属氧化物半导体(complementary metal oxide semiconductor,CMOS)元件相容的制作工艺下。

如上述的单次可编程存储器而言，其可类分为熔丝型(fuse type)以及反熔丝型(anti-fuse type)。熔丝型单次可编程存储器在未编程的状态下为短路，编程后则为断路。反之，反熔丝型单次可编程存储器则是在未编程前为断路，编程后为短路。此外，基于CMOS制作工艺技术中的MOS元件的特性，反熔丝型单次可编程存储器较适于整合在CMOS制作工艺技术中。

此外，单次可编程存储器单元基于栅极氧化层的破裂(rupture)以形成永久导电的路径。导电沟道的形成位置随机分布，会使读取数据判断不易。

发明内容

本发明的目的在于提供一种改善读取特性的反熔丝单次可编程只读存储胞，可以避免反熔丝层的破裂位置处于使反熔丝栅极与基底直接接触之处，而能够改善读取特性。

本发明的再一目的在于提供一种存储器的操作方法，可利用较低的电压进行读取、降低抑制编程电流(PGM inhibit current)以及减少选择栅极的栅极引发漏极漏电流(GIDL)。

为达上述目的，本发明的改善读取特性的反熔丝单次可编程只读存储胞，包括：第一反熔丝单元及第二反熔丝单元、选择晶体管以及阱区。第一反熔丝单元及第二反熔丝单元设置于具有第一导电型的基底上。第一反熔丝单元包括依序设置于基底上的第一反熔丝层与第一反熔丝栅极。第二反熔丝单元包括依序设置于基底上的第二反熔丝层与第二反熔丝栅极。选择晶体管，设置基底上，包括选择栅极、栅极介电层、第一掺杂区与第二掺杂区。选择栅极设置于基底上。栅极介电层设置于选择栅极与基底之间。第一掺杂区与第二掺杂区，具有第二导电型，并分别设置于选择栅极两侧的基底中，其中第二掺杂区位于第一反熔丝单元及第二反熔丝单元周围的基底中。阱区具有第二导电型，设置于第一反熔丝单元及第二反熔丝单元下方的基底中，并连接第二掺杂区。

在本发明的一实施例中，上述第一反熔丝层、第二反熔丝层与栅极介电层的厚度相同。

在本发明的一实施例中，上述选择晶体管包括输入输出金属氧化物半导体(I/O MOS)晶体管。

在本发明的一实施例中，上述选择晶体管包括核心金属氧化物半导体(core MOS)晶体管。

在本发明的一实施例中，上述选择晶体管包括双扩散金属氧化物半导体(DMOS)晶体管。

在本发明的一实施例中，上述第一导电型为P型及N型的其中的一个，上述第二导电型为P型及N型的其中的另一个。

在本发明的一实施例中，上述阱区的一部分延伸至位于选择栅极下方。

本发明的存储胞的操作方法，存储胞包括设置于基底上的选择晶体管、分别串接选择晶体管的第一反熔丝单元及第二反熔丝单元以及阱区，其中晶体管包括选择栅极、第一掺杂区与第二掺杂区；第二掺杂区位于第一反熔丝单元及第二反熔丝单元周围的基底中，第一反熔丝单元包括第一反熔丝层与第一反熔丝栅极，第二反熔丝单元包括第二反熔丝层与第二反熔丝栅极；阱区设置于第一反熔丝单元及第二反熔丝单元下方的基底中，连接第二掺杂区，且导电型与第二掺杂区相同，方法包括：在编程操作时，在选择栅极施加第一电压，在第一掺杂区施加第二电压，在第一反熔丝栅极与第二反熔丝栅极施加第三电压，其中第一电压足以打开选择晶体管的沟道，第二电压与第三电压的电压差足以使第一反熔丝层及第二反熔丝层破裂。

在本发明的一实施例中，上述存储胞的操作方法，还包括：在读取操作时，在选择栅极施加第四电压，在第一反熔丝栅极与第二反熔丝栅极施加第五电压，其中第四电压足以打开选择晶体管的沟道，可通过从第一掺杂区侦测存储器的沟道电流大小来判断存储在存储胞中的数字信息。

在本发明的一实施例中，上述存储胞的操作方法，还包括：在读取操作时，在选择栅极施加第六电压，在第一掺杂区施加第七电压，其中第四电压足以打开选择晶体管的沟道，可通过从第一反熔丝栅极与第二反熔丝栅极侦测存储胞的沟道电流大小来判断存储在存储胞中的数字信息。

本发明的存储器的操作方法，存储器包括：多个存储胞，排列成一阵列，各个存储胞包括设置于基底上的选择晶体管、分别串接选择晶体管的第一反熔丝单元及第二反熔丝单元以及阱区，其中选择晶体管包括选择栅极、第一掺杂区与第二掺杂区，第二掺杂区位于第一反熔丝单元及第二反熔丝单元周围的基底中，第一反熔丝单元包括第一反熔丝层与第一反熔丝栅极，第二反熔丝单元包括第二反熔丝层与第二反熔丝栅极，阱区设置于第一反熔丝单元及第二反熔丝单元下方的基底中并连接第二掺杂区，且阱区的导电型与第二掺杂区相同；多条选择栅极线，分别连接同一行的多个存储胞的选择栅极；多条第一反熔丝栅极线，分别连接同一行的多个存储胞的第一反熔丝栅极；多条第二反熔丝栅极线，分别连接同一行的多个存储胞的第二反熔丝栅极；多条位线，分别连接同一列的多个存储胞的第一掺杂区，存储器的操作方法包括：在编程操作时，在选定存储胞所耦接的选择栅极线施加第一电压，在选定存储胞所耦接的位线施加第二电压，在选定存储胞所耦接的第一反熔丝栅极线与第二反熔丝栅极线施加第三电压，其中第一电压足以打开选定存储胞的选择晶体管的沟道，第二电压与第三电压的电压差足以使选定存储胞的第一反熔丝层及第二反熔丝层破裂。

在本发明的一实施例中，上述存储胞的操作方法，还包括：在读取操作时，在选定存储胞所耦接的选择栅极线施加第四电压，在选定存储胞所耦接的第一反熔丝栅极线与第二反熔丝栅极线施加第五电压，其中第四电压足以打开选定存储胞的选择晶体管的沟道，可通过从选定存储胞所耦接的位线侦测选定存储胞的沟道电流大小来判断存储在选定存储胞中的数字信息。

在本发明的一实施例中，上述存储胞的操作方法，还包括：在读取操作时，在选定存储胞所耦接的选择栅极线施加第六电压，在选定存储胞所耦接的位线施加第七电压，其中第四电压足以打开选定存储胞的选择晶体管的沟道，可通过从选定存储胞所耦接的第一反熔丝栅极线与第二反熔丝栅极线侦测选定存储胞的沟道电流大小来判断存储在选定存储胞中的数字信息。

基于上述，在本发明的改善读取特性的反熔丝单次可编程只读存储胞及存储器的操作方法中，在反熔丝单元下方的基底中设置阱区，利用阱区连接掺杂区，其中阱区与掺杂区的导电型态相同，能够改善读取特性。由此，在对反熔丝存储胞进行读取操作时，可利用较低的电压进行读取；在对反熔丝存储胞进行编程操作时，可以降低抑制编程电流(PGM inhibit current)；在抑制编程时也可以减少选择栅极的栅极引发漏极漏电流(GIDL)。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1A为本发明的一实施例的反熔丝存储胞的上视图。

图1B为编程操作时反熔丝存储胞沿着图1A中的A-A’线剖面示意图。

图1C为读取操作时反熔丝存储胞沿着图1A中的A-A’线剖面示意图。

图2A为本发明的一优选实施例的存储胞的上视图。

图2B为本发明的一优选实施例的图2A中的存储胞的沿A-A’线的剖面图。

图2C为本发明的另一优选实施例的图2A中的存储胞的沿B-B’线的剖面图。

图3A为本发明的另一实施例的反熔丝存储胞的剖面图。

图3B为本发明的一优选实施例的图3A中的存储胞的沿A-A’线的剖面图。

图4A及图4B为反熔丝单元的剖面图。

图5为本发明的一优选实施例的反熔丝存储胞阵列的电路简图。

图6A为对存储器阵列进行编程操作的一实例的示意图。

图6B为进行编程操作时选定存储胞M1剖面示意图。

图7A为对存储器阵列进行读取操作的一实例的示意图。

图7B为进行读取操作时选定存储胞M1剖面示意图。

图8A为对存储器阵列进行读取操作的一实例的示意图。

图8B为进行读取操作时选定存储胞M1剖面示意图。

符号说明

100：存储胞

102：阱区

104：第一掺杂区

106：第二掺杂区

108：第三掺杂区

110：选择栅极

112：第一栅极

114：第二栅极

116：绝缘层

118：有源区

120：接触插塞

126：导电路径

128：第一沟道区

130：第二沟道区

132：第一电流

200：反熔丝存储胞

202：基底

204：隔离结构

206a、206b：反熔丝单元

208：选择晶体管

210、210a：阱区

212a、212b：反熔丝层

214a、214b：反熔丝栅极

216：选择栅极

218：栅极介电层

220、222、226、D：掺杂区

224、W：阱区

228：间隙壁

M1～M4：存储胞

SG1～SG2：选择栅极线

AFL1～AFL4：反熔丝栅极线

BL1～BL2：位线

具体实施方式

图1A为本发明的一实施例的反熔丝存储胞(memory cell)的上视图。请参照图1A，存储胞100包括阱区102、选择栅极110、第一栅极112、第二栅极114、绝缘层116、第一掺杂区104、第二掺杂区106、第三掺杂区108以及接触插塞120，且阱区102包括有源区118。其中，绝缘层116可填充在第一栅极112与第二栅极114之间。

就更进一步的布局结构来看，选择栅极110完全形成于有源区118之上。第一栅极112与第二栅极114分别部分形成于有源区118之上。第一掺杂区104位于选择栅极110的第一侧，且第二掺杂区106位于选择栅极110的第二侧。从另一角度来看，第二掺杂区106位于第一栅极112及第二栅极114的第一侧，且第三掺杂区108位于第一栅极112及第二栅极114的第二侧。换言之，第一掺杂区104与第二掺杂区106位于相对于选择栅极110的两侧。相似地，第二掺杂区106与第三掺杂区108位于相对于第一栅极112与第二栅极114的两侧。接触插塞120形成在第一掺杂区104之上的有源区118。且知，存储胞100包括两存储单元。

图1B绘示为编程操作时反熔丝存储胞沿着图1A中的A-A’线剖面示意图。

请参照图1B，在编程操作的第一期间，施加第一字符线电压Vw1至选择栅极110，施加位线电压Vb至第一掺杂区104。如此一来，在选择栅极110下将形成第一沟道区128，并且此位线电压Vb将耦合至第二掺杂区106，进而致使第二掺杂区106的电压电位趋近于位线电压Vb。

接着，在编程操作的第一期间，提供编程电压Vp至第一栅极114，并浮接第二栅极112。第一栅极114与第二掺杂区106之间的压差将导致第一栅极114与阱区102之间的第一氧化层产生破裂，进而击穿第一氧化层，编程第一存储单元。如此一来，将可形成永久性的导电路径126。其中，位线电压Vb可例如是接地电压，且在一优选实施例中，编程电压Vp为第一字符线电压Vw1的2倍至5倍。

相似地，在编程操作的第二期间，可提供编程电压Vp至第二栅极112，并浮接第一栅极114。第二栅极112与第二掺杂区106之间的压差将导致第二栅极112与阱区102之间的第二氧化层产生破裂，进而击穿第二氧化层，编程第二存储单元。

在编程存储胞100之后，在第一栅极114或第二栅极112与阱区102之间形成导电路径126，因此相较于未编程之前的状态，已编程的存储单元将产生较大的电流。换言之，可通过读取存储单元的电流来判定存储胞的状态。

图1C绘示为读取操作时反熔丝存储胞沿着图1A中的A-A’线剖面示意图。

提供读取电压Vr至第一栅极114，并且提供位线电压Vb至第一掺杂区104，以及提供第二字符线电压Vw2至选择栅极110。如此一来，第二沟道区130将形成于选择栅极110及第一栅极114的下方。因此，可通过第二沟道区130读取到来自导电路径126的第一电流132。其中，第一电流132是由第一栅极114流向第一掺杂区104。此外，位线电压Vb可例如是接地电压。再者，在一优选实施例中，读取电压Vr相等于第二字符线电压Vw2，且编程电压Vp可例如是读取电压Vr的2至5倍。

当读取到来自第一存储单元的第一电流132时，可根据此第一电流132来判别存储胞100的状态。且知，存储胞100包括两存储单元，因此也可通过来自第二存储单元的第二电流来判别存储胞100的状态。

在读取操作第二存储单元的期间，通过位于选择栅极110与第二栅极112下方的第三沟道区读取第二电流。举例来说，可提供读取电压Vr至第二栅极112，并且提供位线电压Vb至第一掺杂区104，以及提供第二字符线电压Vw2至选择栅极110。

如此一来，第三沟道区将形成于选择栅极110及第二栅极112的下方。因此，可通过第三沟道区读取到来自第二存储胞的第二电流，可根据第二电流来进一步地判别存储胞100的状态。

值得注意的是，图1C所列举的存储胞的读取方法，是通过分别读取来自第二沟道区130与第三沟道区的电流，来重复地判别存储胞100的状态。然而，在实际应用上，也可同时读取来自第二沟道区与第三沟道区的电流，并且单次地判别存储胞100的状态。

举例来说，在本发明的另一实施例中，在读取操作时，可施加位线电压Vb至第一掺杂区104，施加第二字符线电压Vw2至选择栅极110，并同时施加读取电压Vr至第一栅极114与第二栅极112。如此一来，第二沟道区将形成于选择栅极110及第一栅极114的下方，且第三沟道区也将形成于选择栅极110及第二栅极112的下方。因此，可同时读取到来自第二沟道区与第三沟道区的电流，进而依据此电流判别存储胞100的状态。

本发明的反熔丝存储胞可作为单次可编程的存储胞。在单次可编程的操作上，本发明是通过氧化层的破裂来完成单次的编程。此外，在编程的过程中，本发明的操作方法可同时或是分别击穿两氧化层，因此可利用两存储单元来存储同一个存储胞的状态。如此一来，本发明的操作方法将可增加反熔丝存储胞在编程时的成功机率，并减少反熔丝存储胞在读取上的误判，以避免氧化层破裂后有可能形成高阻值状况。

图2A所绘示为本发明的一优选实施例的存储胞的上视图。图2B所绘示为本发明的一优选实施例的图2A中的存储胞的沿A-A’线的剖面图。图2C所绘示为本发明的另一优选实施例的图2A中的存储胞的沿B-B’线的剖面图。

请参照图2A、图2B及图2C，本发明的反熔丝存储胞200例如是设置于基底202上。基底202例如是具有第一导电型。而且，在基底202中例如设置有隔离结构204，以定义出有源区(active area)。隔离结构204例如是浅沟槽隔离结构或者场氧化层。

本发明的反熔丝存储胞200包括反熔丝单元206a及反熔丝单元206b、选择晶体管208、阱区210。

反熔丝单元206a包括依序设置于基底202上的反熔丝层212a与反熔丝栅极(anti-fuse gate)214a。反熔丝单元206b包括依序设置于基底202上的反熔丝层212b与反熔丝栅极(anti-fuse gate)214b。

反熔丝层212a、反熔丝层212b的材质例如是氧化硅或其它可以形成栅极氧化层的绝缘层(如高介电值的氧化层如HfO₂、Al₂O₃等)。通过使反熔丝栅极214a、反熔丝栅极214b下方的反熔丝层212a、反熔丝层212b破裂来进行编程操作。

选择晶体管208设置基底202上，包括：选择栅极216、栅极介电层218、掺杂区220与掺杂区222。选择栅极216例如设置于基底202上。

栅极介电层218例如设置于选择栅极216与基底202之间。栅极介电层218的材质例如是氧化硅或其它可以形成栅极氧化层的绝缘层(如高介电值的氧化层如HfO₂、Al₂O₃等)。反熔丝层212a、反熔丝层212b与栅极介电层218的厚度例如是相同或不同。

掺杂区220与掺杂区222，具有第二导电型，并分别设置于选择栅极216两侧的基底202中，其中掺杂区222位于反熔丝单元206a及反熔丝单元206b周围的基底202中。在掺杂区220与掺杂区222之间例如定义出沟道区(channel region)。

阱区210，其具有第二导电型，设置于反熔丝单元206a及反熔丝单元206b下方的基底202中，并连接掺杂区222。

在本发明的反熔丝存储胞中，也可以视需要而设置阱区224，其具有第一导电型。掺杂区220例如设置于阱区224中。

在本发明的反熔丝存储胞中，也可以视需要而设置掺杂区226，其具有第二导电型。掺杂区226为源极/漏极延伸区、双重扩散区或淡掺杂区。

在本发明的反熔丝存储胞中，也可以视需要而设置间隙壁(spacer)228。间隙壁228设置于选择栅极216及反熔丝栅极214a、反熔丝栅极214b侧壁。

在上述实施例中，若第一导电型为P型，则第二导电型为N型；若第一导电型为N型，则第二导电型为P型。

在本发明的反熔丝存储胞中，选择晶体管例如是输入输出金属氧化物半导体(I/O MOS)晶体管、核心金属氧化物半导体(core MOS)晶体管或扩散金属氧化物半导体晶体管(DMOS)。

以40纳米制作工艺为例，当选择晶体管为核心金属氧化物半导体(coreMOS)晶体管或扩散金属氧化物半导体晶体管(DMOS)时，则栅极介电层218的厚度例如是掺杂区226的掺杂浓度例如是5×10¹³～1×10¹⁵(1/cm²)。当选择晶体管为输入输出金属氧化物半导体(I/O MOS)晶体管时，则栅极介电层218的厚度例如是掺杂区226的掺杂浓度例如是1×10¹²～4×10¹³(1/cm²)。

图3A所绘示为本发明的另一实施例的反熔丝存储胞的剖面图。图3B所绘示为本发明的一优选实施例的图3A中的存储胞的沿A-A’线的剖面图。

在本实施例中，构件与图2A～2C所示的反熔丝存储胞相同者，给予相同的符号，并省略其说明。

请参照图3A～图3B，相较于图2A～2C所示的反熔丝存储胞，本实施例的反熔丝存储胞的阱区210a，除了设置于反熔丝单元206a及反熔丝单元206b下方的基底202之外，阱区210a的一部分延伸至位于选择栅极下方。

图4A及图4B所绘示为反熔丝单元的剖面图。

在编程反熔丝存储胞时，经由施加于反熔丝栅极的电压与施加于掺杂区(位线)的电压的电压差使反熔丝层破裂，而在反熔丝栅极与基底之间形成导电路径，由此编程存储胞。然而，在编程操作时，难以控制反熔丝层的破裂位置。如图4A所示，破裂位置A使反熔丝栅极于反熔丝层破裂后与掺杂区(连接至位线)电连接，因此在读取操作时，可以较低的读取电压进行读取。如图4B所示，破裂位置B使反熔丝栅极于反熔丝层破裂后与基底连接，因此在读取操作时，由于反熔丝栅极与基底之间有漏电流，因而产生所谓的慢位元(slow bit)效应(位线所测得的电流低，在基底(P型阱区)所测得的电流高)。如此，反熔丝层的破裂位置所造成的慢位元(slow bit)效应的问题，会造成存储器产生存储胞读取时电流均匀度变异过大的情形，而降低了存储器的可控制性、良率与可靠度。

然而，在本发明的反熔丝存储胞中，如图2B、图3B所示，利用阱区210(阱区210a)连接掺杂区222，其中阱区210(阱区210a)与掺杂区222的导电型态相同，即使反熔丝层的破裂位置形成在远离掺杂区222的位置，通过阱区210(阱区210a)也可以将电流传导至掺杂区222，而能够改善读取特性。在对反熔丝存储胞进行读取操作时，也可利用较低的电压进行读取。

而且，由于在反熔丝单元206a及反熔丝单元206b下方的基底202中设置阱区210(阱区210a)，避免反熔丝栅极于反熔丝层破裂后直接与基底连接，在对反熔丝存储胞进行编程操作时，进而可以降低抑制编程电流(PGMinhibit current)。

而且，在当选择晶体管为输入输出金属氧化物半导体(I/O MOS)晶体管时，则栅极介电层218的厚度例如是其厚于反熔丝层212a、反熔丝层212b的厚度，如此在抑制作工艺编程化时也可以减少选择栅极的栅极引发漏极漏电流(GIDL)。

此外，在当选择晶体管为扩散金属氧化物半导体晶体管(DMOS)，且阱区210a从反熔丝单元206a及反熔丝单元206b下方的基底202进一步延伸至位于选择栅极下方时(如图3B所示)，则可以减少因反熔丝栅极214a、反熔丝栅极214b与选择栅极之间的大横向电场所产生的热载流子。如此在编程及抑制编程时也可以减少选择栅极的栅极引发漏极漏电流(GIDL)。

另外，在当选择晶体管为输入输出金属氧化物半导体(I/O MOS)晶体管，且阱区210a从反熔丝单元206a及反熔丝单元206b下方的基底202进一步延伸至位于选择栅极下方时(如图3B所示)，如此在抑制作工艺编程化时也可以减少选择栅极的栅极引发漏极漏电流(GIDL)。

图5所绘示为本发明的一优选实施例的反熔丝存储胞阵列的电路简图。

请参照图5，本发明的反熔丝存储器例如是由多个存储胞阵列所构成。以下针对存储胞阵列做说明。在本实施例中，以2×2个存储胞所组成的存储胞阵列为例做说明，但是组成存储胞阵列的存储胞个数可依实际情况而变动，例如由64个、256个、512个存储胞等组成存储胞阵列。在图5中，X方向定义为行方向，Y方向定义为列方向。

存储胞阵列包括多个存储胞M1～M4、多条选择栅极线SG1～SG2、多条反熔丝栅极线AFL1～AFL4、多条位线BL1～BL2。

各存储胞M1～M4具有上述图2A～图2C（或者图3A～图3B）的结构，在此不再赘述。

多条选择栅极线SG1～SG2平行设置于基底上，并在行方向上(X方向)延伸。选择栅极线SG1～SG2分别连接同一行的存储胞的选择栅极。举例来说，选择栅极线SG1连接多个存储胞M1、M3的选择栅极；选择栅极线SG2连接多个存储胞M2、M4的选择栅极。

多条反熔丝栅极线AFL1～AFL4平行设置于基底上，并在行方向上(X方向)延伸。反熔丝栅极线AFL1～AFL4分别连接同一行的存储胞的反熔丝栅极。举例来说，反熔丝栅极线AFL1连接多个存储胞M1、M3的第一反熔丝栅极（例如图2C中的反熔丝栅极214a）；反熔丝栅极线AFL2连接多个存储胞M1、M3的第二反熔丝栅极（例如图2C中的反熔丝栅极214b）；反熔丝栅极线AFL3连接多个存储胞M2、M4的第一反熔丝栅极；反熔丝栅极线AFL4连接多个存储胞M2、M4的第二反熔丝栅极。

多条位线BL1～BL2平行设置于基底上，并在列方向(Y方向)上延伸。位线BL1～BL2分别连接同一列的存储胞的掺杂区。举例来说，位线BL1连接多个存储胞M1、M2的掺杂区（例如图2B、图3B中的掺杂区220）；位线BL2连接多个存储胞M3～M4的掺杂区。

接着说明本发明的反熔丝存储器的操作方法，其包括编程与数据读取等操作模式。就本发明的反熔丝存储器的操作方法而言，以下仅提供一优选实施例作为说明。但本发明的反熔丝存储器的操作方法，并不限定于这些方法。在下述说明中以图示中存储胞M1为实例做说明。

图6A绘示为对存储器阵列进行编程操作的一实例的示意图。图6B所绘示为进行编程操作时选定存储胞M1剖面示意图。

请参照图6A及图6B，对选定的存储胞M1进行编程操作时，在选定存储胞M1所耦接的选择栅极线SG1施加电压Vp1，在选定存储胞M1所耦接的位线BL1施加电压Vp2，在选定存储胞M1所耦接的反熔丝栅极线AFL1及AFL2施加电压Vp3。在位线BL2施加电压Vp4。其中电压Vp1足以打开选择晶体管的沟道。电压Vp2与电压Vp3的电压差足以使选定存储胞M1的反熔丝栅极下方的反熔丝层破裂，而在形成导电路径。电压Vp2与电压Vp4的电压差不足以使非选定存储胞的反熔丝栅极下方的反熔丝层破裂。

如图6A所示，在编程选定存储胞M1时，施加于选择栅极线SG1的电压Vp1打开于选择晶体管的沟道。因此施加于位线BL1的电压Vp2经由选择晶体管的沟道，到达反熔丝栅极下方。然后，经由施加于反熔丝栅极线AFL1及AFL2的电压Vp3与施加于位线BL1的电压Vp2的电压差使反熔丝层破裂，由此编程选定存储胞M1。

在本实施例中，电压Vp1例如为0.7-3.5伏特左右；电压Vp2例如为0伏特左右；电压Vp3例如为4.5-12伏特左右；电压Vp4例如0.7-3.5伏特左右。

在本实施例中，以同时于反熔丝栅极线AFL1及AFL2施加电压Vp3，而使存储胞M1的反熔丝单元AF1以及反熔丝单元AF2的反熔丝层同时破裂为例作说明，当然也可以通过在反熔丝栅极线AFL1及反熔丝栅极线AFL2施加不同的电压，而选择性的使反熔丝单元AF1或反熔丝单元AF2的反熔丝层破裂。

在进行上述编程操作时，对于与选定存储胞M1共用选择栅极线SG1、反熔丝栅极线AFL1与反熔丝栅极线AFL2的非选定存储胞M3而言，由于施加于非选定存储胞M3所耦接的位线BL2的电压Vp4与施加于反熔丝栅极线AFL1及反熔丝栅极线AFL2的电压Vp3之间的电压差不足使非选定存储胞M3的反熔丝层破裂，而可以抑制非选定存储胞M3被编程。

在进行上述编程操作时，对于与选定存储胞M1共用位线BL1的非选定存储胞M2而言，由于施加于非选定存储胞M2所耦接的位线BL1为电压Vp2，施加于非选定选择栅极线SG2、反熔丝栅极线AFL3及反熔丝栅极线AFL4为接地电压(皆为0伏特)，而使非选定存储胞M2的选择栅极的沟道区处于关闭(turn off)状态。由于在非选定存储胞M2的反熔丝栅极与基底之间没有电压差，因此其他非选定存储胞M2的反熔丝层不会破裂，即非选定存储胞M2不会被编程。

在进行上述编程操作时，对于其他非选定存储胞M4而言，由于施加于非选定存储胞M4所耦接的非选定选择栅极线SG2为电压Vp4，施加于反熔丝栅极线AFL3及反熔丝栅极线AFL4为接地电压(皆为0伏特)，而使非选定存储胞M4的选择栅极的沟道区处于关闭(turn off)状态。由于在非选定存储胞M4的反熔丝栅极AF与基底之间没有电压差，因此非选定存储胞M4的反熔丝层不会破裂，即非选定存储胞M4不会被编程。

在上述实施例的反熔丝存储器的编程操作过程中，虽以存储胞阵列中单一存储胞为单位进行编程操作，然而本发明的反熔丝存储器的编程操作也可通过各选择栅极线、各位线、各反熔丝栅极线的控制，而以位元组、节区或是区块为单位进行编程。

如图6B所示，由于在反熔丝单元AF1下方的基底中设置阱区W，避免反熔丝栅极于反熔丝层破裂后直接与基底连接，在对反熔丝存储胞进行编程操作时，可以降低抑制编程电流(PGM inhibit current)。

图7A绘示为对存储器阵列进行读取操作的一实例的示意图。图7B所绘示为进行读取操作时选定存储胞M1剖面示意图。

请参照图7A及图7B，对选定的存储胞M1进行读取操作时，于选定存储胞M1所耦接的选择栅极线SG1施加电压Vr1，在选定存储胞M1所耦接的反熔丝栅极线AFL1及反熔丝栅极线AFL2施加电压Vr2，在选定存储胞M1所耦接的位线BL1施加0伏特的电压。电压Vr1足以打开选择晶体管的沟道，可通过从位线BL1(掺杂区)侦测存储器的沟道电流Ir大小来判断存储在存储胞M1中的数字信息。

在本实施例中，电压Vr1例如为0.7-3.5伏特左右；电压Vr2例如为0.7-3.5伏特左右。

图8A绘示为对存储器阵列进行读取操作的一实例的示意图。图8B所绘示为进行读取操作时选定存储胞M1剖面示意图。

请参照图8A及图8B，对选定的存储胞M1进行读取操作时，在选定存储胞M1所耦接的选择栅极线SG1施加电压Vr3，在选定存储胞M1所耦接的反熔丝栅极线AFL1及反熔丝栅极线AFL2施加接地(0伏特)电压，在选定存储胞M1所耦接的位线BL1施加电压Vr4。电压Vr3足以打开选择晶体管的沟道，可通过从反熔丝栅极线AFL1及反熔丝栅极线AFL2侦测存储器的沟道电流Ir大小来判断存储在存储胞M1中的数字信息。

在本实施例中，电压Vr3例如为0.7-3.5伏特左右；电压Vr4例如为0.7-3.5伏特左右。

如图7B、图8B所示，利用阱区W连接掺杂区D，其中阱区W与掺杂区D的导电型态相同，即使反熔丝层的破裂位置形成在无掺杂区D的位置，通过阱区W也可以将电流传导至掺杂区D，而能够改善读取特性。在对反熔丝存储胞进行读取操作时，也可利用较低的电压进行读取。而且，本发明的反熔丝存储胞可以进行顺向读取(图7A、图7B)及逆向读取(图8A、图8B)。

综上所述，在本发明的改善读取特性的反熔丝单次可编程只读存储胞及存储器的操作方法中，在反熔丝单元下方的基底中设置阱区，利用阱区连接掺杂区，其中阱区与掺杂区的导电型态相同，即使反熔丝层的破裂位置形成在无掺杂区的位置，通过阱区也可以将电流传导至掺杂区，而能够改善读取特性。在对反熔丝存储胞进行读取操作时，也可利用较低的电压进行读取。利用阱区避免反熔丝栅极于反熔丝层破裂后直接与基底连接，在对反熔丝存储胞进行编程操作时，可以降低抑制编程电流(PGM inhibit current)。在抑制编程时也可以减少选择栅极的栅极引发漏极漏电流(GIDL)。

虽然以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (17)

1.一种改善读取特性的反熔丝单次可编程存储胞，包括：

第一反熔丝单元及第二反熔丝单元，设置于具有第一导电型的基底上，该第一反熔丝单元包括依序设置于该基底上的第一反熔丝层与第一反熔丝栅极；该第二反熔丝单元包括依序设置于该基底上的一第二反熔丝层与一第二反熔丝栅极；

选择晶体管，设置该基底上，包括：

选择栅极，设置于该基底上；

栅极介电层，设置于该选择栅极与该基底之间；

第一掺杂区与一第二掺杂区，具有第二导电型，并分别设置于该选择栅极两侧的该基底中，其中该第二掺杂区位于该第一反熔丝单元及该第二反熔丝单元周围的该基底中；以及

阱区，具有该第二导电型，设置于该第一反熔丝单元及该第二反熔丝单元下方的该基底中，并连接该第二掺杂区。

2.如权利要求1所述的改善读取特性的反熔丝单次可编程存储胞，其中该第一反熔丝层、该第二反熔丝层与该栅极介电层的厚度相同。

3.如权利要求1所述的改善读取特性的反熔丝单次可编程存储胞，其中该选择晶体管包括输入输出金属氧化物半导体(I/O MOS)晶体管。

4.如权利要求1所述的改善读取特性的反熔丝单次可编程存储胞，其中该选择晶体管包括核心金属氧化物半导体(core MOS)晶体管。

5.如权利要求1所述的改善读取特性的反熔丝单次可编程存储胞，其中该选择晶体管包括双扩散金属氧化物半导体晶体管(DMOS)。

6.如权利要求1所述的改善读取特性的反熔丝单次可编程存储胞，其中该第一导电型为P型及N型的其中的一个，该第二导电型为P型及N型的其中的另一个。

7.如权利要求1所述的改善读取特性的反熔丝单次可编程存储胞，其中该阱区的一部分延伸至位于该选择栅极下方。

8.如权利要求7所述的改善读取特性的反熔丝单次可编程存储胞，其中该第一反熔丝层、该第二反熔丝层与该栅极介电层的厚度相同。

9.如权利要求7所述的改善读取特性的反熔丝单次可编程存储胞，其中该选择晶体管包括输入输出金属氧化物半导体(I/O MOS)晶体管。

10.如权利要求7所述的改善读取特性的反熔丝单次可编程存储胞，其中该选择晶体管包括核心金属氧化物半导体(core MOS)晶体管。

11.如权利要求7所述的改善读取特性的反熔丝单次可编程存储胞，其中该选择晶体管包括双扩散金属氧化物半导体(DMOS)晶体管。

12.一种存储胞的操作方法，该存储胞包括设置于基底上的选择晶体管、分别串接该选择晶体管的第一反熔丝单元及第二反熔丝单元以及阱区，其中该选择晶体管包括选择栅极、第一掺杂区与第二掺杂区；该第二掺杂区位于该第一反熔丝单元及该第二反熔丝单元周围的该基底中，该第一反熔丝单元包括第一反熔丝层与第一反熔丝栅极，该第二反熔丝单元包括第二反熔丝层与第二反熔丝栅极；该阱区设置于该第一反熔丝单元及该第二反熔丝单元下方的该基底中，连接该第二掺杂区，且导电型与该第二掺杂区相同，该方法包括：

在一编程操作时，在该选择栅极施加一第一电压，在该第一掺杂区施加一第二电压，在该第一反熔丝栅极与该第二反熔丝栅极施加一第三电压，其中该第一电压足以打开该选择晶体管的沟道，该第二电压与该第三电压的电压差足以使该第一反熔丝层及该第二反熔丝层破裂。

13.如权利要求12所述的存储胞的操作方法，还包括：

在一读取操作时，在该选择栅极施加一第四电压，在该第一反熔丝栅极与该第二反熔丝栅极施加一第五电压，其中该第四电压足以打开该选择晶体管的沟道，可通过从该第一掺杂区侦测该存储器的沟道电流大小来判断存储在该存储胞中的数字信息。

14.如权利要求12所述的存储胞的操作方法，还包括：

在一读取操作时，在该选择栅极施加一第六电压，在该第一掺杂区施加一第七电压，其中该第四电压足以打开该选择晶体管的沟道，可通过从该第一反熔丝栅极与该第二反熔丝栅极侦测存储胞的沟道电流大小来判断存储在该存储胞中的数字信息。

15.一种存储器的操作方法，该存储器包括：多个存储胞，排列成一阵列，各该些存储胞包括设置于一基底上的一选择晶体管、分别串接该选择晶体管的一第一反熔丝单元及一第二反熔丝单元以及一阱区，其中该选择晶体管包括一选择栅极、一第一掺杂区与一第二掺杂区，该第二掺杂区位于该第一反熔丝单元及该第二反熔丝单元周围的该基底中，该第一反熔丝单元包括一第一反熔丝层与一第一反熔丝栅极，该第二反熔丝单元包括一第二反熔丝层与一第二反熔丝栅极，该阱区设置于该第一反熔丝单元及该第二反熔丝单元下方的该基底中并连接该第二掺杂区，且该阱区的导电型与该第二掺杂区相同；多条选择栅极线，分别连接同一行的该些存储胞的该选择栅极；多条第一反熔丝栅极线，分别连接同一行的该些存储胞的该第一反熔丝栅极；多条第二反熔丝栅极线，分别连接同一行的该些存储胞的该第二反熔丝栅极；多条位线，分别连接同一列的该些存储胞的该第一掺杂区，该存储器的操作方法包括：

在一编程操作时，在一选定存储胞所耦接的一选择栅极线施加一第一电压，在该选定存储胞所耦接的一位线施加一第二电压，在该选定存储胞所耦接的一第一反熔丝栅极线与一第二反熔丝栅极线施加一第三电压，其中该第一电压足以打开该选定存储胞的该选择晶体管的沟道，该第二电压与该第三电压的电压差足以使该选定存储胞的该第一反熔丝层及该第二反熔丝层破裂。

16.如权利要求12所述的存储胞的操作方法，还包括：

在一读取操作时，在该选定存储胞所耦接的该选择栅极线施加一第四电压，在该选定存储胞所耦接的该第一反熔丝栅极线与该第二反熔丝栅极线施加一第五电压，其中该第四电压足以打开该选定存储胞的该选择晶体管的沟道，可通过从该选定存储胞所耦接的该位线侦测该选定存储胞的沟道电流大小来判断存储在该选定存储胞中的数字信息。

17.如权利要求12所述的存储胞的操作方法，还包括：

在一读取操作时，在该选定存储胞所耦接的该选择栅极线施加一第六电压，在该选定存储胞所耦接的该位线施加一第七电压，其中该第四电压足以打开该选定存储胞的该选择晶体管的沟道，可通过从该选定存储胞所耦接的该第一反熔丝栅极线与该第二反熔丝栅极线侦测该选定存储胞的沟道电流大小来判断存储在该选定存储胞中的数字信息。