TWI597827B - 非揮發性半導體記憶裝置 - Google Patents
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Description
本發明係關於一種非揮發性半導體記憶裝置。
先前於日本專利特開2011-129816號公報(專利文獻1)中揭示一種於2個選擇閘極構造體之間配置有記憶體閘極構造體之記憶體胞(專利文獻1，參照圖15)。實際上，於該記憶體胞中具備連接位元線之汲極區域與連接源極線之源極區域，且於該等汲極區域及源極區域間之井上，依次配置形成有一選擇閘極構造體、記憶體閘極構造體及另一選擇閘極構造體。於以該構成而成之記憶體胞，於記憶體閘極構造體設有電荷累積層，且可藉由對該電荷累積層注入電荷而寫入資料或藉由提取電荷累積層內之電荷而抹除資料。
此處，圖9係顯示先前之非揮發性半導體記憶裝置100之電路構成之一例之概略圖。於該情形，非揮發性半導體記憶裝置100係例如矩陣狀地配置有複數個記憶體胞102a、102b、102c、102d、102e、102f、102g、102h，且於列方向排列之每記憶體胞102a，102b、102c，102d、102e，102f、102g，102h構成記憶體胞形成部101a、101b、101c及101d。
又，非揮發性半導體記憶裝置100，於記憶體胞102a、102b、102c、102d、102e、102f、102g、102h中，以於行方向排列之記憶體胞
102a、102c、102e及102g(102b、102d、102f及102h)共有1條位元線BL1(BL2)，且可對各位元線BL1及BL2統一施加特定之位元電壓。進而，該非揮發性半導體記憶裝置100例如於每個記憶體胞形成部101a、101b、101c、101d共有記憶體閘極線MGL1、MGL2、MGL3、MGL4及汲極側選擇閘極線DGL1、DGL2、DGL3、DGL4，且可分別對各記憶體閘極線MGL1、MGL2、MGL3、MGL4及各汲極側選擇閘極線DGL1、DGL2、DGL3、DGL4施加特定之電壓。
另，於該非揮發性半導體記憶裝置100中，以全部之記憶體胞102a、102b、102c、102d、102e、102f、102g、102h共有1條源極側選擇閘極線SGL與1條源極線SL，且可對源極側選擇閘極線SGL施加特定之源極閘極電壓，對源極線SL施加特定之源極電壓。
各記憶體胞102a、102b、102c、102d、102e、102f、102g、102h具有相同構成，例如於記憶體胞102a包含：記憶體閘極電極MG，其連接記憶體閘極線MGL1；汲極側選擇閘極電極DG，其連接汲極側選擇閘極線DGL1；及源極側選擇閘極電極SG，其連接源極側選擇閘極線SGL。且，可於各記憶體胞102a、102b、102c、120d、102e、102f、102g、102h，藉由因記憶體閘極電極MG及通道層間之電壓差產生之量子穿隧效應對電荷累積層EC內注入電荷，而可成為資料寫入之狀態。
此處，於如此之先前之非揮發性半導體記憶裝置100中，例如於讀取寫入於第1列第1行之記憶體胞102a之資料的資料讀取動作時，可對連接於讀取資料之記憶體胞(以下，亦稱為資料讀取胞)102a之位元線BL1施加1.5[V]之讀取電壓，且僅對連接於不讀取資料之記憶體胞102b、102d、102f、102h之位元線BL2施加0[V]之讀取禁止電壓。
又，此時，於非揮發性半導體記憶裝置100中，可對記憶體閘極線MGL1、MGL2、MGL3、MGL4施加0[V]，對源極側選擇閘極線SGL施加1.5[V]，對源極線SL施加0[V]。進而，此時，於非揮發性半導體記憶裝置100中，可對連接於資料讀取胞102a之汲極側選擇閘極線DGL1施加1.5[V]之讀取閘極電壓，僅對連接於不讀取資料之記憶體胞102c、102d、102e、102f、102g、102h之汲極側選擇閘極線DGL2、DGL3、DGL4施加0[V]之讀取禁止閘極電壓。
藉此，於資料讀取胞102a中，雖與位元線BL1連接之汲極側選擇閘極電極DG正下方之井成為導通狀態，但於電荷累積層EC累積電荷時(資料寫入時)，記憶體閘極電極MG正下方之井成為非導通狀態，且源極線SL與位元線BL1之電性連接被遮斷，可持續維持位元線BL1之1.5[V]之讀取電壓。
另一方面，對資料讀取胞102a之電荷累積層EC未累積電荷之情形(不寫入資料之情形)，記憶體閘極電極MG正下方之井成為導通狀態，經由資料讀取胞102a，電性連接0[V]之源極線SL與1.5[V]之位元線BL1，且藉由0[V]之源極線SL，降低對位元線BL施加之1.5[V]之讀取電壓。
另，此時，於與資料讀取胞102a共有位元線BL1之其他記憶體胞102c、102e、102g中，藉由汲極側選擇閘極線DGL2、DGL3、DGL4與位元線BL1之電壓差，使汲極側選擇閘極電極DG正下方之井成為非導通狀態，且對於位元線BL1之1.5[V]之讀取電壓不造成影響。因此，於非揮發性半導體記憶裝置100中，藉由檢測位元線BL1之讀取電壓是否變化，可檢測於資料讀取胞102a之電荷累積層EC是否累積電荷。
接著，針對設置於如此之非揮發性半導體記憶裝置100之記憶體胞形
成部101a、101b、101c、101d中之例如記憶體胞形成部101b之平面佈局進行說明。圖10A係自半導體基板之上方觀察記憶體胞形成部101b時之平面佈局之一例之概略圖。另，此處，針對於記憶體胞形成部101b設有3個記憶體胞102c、102d、102i之情形進行說明。
於記憶體胞形成部101b具有配置記憶體胞102c、102d及102i之記憶體胞區域ER3，且於該記憶體胞區域ER3之一末端配置一選擇閘極接觸區域ER6，於該記憶體胞區域ER3之另一末端配置另一選擇閘極接觸區域ER7。又，於選擇閘極接觸區域ER6(ER7)之末端，配置選擇閘極電極非形成區域ER1(ER5)。
於該情形，記憶體胞形成部101b自一選擇閘極電極非形成區域ER1遍及至一選擇閘極接觸區域ER6、記憶體胞區域ER3、另一選擇閘極接觸區域ER7及另一選擇閘極電極非形成區域ER5，延設有帶狀之記憶體閘極電極MG，且例如於選擇閘極電極非形成區域ER1、ER5之記憶體閘極電極MG設有記憶體閘極接觸MGC。
於記憶體胞區域ER3，於半導體基板表面形成有特定形狀之井W，例如以於井W中形成為帶狀之記憶體配置區域W1、W2、W3，交叉有記憶體閘極電極MG之方式配置。此處，記憶體配置區域W1、W2、W3以記憶體閘極電極MG為邊界，區分為源極區域WS側與汲極區域WD側。於記憶體胞形成部101b中，各記憶體配置區域W1、W2、W3之源極區域WS相互連接，且可經由連接源極線SL(圖9)之柱狀之源極接觸SC對各源極區域WS統一施加特定之源極電壓。
又，於記憶體胞形成部101b中，記憶體配置區域W1、W2、W3之各汲極區域WD相互分離，且可經由分別設置於每個汲極區域WD之位元接
觸BC自不同之位元線BL1、BL2、…對各汲極區域WD個別施加特定之位元電壓。
於記憶體胞形成部101b之記憶體胞區域ER3，於井W之汲極區域WD側配置有記憶體閘極電極MG之一側壁112，沿著該側壁112形成有汲極側選擇閘極電極DG。另一方面，於井W之源極區域WS側，配置有記憶體閘極電極MG之另一側壁111，且沿著該側壁111形成有源極側選擇閘極電極SG。於該情形，汲極側選擇閘極電極DG及源極側選擇閘極電極SG，與記憶體閘極電極MG一起由排列於一方向之複數個記憶體胞102c、102d、102i共有。另，汲極側選擇閘極電極DG及源極側選擇閘極電極SG，藉由以絕緣材料形成之側壁隔片(未圖示)與記憶體閘極電極MG絕緣。
於汲極側選擇閘極電極DG中，設有汲極側選擇閘極接觸DGC之寬度較寬之選擇閘極接觸形成部Ca形成於一選擇閘極接觸區域ER7，且可經由汲極側選擇閘極接觸DGC及選擇閘極接觸形成部Ca施加來自汲極側選擇閘極線DGL2(圖9)之特定電壓。
又，於源極側選擇閘極電極SG中，設有源極側選擇閘極接觸SGC之寬度較寬之選擇閘極接觸形成部Cb形成於另一選擇閘極接觸區域ER6，且可經由源極側選擇閘極接觸SGC及選擇閘極接觸形成部Cb施加來自源極側選擇閘極線SGL(圖9)之特定電壓。
除此以外，於選擇閘極電極非形成區域ER1、ER5，沿著記憶體閘極電極MG之側壁111、112及末端壁113，不藉由半導體材料形成導通層，而形成將汲極側選擇閘極電極DG及源極側選擇閘極電極SG作為非接觸狀態之物理性切斷構造。於記憶體胞形成部101b中，因藉由選擇閘極電極非形成區域ER1、ER5之物理性切斷構造，使汲極側選擇閘極電極DG與
源極側選擇閘極電極SG成為電性非連接狀態，故可分別對汲極側選擇閘極電極DG與源極側選擇閘極電極SG個別地施加特定之電壓。
[專利文獻1]日本專利特開2011-129816號公報
然而，於如此之先前之記憶體胞形成部101b中，如對與圖10A之對應部分附註相同符號而顯示之圖10B般，認為於選擇閘極電極非形成區域ER1、ER5，仍殘存有於製造過程應去除之半導體層I。此時，於記憶體胞形成部101b中，產生汲極側選擇閘極電極DG與源極側選擇閘極電極SG經由半導體層I電性連接之問題。
此處，例如，如圖9所示，於讀取第1列第1行之記憶體胞102a之資料的資料讀取動作時，於不讀取資料之記憶體胞形成部101b中汲極側選擇閘極電極DG與源極側選擇閘極電極SG電性連接而產生短路故障之情形，於記憶體胞形成部101b，0[V]之汲極側選擇閘極線DGL2與1.5[V]之源極側選擇閘極線SGL電性連接(圖9中，以配線L顯示)。
其結果，於非揮發性半導體記憶裝置100中，汲極側選擇閘極線DGL2之0[V]之電壓上升，或由全部記憶體胞102a、102b、…共有之源極側選擇閘極線SGL之1.5[V]之電壓下降，而有因汲極側選擇閘極線DGL2或源極側選擇閘極線SGL之電壓變動而產生讀取錯誤動作之虞。
又，於非揮發性半導體記憶裝置100中，若於記憶體胞形成部101b中汲極側選擇閘極電極DG與源極側選擇閘極電極SG電性連接而產生短路故
障，則亦發生於汲極側選擇閘極線DGL2與源極側選擇閘極線SGL之間產生洩漏電流，而使資料讀取動作時之消耗電力增加之問題。
因此，本發明係考慮以上之點而完成者，其目的在於提供一種非揮發性半導體記憶裝置，其與先前相比，可減輕於資料讀取動作時因電壓變動而產生之讀取錯誤動作，進而可減低因電壓變動導致之消耗電力之增加。
用以解決該課題之本發明之非揮發性半導體記憶裝置之特徵在於至少包含：一記憶體胞形成部，其延設於一方向，且沿著長邊方向延設有記憶體閘極電極；及另一記憶體胞形成部，其延設於一方向，且沿著長邊方向延設有記憶體閘極電極，且上述一記憶體胞形成部與上述另一記憶體胞形成部係以設置特定距離而並行之方式配置於半導體基板上；上述一記憶體胞形成部及上述另一記憶體胞形成部包含：第1選擇閘極構造體，其於上述半導體基板之井上介隔第1選擇閘極絕緣膜而具有第1選擇閘極電極；第2選擇閘極構造體，其於上述井上介隔第2選擇閘極絕緣膜而具有第2選擇閘極電極；及記憶體閘極構造體，其介隔側壁隔片而設於該第1選擇閘極構造體及該第2選擇閘極構造體間，且以下部閘極絕緣膜、電荷累積層、上部閘極絕緣膜及上述記憶體閘極電極之順序積層於上述井上；於上述一記憶體胞形成部之長邊方向末端與上述另一記憶體胞形成部之長邊方向末端之間，不形成上述第1選擇閘極電極及上述第2選擇閘極電極，而具有以記憶體閘極電極連結上述一記憶體胞形成部之長邊方向末端與上述另一記憶體胞形成部之長邊方向末端之選擇閘極電極非形成區域；於上述一記憶體胞形成部及上述另一記憶體胞形成部之上述記憶體閘極電極，於成
為環繞於以上述一記憶體胞形成部、上述另一記憶體胞形成部及上述選擇閘極電極非形成區域所包圍之區域之內周壁之第1側壁側，設有上述第1選擇閘極電極。
於本發明之非揮發性半導體記憶裝置中，因即使產生製造不良，亦可於資料之讀取動作時使施加相同電壓之可能性較高之同種第1選擇閘極電極彼此電性連接，故與如先前般之連接有施加不同電壓之可能性較高之不同種類之第1選擇閘極電極及第2選擇閘極電極而於非揮發性半導體記憶裝置整體產生電壓變動之情形相比，可減輕於資料讀取動作時由於電壓變動產生之讀取錯誤動作，進而可減低因電壓變動導致之消耗電力之增加。
1‧‧‧非揮發性半導體記憶裝置
1a‧‧‧記憶體胞陣列部
1b‧‧‧記憶體胞陣列部
1c‧‧‧記憶體胞陣列部
2a‧‧‧記憶體胞
2b‧‧‧記憶體胞
2c‧‧‧記憶體胞
2d‧‧‧記憶體胞
2e‧‧‧記憶體胞
2f‧‧‧記憶體胞
2g‧‧‧記憶體胞
2h‧‧‧記憶體胞
2i‧‧‧記憶體胞
2j‧‧‧記憶體胞
3a‧‧‧記憶體胞形成部
3b‧‧‧記憶體胞形成部
3c‧‧‧記憶體胞形成部
3d‧‧‧記憶體胞形成部
3e‧‧‧記憶體胞形成部
4a‧‧‧記憶體閘極構造體
4b‧‧‧記憶體閘極構造體
4c‧‧‧記憶體閘極構造體
5a‧‧‧汲極側選擇閘極構造體(第2選擇閘極構造體)
5b‧‧‧汲極側選擇閘極構造體(第2選擇閘極構造體)
5c‧‧‧汲極側選擇閘極構造體(第2選擇閘極構造體)
6a‧‧‧源極側選擇閘極構造體(第1選擇閘極構造體)
6b‧‧‧源極側選擇閘極構造體(第1選擇閘極構造體)
6c‧‧‧源極側選擇閘極構造體(第1選擇閘極構造體)
11‧‧‧第1側壁
12‧‧‧第2側壁
15a‧‧‧平面部
15b‧‧‧平面部
21‧‧‧非揮發性半導體記憶裝置
24a‧‧‧下部閘極絕緣膜
24b‧‧‧上部閘極絕緣膜
28a‧‧‧側壁隔片
28b‧‧‧側壁隔片
30‧‧‧汲極側選擇閘極絕緣膜
33‧‧‧源極側選擇閘極絕緣膜
41‧‧‧非揮發性半導體記憶裝置
41a‧‧‧記憶體胞陣列部
51‧‧‧非揮發性半導體記憶裝置
100‧‧‧非揮發性半導體記憶裝置
101a‧‧‧記憶體胞形成部
101b‧‧‧記憶體胞形成部
101c‧‧‧記憶體胞形成部
101d‧‧‧記憶體胞形成部
102a‧‧‧記憶體胞
102b‧‧‧記憶體胞
102c‧‧‧記憶體胞
102d‧‧‧記憶體胞
102e‧‧‧記憶體胞
102f‧‧‧記憶體胞
102g‧‧‧記憶體胞
102h‧‧‧記憶體胞
102i‧‧‧記憶體胞
103‧‧‧選擇閘極電極切斷部
111‧‧‧側壁
112‧‧‧側壁
113‧‧‧末端壁
Back‧‧‧基板電壓線
BC‧‧‧位元接觸
BL1‧‧‧位元線
BL2‧‧‧位元線
Ca‧‧‧選擇閘極接觸形成部
Cb‧‧‧選擇閘極接觸形成部
CP‧‧‧罩膜
CPa‧‧‧下部罩膜
CPb‧‧‧上部罩膜
DG‧‧‧汲極側選擇閘極電極
DG1‧‧‧汲極側選擇閘極電極(第2選擇閘極電極)
DG2‧‧‧汲極側選擇閘極電極(第2選擇閘極電極)
DG3‧‧‧汲極側選擇閘極電極(第2選擇閘極電極)
DGC‧‧‧汲極側選擇閘極接觸
DGL1‧‧‧汲極側選擇閘極線
DGL2‧‧‧汲極側選擇閘極線
DGL3‧‧‧汲極側選擇閘極線
DGL4‧‧‧汲極側選擇閘極線
EC‧‧‧電荷累積層
ER1‧‧‧選擇閘極電極非形成區域
ER2‧‧‧電性切斷區域
ER3‧‧‧記憶體胞區域
ER4‧‧‧電性切斷區域
ER5‧‧‧選擇閘極電極非形成區域
ER6‧‧‧選擇閘極接觸區域
ER7‧‧‧選擇閘極接觸區域
Ia‧‧‧本徵半導體層
Ia1‧‧‧本徵半導體層
Ia2‧‧‧本徵半導體層
Ia3‧‧‧本徵半導體層
Ia4‧‧‧本徵半導體層
Ib‧‧‧本徵半導體層
Id‧‧‧本徵半導體層
Ie‧‧‧本徵半導體層
If‧‧‧本徵半導體層
L‧‧‧配線
La‧‧‧配線
Lb‧‧‧配線
MG‧‧‧記憶體閘極電極
MG1‧‧‧記憶體閘極電極
MGC‧‧‧記憶體閘極接觸
MGL‧‧‧記憶體閘極線
MGL1‧‧‧記憶體閘極線
MGL2‧‧‧記憶體閘極線
MGL3‧‧‧記憶體閘極線
MGL4‧‧‧記憶體閘極線
OC‧‧‧相反導電型半導體層
OCa‧‧‧相反導電型半導體層
OCb‧‧‧相反導電型半導體層
OCc‧‧‧相反導電型半導體層
OCd‧‧‧相反導電型半導體層
OCe‧‧‧相反導電型半導體層
S1‧‧‧矽化物層
S2‧‧‧矽化物層
SC‧‧‧源極接觸
SG‧‧‧源極側選擇閘極電極
SG1‧‧‧源極側選擇閘極電極(第1選擇閘極電極)
SG2‧‧‧源極側選擇閘極電極(第1選擇閘極電極)
SG3‧‧‧源極側選擇閘極電極(第1選擇閘極電極)
SGC‧‧‧源極側選擇閘極接觸
SGL‧‧‧源極側選擇閘極線
SL‧‧‧源極線
SW‧‧‧側壁
W‧‧‧井
W1‧‧‧記憶體配置區域
W2‧‧‧記憶體配置區域
W3‧‧‧記憶體配置區域
WD‧‧‧汲極區域
WDa‧‧‧低濃度汲極區域
WS‧‧‧源極區域
WSa‧‧‧低濃度源極區域
圖1係顯示設於本發明之非揮發性半導體記憶裝置之記憶體胞之剖面構成之概略圖。
圖2係顯示本發明之非揮發性半導體記憶裝置之電路構成之概略圖。
圖3係彙總非揮發性半導體記憶裝置之各種動作時之電壓值之表。
圖4係顯示本發明之非揮發性半導體記憶裝置之平面佈局之概略圖。
圖5係顯示於圖4所示之非揮發性半導體記憶裝置中於特定之記憶體胞陣列部產生短路故障時之平面佈局之概略圖。
圖6係顯示於特定之記憶體胞陣列部產生短路故障時之非揮發性半導體記憶裝置之電路構成之概略圖。
圖7係顯示另一實施形態之非揮發性半導體記憶裝置之平面佈局之概略圖。
圖8係顯示於圖7所示之非揮發性半導體記憶裝置中於特定之記憶體
胞陣列部產生短路故障時之平面佈局之概略圖。
圖9係顯示先前之非揮發性半導體記憶裝置之電路構成之概略圖。
圖10A係顯示先前之記憶體胞形成部之平面佈局之概略圖，圖10B係顯示於圖10A所示之記憶體胞形成部中產生短路故障時之平面佈局之概略圖。
以下，針對用以實施本發明之形態進行說明。另，採用以下所示之順序進行說明。
1-1.記憶體胞之構成
1-2.本發明之非揮發性半導體記憶裝置之電路構成
1-3.關於非揮發性半導體記憶裝置之各種動作時之電壓
1-4.非揮發性半導體記憶裝置之平面佈局
1-5.產生短路故障時之非揮發性半導體記憶裝置
1-6.作用及效果
2-1.另一實施形態之非揮發性半導體記憶裝置之平面佈局
2-2.產生短路故障時之另一實施形態之非揮發性半導體記憶裝置
(1)第1實施形態
(1-1)記憶體胞之構成
首先，針對矩陣狀地配置於本發明之非揮發性半導體記憶裝置之記憶體胞之構成進行以下說明。如圖1所示，記憶體胞2a例如於以P型Si等而
成之井W上形成有形成N型電晶體構造之記憶體閘極構造體4a、形成N型之MOS(Metal-Oxide-Semiconductor：金屬氧化物半導體)電晶體構造之汲極側選擇閘極構造體5a及同樣形成N型MOS電晶體構造之源極側選擇閘極構造體6a。
於井W之表面，空開特定距離而形成位於汲極側選擇閘極構造體5a之一端之汲極區域WD與位於源極側選擇閘極構造體6a之一端之源極區域WS，且於汲極區域WD連接位元線BL1，於源極區域WS連接源極線SL。另，於井W之表面，以與汲極區域WD鄰接之方式形成低濃度汲極區域WDa，且沿著汲極側選擇閘極構造體5a之側壁形成之側壁SW配置於該低濃度汲極區域WDa上。又，於井W表面，以與源極區域WS鄰接之方式形成低濃度源極區域WSa，且沿著源極側選擇閘極構造體6a之側壁形成之側壁SW配置於該低濃度源極區域WSa上。
記憶體閘極構造體4a於低濃度汲極區域WDa及低濃度源極區域WSa間之井W上，介隔包含SiO2等之絕緣材料之下部閘極絕緣膜24a，具有例如以氮化矽(Si3N4)或氮氧化矽(SiON)、氧化鋁(Al2O3)、二氧化鉿(HfO2)等而成之電荷累積層EC，進而，於該電荷累積層EC上，同樣介隔以絕緣材料而成之上部閘極絕緣膜24b具有記憶體閘極電極MG。藉此，記憶體閘極構造體4a具有藉由下部閘極絕緣膜24a及上述閘極絕緣膜24b，使電荷累積層EC與井W及記憶體閘極電極MG絕緣之構成。
除該構成外，於記憶體閘極構造體4a，於記憶體閘極電極MG上形成藉由絕緣材料形成之罩膜CP，且位於汲極側選擇閘極構造體5a之上表面之矽化物層S1與位於源極側選擇閘極構造體6a之上表面之矽化物層S2係形成為自記憶體閘極電極MG之上表面遠離該罩膜CP之膜厚量。如此位於
記憶體胞2a之區域之記憶體閘極電極MG成為於上表面不形成矽化物層，而以罩膜CP覆蓋之構成。
於該情形，罩膜CP可使汲極側選擇閘極構造體5a之矽化物層S1與源極側選擇閘極構造體6a之矽化物層S2分別以膜厚量自記憶體閘極電極MG遠離。又，於該實施形態之情形，罩膜CP例如具有於包含SiO2等之絕緣材料之下部罩膜CPa上積層有以與該下部罩膜CPa不同之SiN等之絕緣材料而成之上部罩膜CPb之積層構造。
此處，於記憶體閘極構造體4a之記憶體閘極電極MG設有壁狀之第1側壁11與對向於該第1側壁11配置之壁狀之第2側壁12。記憶體閘極構造體4a係下部閘極絕緣膜24a、電荷累積層EC、上部閘極絕緣膜24b及罩膜CP之各側壁係沿著記憶體閘極電極MG之第1側壁11及第2側壁12形成，且該等下部閘極絕緣膜24a、電荷累積層EC、上部閘極絕緣膜24b及罩膜CP形成於記憶體閘極電極MG之第1側壁11及第2側壁12間之區域。
於記憶體閘極構造體4a，沿著記憶體閘極電極MG之第2側壁12或下部閘極絕緣膜24a、電荷累積層EC、上部閘極絕緣膜24b及罩膜CP之各側壁，形成有以絕緣材料而成之側壁隔片28a，且介隔該側壁隔片28a鄰接有汲極側選擇閘極構造體5a。於記憶體閘極構造體4a與汲極側選擇閘極構造體5a之間形成之側壁隔片28a係藉由特定膜厚形成，且成為可使記憶體閘極構造體4a與汲極側選擇閘極構造體5a絕緣。另，記憶體閘極構造體4a及汲極側閘極構造體5a間之側壁隔片28a之膜厚，考慮側壁隔片28a之耐壓不良或記憶體閘極構造體4a及汲極側選擇閘極構造體5a間之讀取電流，較佳選定為5[nm]以上40[nm]以下之寬度。
汲極側選擇閘極構造體5a具有如下構成：於側壁隔片28a與汲極區域
WD間之井W上，具有膜厚為9[nm]以下，較佳為3[nm]以下且以絕緣材料而成之汲極側選擇閘極絕緣膜30，且於該汲極側選擇閘極絕緣膜30上形成有汲極側選擇閘極電極DG1。又，於作為第2選擇閘極電極之汲極側選擇閘極電極DG1，於上表面形成有矽化物層S1，且於該矽化物層S1連接有作為第2選擇閘極線之汲極側選擇閘極線DGL1。
又，於記憶體閘極構造體4a，沿著記憶體閘極電極MG之第1側壁11或下部閘極絕緣膜24a、電荷累積層EC、上述閘極絕緣膜24b及罩膜CP之各側壁，形成有以絕緣材料而成之側壁隔片28b，且介隔該側壁隔片28b鄰接有源極側選擇閘極構造體6a。如此形成於記憶體閘極構造體4a與源極側選擇閘極構造體6a之間之側壁隔片28b亦選定為與一側壁隔片28a相同之5[nm]以上40[nm]以下之膜厚，且可使記憶體閘極構造體4a與源極側選擇閘極構造體6a絕緣。
源極側選擇閘極構造體6a具有如下構成：於側壁隔片28b與源極區域WS間之井W上，具有膜厚為9[nm]以下，較佳為3[nm]以下且以絕緣材料而成之源極側選擇閘極絕緣膜33，且於該源極側選擇閘極絕緣膜33上形成有源極側選擇閘極電極SG1。又，於作為第1選擇閘極電極之源極側選擇閘極電極SG1，於上表面形成有矽化物層S2，且於該矽化物層S2連接有作為第1選擇閘極線之源極側選擇閘極線SGL。
除此之外，於該實施形態之情形，介隔側壁隔片28a、28b而沿著記憶體閘極電極MG之第1側壁11及第2側壁12形成之源極側選擇閘極電極SG1及汲極側選擇閘極電極DG1分別形成為隨著自記憶體閘極電極MG遠離頂上部向井W下降之側壁狀。
記憶體胞2a構成為：以源極側選擇閘極構造體6a及汲極側選擇閘極
構造體5a分別沿著記憶體閘極構造體4a之側壁(第1側壁11及第2側壁12)形成為側壁狀，且即使該等源極側選擇閘極構造體6a及汲極側選擇閘極構造體5a分別與記憶體閘極構造體4a接近，亦因藉由形成於記憶體閘極電極MG上之罩膜CP，使汲極側選擇閘極電極DG1上之矽化物層S1與源極側選擇閘極電極SG1上之矽化物層S2分別自記憶體閘極電極MG遠離，故相應地，可防止該等矽化物層S1、S2與記憶體閘極電極MG之短路。
(1-2)本發明之非揮發性半導體記憶裝置之電路構成
接著，針對本發明之非揮發性半導體記憶裝置之電路構成進行說明。如圖2所示，非揮發性半導體記憶裝置1例如矩陣狀地配置有複數個記憶體胞2a、2b、2d、2e、2g、2h、2i、2j。另各記憶體胞2a、2b、2d、2e、2g、2h、2i、2j具有與於圖1中說明之記憶體胞2a相同之構成，且具有連接記憶體閘極線MGL之記憶體閘極電極MG、連接汲極側選擇閘極線DGL1(DGL2、DGL3、DGL4)之汲極側選擇閘極電極DG1(DG2、…)及連接源極側選擇閘極線SGL之源極側選擇閘極電極SG1(SG2、…)。
非揮發性半導體記憶裝置1，對排列於列方向之每記憶體胞2a，2b、2d，2e、2g，2h、2i，2j構成記憶體胞形成部3a、3b、3c、3d，且將其中鄰接之2個記憶體胞形成部3a、3b(3c、3d)作為一對形成1個記憶體胞陣列部1a(1c)，並可藉由基板電壓線Back對每個記憶體胞陣列部1a、1c施加特定之基板電壓。
又，非揮發性半導體記憶裝置1，於記憶體胞2a、2b、2d、2e、2g、2h、2i、2j中，以排列於行方向之記憶體胞2a、2d、2g、2i(2b、2e、2h及2j)共有1條位元線BL1(BL2)，且可藉由各位元線BL1、BL2，對每個行方向之記憶體胞2a、2d、2g、2i，2b、2e、2h、2j統一施加特定之位元電
壓。進而，該非揮發性半導體記憶裝置1例如於每個記憶體胞形成部3a、3b、3c、3d共有汲極側選擇閘極線DGL1、DGL2、DGL3、DGL4，且可藉由各汲極側選擇閘極線DGL1、DGL2、DGL3、DGL4對每個記憶體胞形成部3a、3b、3c、3d施加特定之電壓。
另，於該非揮發性半導體記憶裝置100中，以全部之記憶體胞2a、2b、2d、2e、2g、2h、2i、2j共有1條記憶體閘極線MGL、1條源極側選擇閘極線SGL及1條源極線SL，且可對記憶體閘極線MGL施加特定之記憶體閘極電壓，對源極側選擇閘極線SGL施加特定之源極閘極電壓，及對源極線SL施加特定之源極電壓。
(1-3)關於非揮發性半導體記憶裝置之各種動作時之電壓
接著，針對如此之非揮發性半導體記憶裝置1之各種動作進行說明。圖3係顯示於如圖2所示之非揮發性半導體記憶裝置1中，例如於對記憶體胞2a之電荷累積層EC注入電荷之資料寫入動作時(「寫入」)、於檢測於記憶體胞2a之電荷累積層EC是否累積有電荷之資料讀取動作時(「讀取」)、與於提取記憶體胞2a等之電荷累積層EC內之電荷之資料抹除動作時(「抹除」)之各部位之電壓值之一例之表。
於圖3之「寫入」欄中，顯示對記憶體胞2a之電荷累積層EC注入電荷時之電壓值(「選擇行」及「選擇列」)與不對記憶體胞2a之電荷累積層EC注入電荷時之電壓值(「非選擇行」或「非選擇列」)。
例如，於對記憶體胞2a之電荷累積層EC注入電荷之情形，如圖3之「寫入」欄所示般，可自記憶體閘極線MGL對記憶體閘極電極MG施加12[V]之電荷累積閘極電壓，對井W(圖3中記為「Back」)施加0[V]之基板電壓。又，此時，可對源極側選擇閘極電極SG1，自源極側選擇閘極線
SGL施加0[V]之閘極斷開電壓，對源極區域WS，自源極線SL施加0[V]之源極斷開電壓。藉此源極側選擇閘極構造體6a可遮斷源極區域WS與記憶體閘極構造體4a之通道層形成載子區域之電性連接，且阻止自源極線SL向記憶體閘極構造體4a之通道層形成載子區域之電壓施加。
另一方面，可對汲極側選擇閘極電極DG1，自汲極側選擇閘極線DGL1施加1.5[V]之汲極側選擇閘極電壓，且對汲極區域WD，自位元線BL1施加0[V]之電荷累積位元電壓。藉此汲極側選擇閘極構造體5a可電性連接汲極區域WD與記憶體閘極構造體4a之通道層形成載子區域。
於記憶體閘極構造體4a中，可藉由通道層形成載子區域與汲極區域WD電性連接，於通道層形成載子區域誘發載子，且藉由載子於井W表面形成與電荷累積位元電壓同樣為0[V]之通道層。因此，於記憶體閘極構造體4a中，於記憶體閘極電極MG及通道層間產生12[V]之較大之電壓差(12[V])，藉此，可藉由所產生之量子穿隧效應，於電荷累積層EC內注入電荷，而可成為資料寫入狀態。
另，於對電荷累積層EC注入電荷所需之電荷累積閘極電壓被施加於記憶體胞2a之記憶體閘極電極MG時，於該記憶體胞2a中要阻止對電荷累積層EC注入電荷時，係藉由源極側選擇閘極構造體6a，遮斷與記憶體閘極電極MG對向之區域之井W與源極區域WS之電性連接，且，藉由汲極側選擇閘極構造體5a，遮斷與記憶體閘極電極MG對向之區域之井W與汲極區域WD之電性連接。
藉此，於不寫入資料之記憶體胞2a中，因成為於通道層形成載子區域形成有空乏層之狀態，井W表面之電位基於電荷累積閘極電壓而逐漸上升，因而記憶體閘極電極MG及井W表面之電壓差變小，故可阻止對電荷
累積層EC內注入電荷。
又，於以圖3之「寫入」欄所示之資料之讀取動作中，例如對連接於成為讀取對象之記憶體胞2a之位元線BL1例如以1.5[V]進行預充電，且將源極線SL設為0[V]而檢測根據記憶體胞2a中是否有電流流動而變化之位元線BL1之電位，藉此，可判斷於記憶體胞2a之電荷累積層EC是否累積電荷。具體而言，於讀取記憶體胞2a之資料時，於記憶體閘極構造體4a之電荷累積層EC累積有電荷之情形(已有資料寫入之情形)，於記憶體閘極構造體4a正下方之井W成為非導通狀態，而可遮斷汲極區域WD與源極區域WS之電性連接。藉此，於讀取資料之記憶體胞2a中，可持續維持連接於汲極區域WD之位元線BL1之1.5[V]之讀取電壓。
另一方面，於讀取記憶體胞2a之資料時，於記憶體閘極構造體4a之電荷累積層EC未累積電荷之情形(未寫入資料之情形)，記憶體閘極構造體4a正下方之井W成為導通狀態，汲極區域WD與源極區域WS電性連接，其結果，經由記憶體胞2a，將0[V]之源極線SL與1.5[V]之位元線BL1電性連接。藉此，於讀取資料之記憶體胞2a中，位元線BL1之讀取電壓被施加至0[V]之源極線SL，藉此，施加於位元線BL1之1.5[V]之讀取電壓下降。
因此，於非揮發性半導體記憶裝置1中，藉由檢測位元線BL1之讀取電壓是否變化，可執行於記憶體胞2a之電荷累積層EC是否累積電荷之資料之讀取動作。另，可僅對連接不讀取資料之記憶體胞2b、2e、2h、2j之位元線BL2施加0[V]之非讀取電壓。
另，於提取記憶體胞2a之電荷累積層EC內之電荷之資料之抹除動作時(圖3中、「抹除」)，藉由自記憶體閘極線MGL對記憶體閘極電極MG
施加-12[V]之記憶體閘極電壓，可向0[V]之井W提取電荷累積層EC內之電荷而抹除資料。
(1-4)非揮發性半導體記憶裝置之平面佈局
接著針對上述非揮發性半導體記憶裝置1之平面佈局進行以下說明。圖4係顯示自半導體基板之上方觀察於半導體基板上配置複數個記憶體胞陣列部1a、1b、…之本發明之非揮發性半導體記憶裝置1之平面佈局之概略圖。於圖4中，於該等複數個記憶體胞陣列部1a、1b、…中，顯示一記憶體胞陣列部1a之平面佈局，與具有與該記憶體胞陣列部1a相同構成之另一記憶體胞陣列部1b之一部分平面佈局。另，因記憶體胞陣列部1a、1b、…全部具有相同構成，故此處著眼於一記憶體胞陣列部1a進行以下說明。
另，顯示記憶體胞2a之剖面構成之圖1係顯示圖4之A-A’部分之剖面構成者。又，於圖4中，除圖1所示之於記憶體閘極構造體4a之側壁形成之側壁隔片28a、28b以外，關於於汲極側選擇閘極構造體5a及源極側選擇閘極構造體6a所形成之側壁SW或矽化物層S1、S2亦省略圖示。
於該實施形態之情形，記憶體胞陣列部1a包含一記憶體胞形成部3a與另一記憶體胞形成部3b，且於該等成對之記憶體胞形成部3a、3b之長邊方向末端具有選擇閘極電極非形成區域ER1及ER5。又，該等成對之記憶體胞形成部3a、3b，具有於選擇閘極電極非形成區域ER1、ER5藉由記憶體閘極電極MG連結之構成。於該情形，記憶體胞陣列部1a以於一方向(於圖4中為列方向)延設之一記憶體胞形成部3a與同樣於一方向延設之另一記憶體胞形成部3b設有特定距離而並行之方式配置於半導體基板上。
於記憶體胞形成部3a、3b，沿著長邊方向延設有記憶體閘極電極
MG，且以覆蓋各記憶體閘極電極MG之頂上部之方式形成有罩膜CP，該記憶體閘極電極MG設為未露出於外部之狀態。因此，於顯示自半導體基板之上方觀察之平面佈局之圖4中，於記憶體胞形成部3a、3b不顯露記憶體閘極電極MG而圖示罩膜CP。
設於一記憶體胞形成部3a內之記憶體閘極電極MG亦自該記憶體胞形成部3a之末端延設於選擇閘極電極非形成區域ER1、ER5，且於該選擇閘極電極非形成區域ER1、ER5彎曲而連接設置於另一記憶體胞形成部3b之末端。此處，於選擇閘極電極非形成區域ER1、ER5形成之記憶體閘極電極MG與形成於記憶體胞形成部3a、3b之記憶體閘極電極MG不同，不以罩膜CP覆蓋而露出於外部。
另，於該實施形態之情形，記憶體胞陣列部1a之記憶體閘極電極MG具有自半導體基板之上方觀察形成為無端四角環狀，且因於記憶體胞形成部3a、3b之區域藉由罩膜CP覆蓋，故於未被該罩膜CP覆蓋之選擇閘極電極非形成區域ER1、ER5中以字狀地露出於外部之構成。
此處，記憶體胞形成部3a(3b)具有沿著長邊方向形成有複數個記憶體胞2a、2b、2c(2d、2e、2f)之記憶體胞區域ER3。另，於圖2所示之記憶體胞形成部3a(3b)雖僅圖示記憶體胞2a、2b(2d、2e)，但於圖4中亦圖示關於鄰接於記憶體胞2b(2e)之記憶體胞2c(2f)。
記憶體胞形成部3a(3b)除上述記憶體胞區域ER3外，亦包含：一選擇閘極接觸區域ER6，其設於該記憶體胞區域ER3之一末端；另一選擇閘極接觸區域ER7，其設於該記憶體胞區域ER3之另一末端；一電性切斷區域，其設於一選擇閘極接觸區域ER6之末端；及另一電性切斷區域ER4，其設於另一選擇閘極接觸區域ER7之末端。另，於該實施形態之情形，於
位於記憶體胞形成部3a(3b)之長邊方向末端之電性切斷區域ER2、ER4鄰接有上述選擇閘極電極非形成區域ER1、ER5。
此處，於記憶體胞區域ER3，於半導體基板表面形成有特定形狀之井W，例如於井W中之形成為帶狀之記憶體配置區域W1、W2、W3，記憶體胞形成部3a、3b以交叉之方式配置。於一記憶體胞形成部3a之記憶體胞區域ER3，於記憶體配置區域W1(W2、W3)上形成具有記憶體閘極構造體4a、汲極側選擇閘極構造體5a及源極側選擇閘極構造體6a之記憶體胞2a(2b、2c)。又，於另一記憶體胞形成部3b之記憶體胞區域ER3，亦與一記憶體胞形成部3a相同，於記憶體配置區域W1(W2、W3)上形成具有記憶體閘極構造體4b、汲極側選擇閘極構造體5b及源極側選擇閘極構造體6b之記憶體胞2d(2e、2f)。另，配置於記憶體胞區域ER3之記憶體胞2b、2c、2d、2e、2f因與於圖1中說明之記憶體胞2a具有相同構成，故此處省略說明。
井W之記憶體配置區域W1、W2、W3以記憶體閘極構造體4a(4b)為邊界，區分源極區域WS側與汲極區域WD側。於各記憶體配置區域W1、W2、W3中，位於記憶體胞形成部3a、3b間之源極區域WS相互連接，且共有設於特定位置之柱狀之源極接觸SC。源極接觸SC具有連接源極線SL(圖2)之構成，且可對於各記憶體配置區域W1、W2、W3之源極區域WS統一施加自該源極線SL施加之特定之源極電壓。
另一方面，記憶體配置區域W1、W2、W3之各汲極區域WD相互分離，且分別具有個別地設有柱狀之位元接觸BC之構成。於各位元接觸BC分別連接有不同之位元線BL2、BL2、…(圖2)，且可自對應之位元線BL1、BL2、…個別地施加特定之位元電壓。藉此，可分別自不同之位元
線BL1、BL2、…，經由位元接觸BC，對記憶體胞形成部3a之各汲極區域WD施加特定之位元電壓。
於該實施形態之情形，於一記憶體胞形成部3a，於井W之源極區域WS側配置有構成記憶體閘極構造體4a之記憶體閘極電極MG之第1側壁11，且沿著該記憶體閘極電極MG之第1側壁11形成有源極側選擇閘極構造體6a。又，於該一記憶體胞形成部3a，於井W之汲極區域WD側，配置有構成記憶體閘極構造體4a之記憶體閘極電極MG之第2側壁12，且沿著該記憶體閘極MG之第2側壁12形成有汲極側選擇閘極構造體5a。
除該構成外，於與一記憶體胞形成部3a成對之另一記憶體胞形成部3b中，沿著一記憶體胞形成部3a中形成有源極側選擇閘極構造體6a之記憶體閘極電極MG之第1側壁11(內周壁)，同樣地形成有源極側選擇閘極構造體6b。除此之外，於另一記憶體胞形成部3b中，沿著一記憶體胞形成部3a中形成有汲極側選擇閘極構造體5a之記憶體閘極電極MG之第2側壁12(外周壁)，同樣地形成有汲極側選擇閘極構造體5b。
於源極側選擇閘極構造體6a(6b)，沿著記憶體閘極構造體4a(4b)之第1側壁11，形成有形成為側壁狀之源極側選擇閘極電極SG1(SG2)，同時與源極側選擇閘極電極SG1(SG2)一體形成之寬度較寬之選擇閘極接觸形成部Ca形成於一選擇閘極接觸區域ER6。
另，於該選擇閘極接觸形成部Ca，形成有表面形成為平面狀之平面部15a，且連接有源極側選擇閘極線(未圖示)之柱狀之源極側選擇閘極接觸SGC設於該平面部15a。藉此，於寬度較窄且傾斜之側壁狀之源極側選擇閘極電極SG1(SG2)中，來自源極側選擇閘極線SGL之特定電壓亦可經由源極側選擇閘極接觸SGC及選擇閘極接觸形成部Ca施加。
又，於汲極側選擇閘極構造體5a(5b)，沿著位於記憶體閘極構造體4a(4b)之第2側壁12，形成有形成為側壁狀之汲極側選擇閘極電極DG1(DG2)，同時與汲極側選擇閘極電極DG1(DG2)一體形成之寬度較寬之選擇閘極接觸形成部Cb形成於另一選擇閘極接觸區域ER7。
於該選擇閘極接觸形成部Cb，亦形成有表面形成為平面狀之平面部15b，且連接有汲極側選擇閘極線DGL1(DGL2)之柱狀之汲極側選擇閘極接觸DGC設於該平面部15b。藉此，於寬度較窄且傾斜之側壁狀之汲極側選擇閘極電極DG1(DG2)中，來自汲極側選擇閘極線DGL1(DGL2)之特定電壓可經由汲極側選擇閘極接觸DGC及選擇閘極接觸形成部Cb施加。
另，關於設於選擇閘極接觸區域ER6、ER7之選擇閘極接觸形成部Ca、Cb，與源極側選擇閘極電極SG1或汲極側選擇閘極電極DG1連接設置，且若可形成源極側選擇閘極接觸SGC或汲極側選擇閘極接觸DGC，則亦可採用其他各種形狀。
另一方面，於位於選擇閘極接觸區域ER6、ER7之末端之電性切斷區域ER2、ER4，雖自記憶體胞區域ER3延設有記憶體閘極構造體4a(4b)，但與記憶體胞區域ER3不同並未延設有源極側選擇閘極電極SG1(SG2)及汲極側選擇閘極電極DG1(DG2)，而代替該等源極側選擇閘極電極SG1(SG2)及汲極側選擇閘極電極DG1(DG2)形成有選擇閘極電極切斷部103。
此處，選擇閘極電極切斷部103以由i型而成之側壁狀之本徵半導體層Ia、側壁狀之相反導電型半導體層OC及同樣為側壁狀之本徵半導體層Ib構成，且具有沿著記憶體閘極電極MG之第1側壁11及第2側壁12，以本徵半導體層Ia、相反導電型半導體層OC及本徵半導體層Ib之順序排列配
置之構成。另，相反導電型半導體層OC係由與源極側選擇閘極電極SG1(SG2)及汲極側選擇閘極電極DG1(DG2)不同之導電型(該情形為p型)形成。
如此般於電性切斷區域ER2、ER4中，將n型之源極側選擇閘極電極SG1(SG2)及汲極側選擇閘極電極DG1(DG2)作為起點，沿著記憶體閘極電極MG之第1側壁11及第2側壁12，以i型之本徵半導體層Ia、p型之相反導電型半導體層OC及i型之本徵半導體層Ib之順序配置。藉此，於記憶體胞陣列部1a中，以記憶體胞形成部3a(3b)之n型之源極側選擇閘極電極SG1(SG2)為起點沿著記憶體閘極電極MG之第1側壁11可形成pin接合，且可使同樣沿著第1側壁11形成之源極側選擇閘極電極SG1、SG2彼此電性切斷。又，同樣於記憶體閘極電極MG之第2側壁中，亦以記憶體胞形成部3a(3b)之n型之汲極側選擇閘極電極DG1(DG2)為起點沿著該第2側壁12可形成pin接合，且可使同樣沿著第2側壁12形成之汲極側選擇閘極電極DG1、DG2彼此電性切斷。
此處，於記憶體胞區域ER3、電性切斷區域ER2、ER4及選擇閘極接觸區域ER6、ER7中，如上述般，因於記憶體閘極電極MG上形成有罩膜CP，故於製造過程中，可藉由該罩膜CP防止記憶體閘極電極MG之上表面進行自對準矽化物化。
另一方面，於選擇閘極電極非形成區域ER1、ER5中，因於記憶體閘極電極MG上未形成有罩膜CP而使該記憶體閘極電極MG露出於外部，故上表面被自對準矽化物化，且介隔形成於該記憶體閘極電極MG上之自對準矽化物層(未圖示)設有柱狀之記憶體閘極接觸MGC。於記憶體閘極接觸MGC，連接有記憶體閘極線MGL(圖2)，且可施加來自該記憶體閘極線
MGL之特定電壓。藉此，可對記憶體閘極電極MG，經由記憶體閘極接觸MGC施加記憶體閘極線MGL之電壓。
如此，於非揮發性半導體記憶裝置1中，於記憶體胞區域ER3或選擇閘極接觸區域ER6、ER7、電性切斷區域ER2、ER4中記憶體閘極電極MG雖以罩膜CP覆蓋，但藉由介隔記憶體閘極接觸MGC自於選擇閘極電極非形成區域ER1、ER5中露出之記憶體閘極電極MG施加特定之電壓，亦可對於該記憶體胞區域ER3中被罩膜CP覆蓋之記憶體閘極電極MG施加特定之電壓。
另，如此之非揮發性半導體記憶裝置1因可藉由進行一般之CMOS(Complementary MOS：互補金屬氧化物半導體)之製造製程即成膜步驟、或抗蝕劑塗佈步驟、曝光顯影步驟、蝕刻步驟、雜質注入步驟及抗蝕劑剝離步驟等之各步驟製作，故此處省略其製造方法。
(1-5)產生短路故障時之非揮發性半導體記憶裝置
接著，針對因製造不良等而產生短路故障時之非揮發性半導體記憶裝置1進行說明。對與圖4對應之部分附註相同符號而顯示之圖5係顯示於製造圖4所示之非揮發性半導體記憶裝置1時，例如於藉由蝕刻處理於電性切斷區域ER2、ER4形成選擇閘極電極切斷部103之製造步驟中，成為該選擇閘極電極切斷部103之本徵半導體層Ia、Ib之半導體材料亦殘存於選擇閘極電極非形成區域ER1、ER5時之非揮發性半導體記憶裝置21之概略圖。
於該情形，藉由於選擇閘極電極非形成區域ER1、ER5亦殘存有半導體材料，而於該選擇閘極電極非形成區域ER1、ER5，例如沿著記憶體閘極電極MG之第1側壁11形成以半導體材料而成之側壁狀之本徵半導體層
Id，沿著記憶體閘極電極MG之第2側壁12形成以半導體材料而成之側壁狀之本徵半導體層Ie。
藉此，於成為記憶體閘極電極MG之內周壁之第1側壁11，例如於一記憶體胞形成部3a之電性切斷區域ER2依序排列形成本徵半導體層Ia2、相反導電型半導體OCb及本徵半導體層Id，同時該本徵半導體層Id亦直接形成於選擇閘極電極非形成區域ER1(ER5)之第1側壁11，且該本徵半導體層Id延設至另一記憶體胞形成部3b之相反導電型半導體層OCc。另，於另一記憶體胞形成部3b中，於電性切斷區域ER2沿著記憶體閘極電極MG之第1側壁11，依序排列形成本徵半導體層Ia3、相反導電型半導體層OCc及本徵半導體層Id。
此時，例如，若於製造過程中產生之異物附著於相反導電型半導體層OCb、OCc，或於製造時產生相反導電型半導體層OCb、OCc之形成不良，則沿著記憶體閘極電極MG之第1側壁11形成之本徵半導體層Ia2、Id、Ia3彼此成為電性連接之狀態。此時，於本發明之非揮發性半導體記憶裝置21中，因一記憶體胞形成部3a之源極側選擇閘極電極SG1與另一記憶體胞形成部3b之源極側選擇閘極電極SG2均沿著記憶體閘極電極MG之第1側壁11形成，故若沿著記憶體閘極電極MG之第1側壁11形成之本徵半導體層Ia2、Id、Ia3彼此成為電性連接之狀態，則源極側選擇閘極電極SG1及SG2彼此電性連接。
此處，對與圖2對應之部分附註相同符號而顯示之圖6係顯示一記憶體胞形成部3a之源極側選擇閘極電極SG1與另一記憶體胞形成部3b之源極側選擇閘極電極SG2電性連接時之非揮發性半導體記憶裝置21之電路構成之概略圖。此時，記憶體胞陣列部1a之記憶體胞形成部3a、3b如圖6所示
般，可視為以記憶體胞形成部3a、3b共有之源極側選擇閘極線SGL以配線La連接之構成。
該情形，例如於檢測於記憶體胞2a之電荷累積層EC是否累積電荷之資料之讀取動作時，於非揮發性半導體記憶裝置21中，因以讀取資料之記憶體胞2a與其以外之不讀取資料之記憶體胞2d等共有相同源極側選擇閘極線SGL，故即使一記憶體胞形成部3a之源極側選擇閘極電極SG1與另一記憶體胞形成部3b之源極側選擇閘極電極SG2電性連接，亦不對1.5[V]之源極側選擇閘極線SGL產生電壓變動，故可防止如先前之讀取錯誤動作。
接著，如圖5所示，亦針對沿著露出於選擇閘極電極非形成區域ER1之記憶體閘極電極MG之第2側壁12殘存有半導體材料時進行說明。如圖5所示般，於記憶體胞陣列部1a中，若於選擇閘極電極非形成區域ER1、ER5殘存有半導體材料，則於該選擇閘極電極非形成區域ER1、ER5中沿著記憶體閘極電極MG之第2側壁12形成有以半導體材料而成之側壁狀之本徵半導體層Ie。
於該情形，成為記憶體閘極電極MG之外周壁之第2側壁12成為例如位於一記憶體胞形成部3a之電性切斷區域ER2之相反導電型半導體層OCa與位於另一記憶體胞形成部3b之電性切換區域ER2之相反導電型半導體層OCd藉由本徵半導體層Ie連接設置之構成。
此時，例如，若於製造過程中產生之異物附著於相反導電型半導體層OCa、OCd，或於製造時產生相反導電型半導體層OCa、OCd之形成不良，則沿著記憶體閘極電極MG之第2側壁12形成之本徵半導體層Ia1、Ie、Ia4彼此成為電性連接之狀態。此時，於本發明之非揮發性半導體記憶裝置21中，因一記憶體胞形成部3a之汲極側選擇閘極電極DG1與另一記
憶體胞形成部3b之汲極側選擇閘極電極DG2沿著記憶體閘極電極MG之相同第2側壁12形成，故若沿著記憶體閘極電極MG之第2側壁12形成之本徵半導體層Ia1、Ie、Ia4彼此成為電性連接之狀態，則汲極側選擇閘極電極DG1、DG2彼此電性連接。
此時，如圖6所示般，可視為於非揮發性半導體記憶裝置21中，於一記憶體胞形成部3a中連接於汲極側選擇閘極電極DG1之一汲極側選擇閘極線DGL1與於另一記憶體胞形成部3b中連接於汲極側選擇閘極電極DG2之另一汲極側選擇閘極線DGL2以配線Lb連接之構成。
於該情形，例如於檢測於記憶體胞2a之電荷累積層EC是否累積電荷之資料之讀取動作時，於非揮發性半導體記憶裝置21中，因對連接讀取資料之記憶體胞2a之一汲極側選擇閘極線DGL1施加1.5[V]，另一方面，對連接不讀取資料之記憶體胞2d等之另一汲極側選擇閘極線DGL2施加0[V]，故若一記憶體胞形成部3a之汲極側選擇閘極電極DG1與另一記憶體胞形成部3b之汲極側選擇閘極電極DG2電性連接，則於汲極側選擇閘極線DGL1、DGL2產生電壓變動，該點，產生如先前之讀取錯誤動作。
然而，於本發明之非揮發性半導體記憶裝置21中，因汲極側選擇閘極線DGL1、DGL2、DGL3、DGL4分別按記憶體胞形成部3a、3b、3c、3d單位個別地設置，故此時，成為僅一記憶體胞形成部3a之汲極側選擇閘極線DGL1與另一記憶體胞形成部3b之汲極側選擇閘極線DGL2藉由配線Lb連接之構成。因此，於非揮發性半導體記憶裝置21中，僅連接於記憶體胞形成部3a、3b之汲極側選擇閘極線DGL1、DGL2產生電壓變動，而可防止於其他汲極側選擇閘極線DGL3、DGL4產生電壓變動。
因此，於該非揮發性半導體記憶裝置21中，例如因即使於記憶體胞
形成部3a、3b汲極側選擇閘極電極DG1、DG2彼此連接，亦可將由汲極側選擇閘極線DGL1、DGL2之電壓變動導致之讀取錯誤動作之產生僅限制於記憶體胞形成部3a、3b，故即使產生該等記憶體胞形成部3a、3b間之短路故障，亦可防止其他記憶體胞形成部3c、3d之讀取錯誤動作之產生。
另，於不讀取資料之記憶體胞形成部3c、3d產生短路故障，汲極側選擇閘極線DGL3、DGL4彼此連接之情形，因對汲極側選擇閘極線DGL3、DGL4均施加0[V]，故於汲極側選擇閘極線DGL3、DGL4不會產生電壓變動，可防止如先前之讀取錯誤動作。
(1-6)作用及效果
於以上之構成中，於非揮發性半導體記憶裝置1中，以一記憶體胞形成部3a及另一記憶體胞形成部3b共有相同之記憶體閘極電極MG，且於選擇閘極電極非形成區域ER1及ER5，一記憶體胞形成部3a及另一記憶體胞形成部3b以記憶體閘極電極MG連結。又，於該非揮發性半導體記憶裝置1中，沿著記憶體閘極電極MG之第1側壁11設置一記憶體胞形成部3a之源極側選擇閘極電極SG1與另一記憶體胞形成部3b之源極側選擇閘極電極SG2。
藉此，於非揮發性半導體記憶裝置1中，即使於由於製造不良而沿著記憶體閘極電極MG之第1側壁11殘存有異物或導通材料等之情形，亦因於一記憶體胞形成部3a與另一記憶體胞形成部3b中資料讀取動作時施加相同電壓之同種源極側選擇閘極電極SG1、SG2彼此電性連接，故可防止於資料之讀取動作時因短路故障產生之源極側選擇閘極電極SG1、SG2之電壓變動或汲極側選擇閘極電極DG1、DG2之電壓變動。
因此，於非揮發性半導體記憶裝置1中，與製造不良時，如先前般，
連接有施加不同之電壓值之可能性較高之不同種之汲極側選擇閘極電極及源極側選擇閘極電壓而於非揮發性半導體記憶裝置整體產生電壓變動之情形相比，可減輕於資料讀取動作時因電壓變動產生之讀取錯誤動作，進而可減低因意外之電壓變動產生之消耗電力之增加。
又，於該非發揮性半導體記憶裝置1中，沿著記憶體閘極電極MG之第2側壁12設置一記憶體胞形成部3a之汲極側選擇閘極電極DG1與另一記憶體胞形成部3b之汲極側選擇閘極電極DG2。
藉此，於非揮發性半導體記憶裝置1中，即使於由於製造不良導致沿著記憶體閘極電極MG之第2側壁12殘存有異物或導通材料等之情形，亦因於一記憶體胞形成部3a與另一記憶體胞形成部3b，資料讀取動作時施加相同電壓之可能性較高之同種之汲極側選擇閘極電極DG1、DG2彼此電性連接，故可降低於資料之讀取動作時於汲極側選擇閘極電極DG1、SG2之電壓變動之產生機率。
又，於該非揮發性半導體記憶裝置1中，因假如即使於產生短路故障之汲極側選擇閘極電極DG1、DG2施加不同之電壓，亦對每個記憶體胞形成部3a、3b、…連接有不同之汲極側選擇閘極線DGL1、DGL2、…，故僅一記憶體胞形成部3a之汲極側選擇閘極電極DG1與另一記憶體胞形成部3b之汲極側選擇閘極電極DG2電性連接，而可將電壓變動僅限制於記憶體胞形成部3a、3b，可防止於記憶體胞形成部3a、3b以外產生電壓變動。
因此，於非揮發性半導體記憶裝置1中，與製造不良時，如先前般，連接有施加不同之電壓值之可能性較高之不同種之汲極側選擇閘極電極及源極側選擇閘極電極而於非揮發性半導體記憶裝置整體產生電壓變動之情形相比，可減輕於資料讀取動作時因電壓變動產生之讀取錯誤動作，進而
可減低因意外之電壓變動導致之消耗電力之增加。
(2)另一實施形態之非揮發性半導體記憶裝置
(2-1)另一實施形態之非揮發性半導體記憶裝置之平面佈局
於上述實施形態中，雖針對自半導體基板之上方觀察將記憶體閘極電極MG形成為無端四角環狀，且於1個記憶體胞陣列部1a設有2個記憶體胞形成部3a、3b之非揮發性半導體記憶裝置1進行敘述，但本發明並未限定於此，亦可應用如對與圖4對應之部分附註相同符號顯示之圖7般，使用自半導體基板之上方觀察將記憶體閘極電極MG1形成為無端梯子狀，且於1個記憶體胞陣列部41a設置3個以上之記憶體胞形成部3b、3a、3e、…之非揮發性半導體記憶裝置41。
於該情形，記憶體胞陣列部41a具有複數個記憶體胞形成部3b、3a、3e、…設有特定距離而並行配置於半導體基板上之構成，且以記憶體胞形成部3b、3a、3e、…共有相同之記憶體閘極電極MG1。實際上，記憶體閘極電極MG1係於選擇閘極電極非形成區域ER1、ER5中朝向排列有複數個記憶體胞形成部3b、3a、3e、…之方向延設，且連接設置於各記憶體胞形成部3b、3a、3e、…之末端。
於該實施形態之情形，例如，於如圖7所示之第2列之記憶體胞形成部3a，於位於與第3列之記憶體胞形成部3b之間之井W之源極區域WS側，配置有記憶體閘極電極MG1之第1側壁11，且沿著該第1側壁11形成有源極側選擇閘極電極SG1。又，於該記憶體胞形成部3a，於位於與第1列之記憶體胞形成部3e之間之井W之汲極區域WD側，配置有記憶體閘極電極MG1之第2側壁12，且沿著該第2側壁12形成有汲極側選擇閘極電極DG1。
此處，形成於第2列之記憶體胞形成部3a之記憶體閘極電極MG1之第1側壁11，延設至與該記憶體胞形成部3a於一方鄰接之第3列之記憶體胞形成部3b，且可直接成為該第3列之記憶體胞形成部3b中之記憶體閘極電極MG1之第1側壁11。於如此鄰接之記憶體胞形成部3a、3b，記憶體閘極電極MG1之第1側壁11以連續地環繞之方式形成。又，於第3列之記憶體胞形成部3b，於位於記憶體閘極電極MG1之第1側壁11側之井W形成有源極區域WS，且可沿著該第1側壁11設置源極側選擇閘極電極SG2。
因此，於第3列之記憶體胞形成部3b，沿著於第2列之記憶體胞形成部3a形成有源極側選擇閘極電極SG1之記憶體閘極電極MG1之第1側壁11，可形成相同之源極側選擇閘極電極SG2。另，於第3列之記憶體胞形成部3b，於記憶體閘極電極MG1之第2側壁12側之井W形成汲極區域WD，且可沿著該第2側壁12形成汲極側選擇閘極電極DG2。
另，該第3列之記憶體胞形成部3b，如圖7所示，因形成於記憶體胞陣列部41a之一末端，故記憶體閘極電極MG1之第2側壁12成為記憶體胞陣列部41a之外周壁，且該第2側壁12可通過選擇閘極電極非形成區域ER1、ER5而延設至配置於記憶體胞陣列部41a之另一末端之記憶體胞形成部(未圖示)。另，於形成於記憶體胞陣列部41a之另一末端之記憶體胞形成部中，與第3列之記憶體胞形成部3b相同，可沿著記憶體閘極電極MG1之第2側壁12而形成汲極側選擇閘極電極。
另一方面，於第2列之記憶體胞形成部3a與於另一方與該記憶體胞形成部3a鄰接之第1列之記憶體胞形成部3e之間，記憶體閘極電極MG1之第2側壁12以環繞之方式形成，且由鄰接之記憶體胞形成部3a、3e共有記憶體閘極電極MG1之相同第2側壁12。該情形下，於第1列之記憶體胞形成
部3e中，於位於記憶體閘極電極MG1之第2側壁12側之井W形成汲極區域WD，且可沿著該第2側壁12設有汲極側選擇閘極電極DG3。
因此，於第1列之記憶體胞形成部3e，沿著於第2列之記憶體胞形成部3a形成有汲極側選擇閘極電極DG1之記憶體閘極電極MG1之第2側壁12，可相同地形成汲極側選擇閘極電極DG3。又，於第1列之記憶體胞形成部3e，於記憶體閘極電極MG1之第1側壁11側之井W形成源極區域WS，且沿著該第1側壁11形成源極側選擇閘極電極SG3。
另，於該非揮發性半導體記憶裝置41中，因關於資料寫入動作時(寫入)或資料讀取動作時(讀取)及資料抹除動作時(抹除)之各部位之電壓值，與上述之「關於(1-3)非揮發性半導體記憶裝置之各種動作時之電壓」相同，故此處可省略其說明。
(2-2)產生短路故障時之另一實施形態之非揮發性半導體記憶裝置
接著，針對因製造不良等產生短路故障時之非揮發性半導體記憶裝置41進行說明。此處，對與圖7對應之部分附註相同符號顯示之圖8係顯示於製造圖7所示之非揮發性半導體記憶裝置41時，例如於藉由蝕刻處理將選擇閘極電極切斷部103形成於電性切斷區域ER2、ER4之製造步驟中，該選擇閘極電極切斷部103之半導體材料亦殘存於選擇閘極電極非形成區域ER1、ER5時之非揮發性半導體記憶裝置51之概略圖。
於該情形，因於選擇閘極電極非形成區域ER1、ER5亦殘存有半導體材料，故於該選擇閘極電極非形成區域ER1、ER5，沿著記憶體閘極電極MG之第1側壁11形成有由半導體材料而成之側壁狀之本徵半導體層Id，且沿著記憶體閘極電極MG之第2側壁12形成有由半導體材料而成之側壁狀之本徵半導體層Ie、If。
此處，例如於第2列之記憶體胞形成部3a中，本徵半導體層Ia2、相反導電型半導體層OCb及本徵半導體層Id依序排列形成於位於電性切斷區域ER2之記憶體閘極電極MG之第1側壁11，同時進而該本徵半導體層Id亦可直接形成於選擇閘極電極非形成區域ER1(ER5)。藉此，記憶體胞形成部3a可成為藉由本徵半導體層Id與共有記憶體閘極電極MG1之第1側壁11的第3列之記憶體胞形成部3b之相反導電型半導體層OCc連接設置之構成。
此時，例如，若於製造過程中產生之異物附著於相反導電型半導體層OCb、OCc，或於製造時產生相反導電型半導體層OCb、OCc之形成不良，則沿著記憶體閘極電極MG1之第1側壁11形成之本徵半導體層Ia2、Id、Ia3彼此成為電性連接之狀態。此時，於本發明之非揮發性半導體記憶裝置51中，因第2列之記憶體胞形成部3a之源極側選擇閘極電極SG1與第3列之記憶體胞形成部3b之源極側選擇閘極電極SG2沿著記憶體閘極電極MG1之相同之第1側壁11形成，故若沿著記憶體閘極電極MG1之第1側壁11形成之本徵半導體層Ia2、Id、Ia3彼此成為電性連接之狀態，則源極側選擇閘極電極SG1、SG2彼此電性連接。
此時，於非揮發性半導體記憶裝置51中，與上述實施形態相同，可視為連接於一記憶體胞形成部3a之源極側選擇閘極電極SG1之源極側選擇閘極線SGL與連接於另一記憶體胞形成部3b之源極側選擇閘極電極SG2之源極側選擇閘極線SGL以配線La(圖6)連接之構成。
於該情形，例如於檢測於設置於第2列之記憶體胞形成部3a之記憶體胞2a之電荷累積層EC是否累積電荷之資料之讀取動作時，於非揮發性半導體記憶裝置51中，因以讀取資料之記憶體胞2a與不讀取資料之記憶體胞
2d等共有相同之源極側選擇閘極線SGL，故即使第2列之記憶體胞形成部3a之源極側選擇閘極電極SG1與第3列之記憶體胞形成部3b之源極側選擇閘極電極SG2電性連接，亦不會對1.5[V]之源極側選擇閘極線SGL產生電壓變動，可防止如先前之讀取錯誤動作。
接著，如圖8所示，針對於第1列之記憶體胞形成部3e及第2列之記憶體胞形成部3a間之選擇閘極電極非形成區域ER1、ER5中，沿著記憶體閘極電極MG1之第2側壁12殘存有半導體材料時進行說明。如圖8所示，若於記憶體胞形成部3a、3e間，於選擇閘極電極非形成區域ER1、ER5殘存有半導體材料，則沿著記憶體閘極電極MG之第2側壁12形成有由半導體材料而成之側壁狀之本徵半導體層If。
於該情形，於位於記憶體胞形成部3a、3e間之記憶體閘極電極MG之第2側壁12中，例如成為藉由本徵半導體層If使位於第2列之記憶體胞形成部3a之電性切斷區域ER2之相反導電型半導體層OCa與位於第1列之記憶體胞形成部3e之電性切斷區域ER2之相反導電型半導體層OC。連接設置之構成。
此時，例如，若於製造過程中產生之異物附著於相反導電型半導體層OCa、OCe，或於製造時產生相反導電型半導體層OCa、OCe之形成不良，則沿著記憶體閘極電極MG之第2側壁12形成之本徵半導體層Ia1、If、Ia4彼此成為電性連接之狀態。
此時，於本發明之非揮發性半導體記憶裝置51中，因第2列之記憶體胞形成部3a之汲極側選擇閘極電極DG1與第1列之記憶體胞形成部3e之汲極側閘極電極DG3沿著記憶體閘極電極MG1之同一第2側壁12形成，故若沿著記憶體閘極電極MG1之第2側壁12形成之本徵半導體層Ia1、If、Ia4
彼此成為電性連接之狀態，則汲極側選擇閘極電極DG1、DG3彼此電性連接。
於該情形，例如於檢測配置於第2列之記憶體胞形成部3a之記憶體胞2a之電荷累積層是否累積電荷之資料讀取動作時，於非揮發性半導體記憶裝置51中，對讀取資料之記憶體胞形成部3a之汲極側選擇閘極電極DG1施加1.5[V]，另一方面，對連接於不讀取資料之記憶體胞形成部3e之汲極側選擇閘極電極DG3施加0[V]。因此，即使於非揮發性半導體記憶裝置51中，若第2列之記憶體胞形成部3a之汲極側選擇閘極電極DG1與第1列之記憶體胞形成部3e之汲極側選擇閘極電極DG3電性連接，則於汲極側選擇閘極電極DG1、DG3產生電壓變動，該點，發生如先前之讀取錯誤動作。
然而，於本發明之非揮發性半導體記憶裝置51中，因汲極側選擇閘極電極線按記憶體胞形成部3b、3a、3e、…單位個別地設置，故此時，成為僅連接於第2列之記憶體胞形成部3a之汲極側選擇閘極線與連接於第1列之記憶體胞形成部3e之汲極側選擇閘極線連接之構成。因此，於非揮發性半導體記憶裝置51中，與上述實施形態相同，雖僅於連接於記憶體胞形成部3a、3e之各汲極側選擇閘極線產生電壓變動，但可防止於連接於其他記憶體胞形成部3b之汲極側選擇閘極線產生電壓變動。
根據以上之構成，即使於非揮發性半導體記憶裝置41中，亦與上述實施形態相同，與製造不良時，如先前般，連接有施加不同電壓值之可能性較高之不同種之汲極側選擇閘極電極及源極側選擇閘極電極而於非揮發性半導體記憶體裝置整體產生電壓變動之情形相比，可於資料讀取動作時減輕因電壓變動而產生之讀取錯誤動作，進而可降低由於意外之電壓變動
導致之消耗電力之增加。
(3)其他實施形態
另，本發明並未限定於本實施形態，於本發明主旨之範圍內可有各種變化實施，例如亦可針對各部位之電壓值適用各種電壓值。又，於上述實施形態中，雖針對作為形成於記憶體閘極電極之第1側壁之第1選擇閘極電極，採用源極側選擇閘極電極SG1、SG2之情形進行敘述，但本發明並未限定於此，亦可將汲極側選擇閘極電極作為第1選擇閘極電極而形成於記憶體閘極電極之第1側壁。另，於該情形，形成於記憶體閘極電極之第2側壁之第2選擇閘極電極成為源極側選擇閘極電極。
又，於上述之實施形態中，雖針對將汲極側選擇閘極電極DG1及源極側選擇閘極電極SG1作為起點設置形成pin接合之選擇閘極電極切斷部103之情形進行敘述，但本發明並未限定於此，亦可將汲極側選擇閘極電極DG1及源極側選擇閘極電極SG1作為起點設置形成nin接合構造、pip接合構造、npn接合構造或pnp接合構造之選擇閘極電極切斷部。即，亦可於一記憶體胞形成部之第1選擇閘極電極與另一記憶體胞形成部之第1選擇閘極電極之間，於記憶體閘極電極之側壁，設有導電型與第1選擇閘極電極及第2選擇閘極電極不同之相反導電型半導體層，或本徵半導體層之任一者。
進而，於上述之實施形態中，雖針對將電性切斷區域ER2(ER4)配置於選擇閘極接觸區域ER6(ER7)之末端之情形進行說明，但本發明並未限定於此，亦可不設置電性切斷區域ER2(ER4)，而於選擇閘極接觸區域ER6(ER7)之末端僅配置選擇閘極電極非形成區域ER1(ER5)。
進而，亦可與電性切斷區域ER2、ER4之有無無關，於選擇閘極電極
非形成區域ER1、ER5設置形成pin接合、nin接合構造、pip接合構造、npn接合構造或pnp接合構造之選擇閘極電極切斷部。即，亦可於選擇閘極電極非形成區域ER1、ER5之記憶體閘極電極之側壁設有導電型與第1選擇閘極電極及第2選擇閘極電極不同之相反導電型半導體層，或本徵半導體層之任一者。
進而，於上述之實施形態中，雖針對適用自上方觀察半導體基板以無端四角環狀形成之記憶體閘極電極MG(圖4)或無端梯子狀之記憶體閘極電極MG1(圖7)之情形進行敘述，但本發明並未限定於此，若為可於以一記憶體胞形成部及另一記憶體胞形成部共有之記憶體閘極電極之第1側壁側，設置該等記憶體胞形成部之各源極側選擇閘極電極(或各汲極側選擇閘極電極)作為第1選擇閘極電極，則亦可適用以各種形狀而成之記憶體閘極電極。
進而，於上述實施形態中，雖針對使用P型之井W，且設置形成N型之電晶體構造之記憶體閘極構造體4a、形成N型之MOS電晶體構造之汲極側選擇閘極構造體5a及同樣形成N型之MOS電晶體構造之源極側選擇閘極構造體6a之情形進行敘述，但本發明並未限定於此，亦可使用N型之井，且設置形成P型之電晶體構造之記憶體閘極構造體、形成P型之MOS電晶體構造之汲極側選擇閘極構造體及同樣形成P型之MOS電晶體構造之源極側選擇閘極構造體。於該情形，因於上述實施形態說明之記憶體胞2a係N型及P型之極性相反，故對記憶體閘極構造體或汲極側選擇閘極構造體、源極側選擇閘極構造體、位元線及源極線等施加之各電壓亦根據其而進行變化。
進而，於上述實施形態中，例如雖針對藉由對記憶體胞2a之電荷累
積層EC注入電荷而寫入資料，藉由提取該電荷累積層EC之電荷而抹除資料之情形進行說明，但本發明並未限定於此，亦可與此相反，藉由提取記憶體胞2a之電荷累積層EC內之電荷而寫入資料，藉由對該電荷累積層EC注入電荷而抹除資料。
進而，於上述實施形態中，作為形成於記憶體閘極電極MG、MG1之頂上部之罩膜，雖針對以於下部罩膜CPa上，積層有以與該下部罩膜CPa不同之SiN等之絕緣材料而成之上部罩膜CPb之積層構造形成之罩膜CP進行敘述，但本發明並未限定於此，亦可為以單層之罩膜或以3層以上之積層構造形成之罩膜。
1‧‧‧非揮發性半導體記憶裝置
1a‧‧‧記憶體胞陣列部
1b‧‧‧記憶體胞陣列部
2a‧‧‧記憶體胞
2b‧‧‧記憶體胞
2c‧‧‧記憶體胞
2d‧‧‧記憶體胞
2e‧‧‧記憶體胞
2f‧‧‧記憶體胞
3a‧‧‧記憶體胞形成部
3b‧‧‧記憶體胞形成部
4a‧‧‧記憶體閘極構造體
4b‧‧‧記憶體閘極構造體
5a‧‧‧汲極側選擇閘極構造體(第2選擇閘極構造體)
5b‧‧‧汲極側選擇閘極構造體(第2選擇閘極構造體)
6a‧‧‧源極側選擇閘極構造體(第1選擇閘極構造體)
6b‧‧‧源極側選擇閘極構造體(第1選擇閘極構造體)
11‧‧‧第1側壁
12‧‧‧第2側壁
15a‧‧‧平面部
15b‧‧‧平面部
103‧‧‧選擇閘極電極切斷部
BC‧‧‧位元接觸
Ca‧‧‧選擇閘極接觸形成部
Cb‧‧‧選擇閘極接觸形成部
CP‧‧‧罩膜
CPb‧‧‧上部罩膜
DG1‧‧‧汲極側選擇閘極電極(第2選擇閘極電極)
DG2‧‧‧汲極側選擇閘極電極(第2選擇閘極電極)
DGC‧‧‧汲極側選擇閘極接觸
ER1‧‧‧選擇閘極電極非形成區域
ER2‧‧‧電性切斷區域
ER3‧‧‧記憶體胞區域
ER4‧‧‧電性切斷區域
ER5‧‧‧選擇閘極電極非形成區域
ER6‧‧‧選擇閘極接觸區域
ER7‧‧‧選擇閘極接觸區域
Ia‧‧‧本徵半導體層
Ib‧‧‧本徵半導體層
MG‧‧‧記憶體閘極電極
MGC‧‧‧記憶體閘極接觸
OC‧‧‧相反導電型半導體層
SC‧‧‧源極接觸
SG1‧‧‧源極側選擇閘極電極(第1選擇閘極電極)
SG2‧‧‧源極側選擇閘極電極(第1選擇閘極電極)
SGC‧‧‧源極側選擇閘極接觸
W‧‧‧井
W1‧‧‧記憶體配置區域
W2‧‧‧記憶體配置區域
W3‧‧‧記憶體配置區域
WD‧‧‧汲極區域
WS‧‧‧源極區域
Claims (6)
- 一種非揮發性半導體記憶裝置，其特徵在於至少包含：一記憶體胞形成部，其於一方向延設，且沿著長邊方向延設有記憶體閘極電極；及另一記憶體胞形成部，其於一方向延設，且沿著長邊方向延設有記憶體閘極電極，且上述一記憶體胞形成部與上述另一記憶體胞形成部以設有特定距離而並行之方式配置於半導體基板上； 上述一記憶體胞形成部及上述另一記憶體胞形成部包含： 第1選擇閘極構造體，其介隔第1選擇閘極絕緣膜而於上述半導體基板之井上具有第1選擇閘極電極； 第2選擇閘極構造體，其介隔第2選擇閘極絕緣膜而於上述井上具有第2選擇閘極電極；及 記憶體閘極構造體，其介隔側壁隔片而設置於該第1選擇閘極構造體及該第2選擇閘極構造體之間，且以下部閘極絕緣膜、電荷累積層、上部閘極絕緣膜及上述記憶體閘極電極之順序積層於上述井上，且 於上述一記憶體胞形成部之長邊方向末端與上述另一記憶體胞形成部之長邊方向末端之間，不形成上述第1選擇閘極電極及上述第2選擇閘極電極，而具有以記憶體閘極電極連結上述一記憶體胞形成部之長邊方向末端與上述另一記憶體胞形成部之長邊方向末端之選擇閘極電極非形成區域； 於上述一記憶體胞形成部及上述另一記憶體胞形成部之上述記憶體閘極電極， 於成為環繞於以上述一記憶體胞形成部、上述另一記憶體胞形成部及上述選擇閘極電極非形成區域所包圍之區域之內周壁之第1側壁側，設有上述第1選擇閘極電極。
- 如請求項1之非揮發性半導體記憶裝置，其中 上述第1選擇閘極構造體係 配置於上述記憶體閘極構造體與上述井之源極區域之間之上述井上之源極側選擇閘極構造體， 上述第2選擇閘極構造體係 配置於上述記憶體閘極構造體與上述井之汲極區域之間之上述井上之汲極側選擇閘極構造體，且 於上述記憶體閘極電極，沿著上述第1側壁設有源極側選擇閘極電極。
- 如請求項1之非揮發性半導體記憶裝置，其中 上述第1選擇閘極構造體係 配置於上述記憶體閘極構造體與上述井之汲極區域之間之上述井上之汲極側選擇閘極構造體， 上述第2選擇閘極構造體係 配置於上述記憶體閘極構造體與上述井之源極區域之間之上述井上之源極側選擇閘極構造體，且 於上述記憶體閘極電極，沿著上述第1側壁設有汲極側選擇閘極電極。
- 如請求項3之非揮發性半導體記憶裝置，其中 於上述汲極側選擇閘極電極連接有汲極側選擇閘極線，且 上述汲極側選擇閘極線係設於每個上述記憶體胞形成部。
- 如請求項1之非揮發性半導體記憶裝置，其中 於上述一記憶體胞形成部之第1選擇閘極電極與上述另一記憶體胞形成部之第1選擇閘極電極之間，設有形成pin接合構造、nin接合構造、pip接合構造、npn接合構造或pnp接合構造之選擇閘極電極切斷部。
- 如請求項1之非揮發性半導體記憶裝置，其中 於上述一記憶體胞形成部與上述另一記憶體胞形成部，於上述記憶體閘極電極上設有罩膜，且 於上述選擇閘極電極非形成區域中，於上述記憶體閘極電極上不形成上述罩膜，而於該記憶體閘極電極上設有記憶體閘極接觸。
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